专利名称：存储单元列及其构成的阵列、及该阵列的制造与操作方法
技术领域：
本发明有关一种存储器元件，且特别是有关一种与非门型快闪存储单元(flash memory cell)列、与非门型快闪存储单元阵列及其制造方法与操作方法。
背景技术：
快闪存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非易失性存储器元件。
典型的快闪存储器元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以穿隧氧化层(TunnelOxide)相隔(亦即所谓堆叠栅极快闪存储器)。
当对快闪存储器进行数据写入的操作时，藉由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极中。在读取快闪存储器中的数据时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下沟道(Channel)的开/关，而此沟道的开/关即为判读数据值“0”或“1”的依据。当快闪存储器在进行数据的抹除时，是将衬底、漏(源)极区或控制栅极的相对电位提高，并利用穿隧效应使电子由浮置栅极穿过穿隧氧化层(TunnelingOxide)而排至衬底或漏(源)极中(即Substrate Erase或Drain(Source)SideErase)，或是穿过介电层而排至控制栅极中。
另一方面，目前业界较经常使用的快闪存储器阵列包括或非门(NOR)型阵列结构与与非门(NAND)型阵列结构。由于与非门(NAND)型阵列结构是使各存储单元串接在一起，其集成度会较或非门(NOR)型阵列结构高。然而，与非门(NAND)型阵列结构中的存储单元编程、读取与抹除的程序较为复杂。一般而言，在与非门型(NAND)阵列结构中，存储单元的编程操作与抹除操作都是采用沟道F-N(Fowler-Nordheim)穿隧效应，使电子穿过穿隧氧化层注入浮置栅极，并使电子经由穿隧氧化层从浮置栅极拉出至衬底中，因此穿隧氧化层在高电压操作下，就会受到损害，进而影响其可靠度。而且，由于在阵列中串接了很多存储单元，因此会有存储单元的读取电流较小，而导致存储单元的操作速度变慢、无法提升元件效能的问题。
发明内容
有鉴于此，本发明的一目的为提供一种与非门型快闪存储单元列、与非门型快闪存储单元阵列及其制造方法与操作方法，可以简单的制作出与非门型阵列结构的快闪存储单元，且能够提高编程速度，并提高存储单元效能。
本发明的另一目的为提供一种与非门型快闪存储单元列、与非门型快闪存储单元阵列及其制造方法与操作方法，可以提高存储单元集成度元件效能。
本发明提供一种与非门型快闪存储单元列，包括多个栅极结构，各栅极结构由衬底起至少包括穿隧介电层、浮置栅极、栅间介电层与控制栅极；多个掺杂区设置于栅极结构之间的衬底中，而使栅极结构串联连接在一起；多个抹除栅极设置于栅极结构之间、且位于掺杂区上方；间隙壁设置于栅极结构与抹除栅极之间；介电层设置于抹除栅极与掺杂区之间；第一选择栅极与第二选择栅极，分别设置于栅极结构中最外侧的两栅极结构的侧壁；选择栅极介电层设置于第一选择栅极、第二选择栅极与衬底之间；漏极区设置于第一选择栅极不与外侧的栅极结构相邻的一侧的衬底中；源极区设置于第二选择栅极不与外侧的栅极结构相邻的一侧的衬底中。
在上述NAND(与非门)型快闪存储单元列中，于掺杂区(源极/漏极区)上设置抹除栅极。因此，存储单元在进行抹除操作时，可以藉由F-N穿隧效应，将电子从浮置栅极拉出至抹除栅极而移除之。由于本发明是使电子经由抹除栅极移除，而非使电子穿越穿隧氧化层从衬底移除，因此本发明并不需要于衬底中设置深N型阱区，且不需要于阵列周边设置暴露N型阱区的区域，而可以增加元件的集成度。此外，本发明直接于每两个相邻两栅极结构共用一个抹除栅极，因此不会增加快闪存储单元的体积。
本发明提供一种与非门型快闪存储单元阵列，其由呈二维配置的多个存储单元列所构成。各存储单元列中包括多个栅极结构，各栅极结构由衬底起至少包括穿隧介电层、浮置栅极、栅间介电层与控制栅极；多个掺杂区设置于栅极结构之间的衬底中，而使栅极结构串联连接在一起；多个抹除栅极设置于栅极结构之间、且位于掺杂区上方；间隙壁设置于栅极结构与抹除栅极之间；介电层设置于抹除栅极与掺杂区之间；第一选择栅极与第二选择栅极，分别设置于栅极结构中最外侧的两栅极结构的侧壁；选择栅极介电层设置于第一选择栅极、第二选择栅极与衬底之间；漏极区设置于第一选择栅极不与外侧的栅极结构相邻的一侧的衬底中；源极区设置于第二选择栅极不与外侧的栅极结构相邻的一侧的衬底中；多条字元线在行方向平行排列，且连接同一行的栅极结构的控制栅极；多条位元线分别连接第一选择栅极的该漏极区；源极线分别连接同一行的第二选择栅极的源极区；多条抹除栅极线在行方向平行排列，且连接同一行的抹除栅极。
在上述NAND(与非门)型快闪存储单元阵列中，于掺杂区(源极/漏极区)上设置抹除栅极。因此，存储单元在进行抹除操作时，可以藉由F-N穿隧效应，将电子从浮置栅极拉出至抹除栅极而移除之。由于本发明是使电子经由抹除栅极移除，而非使电子穿越穿隧氧化层从衬底移除，因此本发明并不需要于衬底中设置深N型阱区，且不需要于阵列周边设置暴露N型阱区的区域，而可以增加元件的集成度。此外，本发明直接于每两个相邻两栅极结构共用一个抹除栅极，因此不会增加快闪存储单元的体积。
本发明提供一种与非门型快闪存储单元的制造方法，此方法是先提供衬底，并于此衬底上形成多个栅极结构，这些栅极结构成一列，且栅极结构由衬底起依序为穿隧介电层、浮置栅极、栅间介电层与控制栅极。接着，于栅极结构之间的衬底中形成多数个掺杂区后，于掺杂区表面形成介电层，并于浮置栅极的侧壁形成第一间隙壁。然后，于栅极结构之间的间隙形成抹除栅极，并于栅极结构中最外侧的两栅极结构的侧壁上形成第二间隙壁。之后，于衬底上形成选择栅极介电层，并于第二间隙壁的侧壁上形成第一选择栅极与第二选择栅极。接着，于第一选择栅极与第二选栅极未与栅极结构相邻侧的衬底中形成源极区与漏极区，并于衬底上形成与源极区电性连接的源极线。
在上述与非门型快闪存储单元的制造方法中，本发明藉由于掺杂区(源极/漏极区)上(亦即栅极结构之间)形成抹除栅极。因此，存储单元在进行抹除操作时，可以藉由F-N穿隧效应，将电子从浮置栅极拉出至抹除栅极而移除之。
而且，本发明并不需要于衬底中形成深N型阱区，因此不需要于阵列周边形成暴露N型阱区的区域，而可以增加元件的集成度。此外，本发明直接于每两个相邻两栅极结构共用一个抹除栅极，因此不会增加快闪存储单元的体积。另外，浮置栅极的材质为砷离子掺杂的多晶硅，因此在形成作为浮置栅极与后续形成的抹除栅极之间的栅间介电层时，可形成有利于进行抹除操作的圆形形状。
本发明又提供一种与非门型快闪存储单元阵列的操作方法，适用于上述的与非门型快闪存储单元阵列，此方法是在进行编程操作时，于选定的位元线施加0伏特电压，于非选定的位元线施加第一电压，于第一选择栅极线施加第二电压，于选定的存储单元所耦接的字元线上施加第三电压，非选定字元线上施加第四电压，以利用沟道F-N穿隧效应编程选定的该存储单元。进行读取操作时，于选定的位元线施加第五电压，于第一选择栅极线施加第六电压，于选定的存储单元所耦接的字元线上施加0伏特电压，非选定字元线上施加第七电压，以读取存储单元。在进行抹除操作时，于抹除栅极线上施加第八电压，此第八电压与衬底一电压差足以使注入存储单元的浮置栅极的电子，经由抹除栅极而移除，以进行整个存储单元阵列的抹除。
本发明于进行NAND(与非门)型快闪存储单元阵列的操作时，利用沟道F-N穿隧效应(F-N Tunneling)使电子经由沟道穿过穿隧介电层注入浮置栅极中，以进行存储单元的编程操作；并利用F-N穿隧效应(F-N Tunneling)使电子从浮置栅极穿过栅间介电层注入抹除栅极中，以进行存储单元的抹除操作。由于，本发明的操作方式减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。而且，由于在进行编程操作时，是利用电子注入效率较高的沟道F-N穿隧效应，故可以降低存储单元电流，并且能够提高操作速度。另外由于编程及抹除的动作均利用F-N穿隧效应，电流消耗小，可有效降低整个存储器元件的功率损耗。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
图1为绘示一种本发明的NAND(与非门)型快闪存储单元阵列的电路简图；图2为绘示本发明的与非门(NAND)型快闪存储单元阵列的结构剖面图；图3A至图3G为绘示本发明的NAND(与非门)型快闪存储单元阵列的制造流程剖面图。
附图标记说明100、200衬底102、202P型阱区104a、104b、104c、104d、214栅极结构106、204、204a穿隧介电层108浮置栅极110、208、208a栅间介电层112控制栅极114、116、126、212、222、228间隙壁120、218掺杂区(源极/漏极区)122a、122b、122c抹除栅极124介电层128a、128b、234选择栅极 130、232选择栅极介电层132、236源极区 134、238漏极区136、240层间介电层 138、242插塞140、244源极线206、206a、210、226导体层 216、230图案化掩模层220、224介电层 BL1～BL4位元线EG1～EG3抹除栅极线 Ea1～Ec3抹除栅极Qa1～Qd3存储单元SG1、SG2选择栅极线SL源极线STa1～STa2、STb1～STb3选择晶体管WL1～WL4字元线具体实施方式
图1为绘示一种本发明的NAND(与非门)型快闪存储单元阵列的电路简图。在本实施例中以3列的NAND列存储单元为例做说明。
请参照图1，NAND(与非门)型快闪存储单元阵列包括多个选择晶体管STa1～STa3与STb1～STb3、多个存储单元Qa1～Qd3、多条字元线WL1～WL4、选择栅极线SG1与SG2。位元线BL1～BL4与抹除栅极线EG1～EG3。
存储单元Qa1～Qd1在列的方向形成存储单元列，并串联连接于选择晶体管STa1与选择晶体管STb1之间。存储单元Qa2～Qd2在列的方向形成存储单元列，并串联连接于选择晶体管STa2与选择晶体管STb2之间。存储单元Qa3～Qd3在列的方向形成存储单元列，并串联连接于选择晶体管STa3与选择晶体管STb3之间。
多条字元线在行方向平行排列，且连接同一行的存储单元的栅极。亦即，第一行的存储单元Qa1～Qa3的栅极则耦接至所对应的字元线WL1。第二行的存储单元Qb1～Qb3的栅极则耦接至所对应的字元线WL2。第三行的存储单元Qc1～Qc3的栅极则耦接至所对应的字元线WL3。第四行的存储单元Qd1～Qd3的栅极则耦接至所对应的字元线WL4。
选择晶体管STa1～STa3的栅极则耦接至选择栅极线SG1。选择晶体管STa1～STa3的漏极分别耦接至位元线BL1～BL3。选择晶体管STb1～STb3的栅极则耦接至选择栅极线SG2。选择晶体管STb1～STb2的源极则耦接至源极线SL。在同一列的相邻两存储单元之间设置有抹除栅极，亦即在存储单元Qa1～Qd1彼此之间分别形成有抹除栅极Ea1～Ec1；在存储单元Qa2～Qd2彼此之间分别形成有抹除栅极Ea2～Ec2；在存储单元Qa3～Qd3彼此之间分别形成有抹除栅极Ea3～Ec3。多条抹除栅极线在行方向平行排列，且连接同一行的抹除栅极。亦即，第一行的抹除栅极Ea1～Ea3耦接至所对应的抹除栅极线EG1；第二行的抹除栅极Eb1～Eb3耦接至所对应的抹除栅极线EG2；第三行的抹除栅极Ec1～Ec3耦接至所对应的抹除栅极线EG3。
接着请同时参照图1及表一，以明了本发明的NAND(与非门)型快闪存储单元阵列的操作模式，其包括编程、抹除与数据读取等操作模式。在下述说明中以图1所示的存储单元Qb2为实例做说明。
请同时参照图1，当对存储单元Qb2进行编程操作时，于选定字元线WL2上施加偏压+Vgp，其例如是10伏特至20伏特左右。其他未选定字元线WL1、WL3、WL4上施加偏压+Vg，其例如是5伏特至7伏特左右，以打开未选定存储单元的沟道区。于选择栅极线SG1施加偏压+Vst，其例如是10伏特至20伏特左右，以打开选择晶体管STa1～STa3的沟道，而使位元线BL1～BL3分别与存储单元Qa1～Qd1、存储单元Qa2～Qd2、存储单元Qa3～Qd3电性连接。于选择栅极线SG2施加0伏特左右的偏压。选定位元线BL2施加0伏特左右的偏压；非选定位元线BL1、BL3上施加偏压+Vb，其例如是5伏特至7伏特左右。源极线SL电压为0伏特。于抹除栅极线EG1～EG3施加0伏特的偏压。在此种偏压情况下，即可在选定存储单元Qb2的浮置栅极与衬底之间建立一个大的电场，而得以利用沟道F-N穿隧效应(Channel F-N Tunneling)使电子由沟道注入浮置栅极中。
在进行上述编程操作时，共用同一条字元线WL2的存储单元Qb1、Qb3并不会编程。这是因为未选定位元线BL1、BL3上施加5伏特至7伏特的电压，故存储单元Qb1、Qb3的漏极会施加有5伏特至7伏特的电压，而可遮蔽浮置栅极与衬底之间的高电场，使得浮置栅极与沟道之间的电场不足以引发沟道F-N穿隧现象，当然就不会编程存储单元Qb1、Qb3。
此外，由于未选定字元线WL1、WL3、WL4上施加5伏特至7伏特的电压，此电压只是用于打开存储单元的沟道，而不足以引发沟道F-N穿隧现象，因此非选定字元线WL1、WL3、WL4所连接的存储单元Qa1～Qa3、Qc1～Qc3、Qd1～Qd3不会被编程。
而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行编程，然而本发明的NAND(与非门)型快闪存储单元阵列的编程也可藉由各字元线、选择栅极线、位元线的控制，而以位元组、节区，或是区块为单位进行编程。
当读取存储单元Qb2的数据时，于选择栅极线SG1施加偏压+Vst，其例如是5伏特至7伏特左右，以打开选择晶体管STa1～STa3的沟道，而使位元线BL1～BL3分别与存储单元Qa1～Qa3电性连接。于选择栅极线SG2施加偏压+Vst，其例如是5伏特至7伏特左右，以打开选择晶体管STb1～STb3的沟道，而使源极线SL分别与存储单元Qd1～Qd3电性连接。于选定位元线BL2上施加1伏特至2伏特左右的偏压Vdr，非选定位元线BL1、BL3的电压为0伏特。选定字元线WL2施加0伏特左右的偏压，其他未选定字元线WL1、WL3、WL4上施加偏压Vg，其例如是5伏特至7伏特左右，以打开存储单元的沟道区。于抹除栅极线EG1～EG3施加0伏特的偏压。由于此时浮置栅极中存有电荷量的存储单元的沟道关闭且电流很小，而浮置栅极中未存有电荷量的存储单元的沟道打开且电流大，故可藉由存储单元的沟道开关/沟道电流大小来判断储存于此存储单元中的数位资讯是“1”还是“0”。
而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行读取操作，然而本发明的NAND(与非门)型快闪存储单元阵列的读取操作也可藉由各字元线、选择栅极线、位元线的控制，而读取以位元组、节区，或是区块为单位的数据。
接着说明本发明NAND(与非门)型快闪存储单元阵列的抹除方法。如表一所示，本发明的抹除方法为对整个NAND(与非门)型快闪存储单元阵列作抹除为例作说明。
当对存储单元进行抹除时，于所有抹除栅极线EG1至EG3上施加偏压+Vge，其例如是10伏特至20伏特左右。源极线SL、字元线WL1～WL4、位元线BL1～BL3及选择栅极线SG1～SG2为浮置。于是施加于抹除栅极与浮置栅极之间的电压足以在抹除栅极与浮置栅极之间建立一个大的电场，而得以利用F-N穿隧效应(F-N Tunneling)使电子由浮置栅极穿过栅间介电层(抹除栅极与浮置栅极之间的介电层)注入抹除栅极而移除。
上述本发明的抹除方法是以对整个NAND(与非门)型快闪存储单元阵列作抹除为例作说明。当然本发明的NAND(与非门)型快闪存储单元阵列的抹除操作也可藉由抹除栅极线的控制，而以节区或是区块为单位进行抹除。举例来说，若只选择于抹除栅极线EG1施加偏压+Vge，则只有存储单元Qa1～Qa3、存储单元Qb1～Qb3中的数据会被抹除。亦即，共用一抹除栅极线的两行存储单元中的数据会被抹除。
此外，本发明于进行NAND(与非门)型快闪存储单元阵列的操作时，利用沟道F-N穿隧效应(F-N Tunneling)使电子经由沟道穿过穿隧介电层注入浮置栅极中，以进行存储单元的编程操作；并利用F-N穿隧效应(F-N Tunneling)使电子从浮置栅极穿过栅间介电层注入抹除栅极中，以进行存储单元的抹除操作。由于，本发明的操作方式减少了电子穿越穿隧介电层的次数，因此可以提高穿隧介电层的寿命，并增加元件的可靠度。而且，由于在进行编程操作时，是利用电子注入效率较高的沟道F-N穿隧效应，故可以降低存储单元电流，并且能够提高操作速度。另外由于编程及抹除的动作均利用F-N穿隧效应，电流消耗小，可有效降低整个存储器元件的功率损耗。
接着，说明本发明的与非门(NAND)型快闪存储单元阵列的结构。
图2为绘示本发明的与非门(NAND)型快闪存储单元阵列的结构剖面图。在图2中绘示有共用同一条源极线的两存储单元列，而一个存储单元列中具有有四个存储单元。以下只针对一个存储单元列做说明。
请参照图2，本发明的NAND(与非门)型快闪存储单元阵列结构至少是由衬底100、P型阱区102、多个栅极结构104a～104d(各个栅极结构104a～104d包括穿隧介电层106、浮置栅极108、栅间介电层110、控制栅极112、间隙壁114与间隙壁116)、掺杂区(源极/漏极区)120、多个抹除栅极122a～122c、介电层124、间隙壁126、选择栅极128a～128b、选择栅极介电层130、源极区132、漏极区134、层间介电层136、插塞138、源极线134所构成。
衬底100例如是硅衬底，在此衬底100中例如是设置有P型阱区102。
多个栅极结构104a～104d设置于衬底100上。各个栅极结构104a～104d由衬底100起依序为穿隧介电层106、浮置栅极108、栅间介电层110与控制栅极112。间隙壁114例如是设置于控制栅极112的顶部与侧壁。间隙壁116例如是设置于浮置栅极108的侧壁。
多个掺杂区(源极/漏极区)120例如是设置于两相邻的栅极结构104a～104d之间的衬底100中，而使栅极结构104a～104d串联连接在一起。
介电层124设置掺杂区(源极/漏极区)120，亦即位于于栅极结构104a～104d之间的衬底100上。间隙壁126设置于栅极结构104a～104d侧壁。
多个抹除栅极128a～128b例如是设置于栅极结构104a～104d之间、且位于掺杂区(源极/漏极区)120上方。其中抹除栅极128a～128b例如是填满栅极结构104a～104d之间的间隙。介电层124则设置于抹除栅极128a～128b与掺杂区(源极/漏极区)120之间。
选择栅极128a与选择栅极128b分别设置于栅极结构104a～104d中最外侧的两栅极结构(104a与104d)的侧壁。选择栅极介电层130设置于选择栅极128a(选择栅极128b)与衬底100之间。
源极区132设置于选择栅极128b不与栅极结构104d相邻的一例的衬底100中。漏极区134设置于选择栅极128a不与栅极结构104a相邻的一侧的衬底100。
层间介电层136设置于衬底100上。源极线140设置于层间介电层136上，且藉由插塞138与源极区132电性连接。
在上述NAND(与非门)型快闪存储单元阵列中，于掺杂区(源极/漏极区)120上设置抹除栅极122a～122c。因此，存储单元在进行抹除操作时，可以藉由F-N穿隧效应，将电子从浮置栅极拉出至抹除栅极122a～122c而移除之。
而且，本发明与现有的NAND(与非门)型快闪存储单元阵列相比较，由于本发明是使电子经由抹除栅极移除，而非现有使电子穿越穿隧氧化层从衬底移除，因此本发明并不需要于衬底中设置深N型阱区，且不需要于阵列周边设置暴露N型阱区的区域，而可以增加元件的集成度。
此外，本发明直接于每两个相邻两栅极结构104a～104d共用一个抹除栅极122a～122c，因此不会增加快闪存储单元的体积。
在上述实施例中，是以使四个存储单元结构串接在一起为实例做说明。当然，在本发明中串接的存储单元结构的数目，可以视实际需要串接适当的数目，举例来说，同一条位元线可以串接32至64个存储单元结构。
接着，说明本发明的NAND(与非门)型快闪存储单元阵列的制造方法，图3A至图3G为绘示本发明的NAND(与非门)型快闪存储单元阵列的制造流程剖面图。而且，图3A至图3G只针对有源区上的工艺剖面做说明。
首先请参照图3A，提供衬底200，在此衬底200中已形成元件隔离结构(未图示)M以定义出有源区。接着，于衬底200中形成P型阱区202。然后，于此衬底300表面形成一层穿隧介电层204，此穿隧介电层204的材质例如是氧化硅，穿隧介电层204的形成方法例如是热氧化法，其厚度例如是85埃～110埃左右。
接着，于穿隧介电层204上形成一层条状的导体层206，其材质例如是掺杂的多晶硅，此导体层206的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。导体层206的厚度例如是200埃至500埃左右，注入导体层206的掺杂剂例如是砷离子，以利在后续的热氧化工艺中形成有利于抹除的圆形形状。
接着，请参照图3B，于衬底200上形成一层栅间介电层208。栅间介电层208的材质例如是氧化硅/氮化硅/氧化硅等，而各层的厚度分别是50～80埃、40～70埃以及30～60埃。栅间介电层208的形成步骤例如是先以热氧化法形成一层氧化硅层后，利用化学气相沉积法形成氮化硅层，接着再用湿氢/氧气(H2/O2gas)去氧化部分氮化硅层而形成另一层氧化硅层。当然，栅间介电层208的材质也可以是氧化硅层、氧化硅/氮化硅等。
接着，于衬底200上形成一层导体层(未图示)后，利用掩模将导体层图案化，用以定义出做为控制栅极用的导体层210。导体层210的材质例如是掺杂的多晶硅，导体层210的形成方法例如是以原位(In-Situ)掺杂离子的方式，利用化学气相沉积法以形成之。
移除掩模之后，于导体层210的侧壁与顶部形成绝缘层212(间隙壁)。绝缘层212(间隙壁)的材质例如是氧化硅，形成绝缘层212(间隙壁)的方法例如是热氧化法。而且，绝缘层212(间隙壁)的形成方法也可以先沉积一层绝缘材料层后，进行一蚀刻步骤，而只留下位于导体层212顶部与侧壁的绝缘材料层。当然，在导体层210上也可以形成有一层顶盖层(未图示)，然后直接在导体层210侧壁形成间隙壁。
接着请参照图3C，以导体层210与绝缘层212(间隙壁)为掩模定义栅间介电层208、导体层206与穿隧介电层204，使其分别形成栅间介电层208a、导体层206a与穿隧介电层204a。其中，导体层206a做为浮置栅极用。亦即，图示的导体层(控制栅极)210、栅间介电层208a、导体层(浮置栅极)206a与氧化层204a(穿隧氧化层)构成栅极结构214。然后，于整个衬底200上形成一层图案化掩模层216，此图案化掩模层312暴露预定形成掺杂区218(源极/漏极区)的区域。然后，以图案化掩模层216与栅极结构214为掩模进行离子注入步骤，于衬底100中注入掺杂剂而形成掺杂区218(源极/漏极区)。其中，掺杂区218(源极/漏极区)形成于每两相邻栅极结构214之间。
接着请参照图3D，移除图案化掩模层216后，于栅极结构之间的掺杂区218(源极/漏极区)表面形成介电层220、于衬底200上形成介电层224、并于导体层206a(浮置栅极)的侧壁形成绝缘层(间隙壁)222。其中，绝缘层(间隙壁)222即作为浮置栅极与后续形成的抹除栅极之间的栅间介电层。介电层220、介电层224与绝缘层(间隙壁)222的材质例如是氧化硅，介电层220、介电层224与绝缘层(间隙壁)222的形成方法例如是热氧化法。其中，介电层220的厚度例如是300埃以上，其厚度优选为300埃至500埃左右。
接着请参照图3E，于掺杂区218(源极/漏极区)上(亦即，栅极结构214之间)形成导体层226，此导体层226作为抹除栅极用。导体层226的材质例如是掺杂的多晶硅，导体层226的形成方法例如是先以原位掺杂离子的方式，利用化学气相沉积法于衬底200上形成一层导体层(未图示)，此导体层填满栅极结构214之间的间隙。然后，移除栅极结构214的间隙内以外的导体层以形成之。
接着，于栅极结构214最外侧的两栅极结构214未形成有导体层226的侧壁形成间隙壁228。间隙壁228的形成步骤例如是先形成厚度例如是150埃至400埃左右的高温氧化硅层(High Temperature Oxide，HTO)，然后利用非等向性蚀刻工艺移除部分高温氧化硅层而形成之。介电层224在形成间隙壁228时，也会被移除而只留下间隙壁228下方的介电层，此残留下的介电层也可视为间隙壁228的一部份。
接着请参照图3F，于衬底200上形成一层图案化掩模层230，此图案化掩模层230覆盖导体层226。然后，于衬底200上形成选择栅极介电层232。选择栅极介电层232的材质例如是氧化硅，其厚度例如是90埃至100埃，选择栅极介电层232的形成方法例如是热氧化法。
接着，于栅极结构214最外侧的两栅极结构214未形成有导体层226的侧壁形成导体层234。导体层234的材质例如是掺杂的多晶硅，导体层234的形成方法例如是先以原位掺杂离子的方式，利用化学气相沉积法于衬底300上形成一层导体层(未图示)。然后，利用非等向性蚀刻工艺移除部分导体层以形成之。其中，导体层234作为存储单元列的选择栅极。
接着请参照图3G，以图案化掩模层230、栅极结构214与导体层234为掩模，利用离子注入法而于导体层234一侧的衬底200中形成源极区236、漏极区238。之后，移除图案化掩模层230后，于衬底200上形成层间介电层240，于层间介电层240中形成与源极区236电性连接的插塞242，并于层间介电层240上形成与插塞242电性连接的导线244(源极线)。后续完成快闪存储器的工艺为本领域技术人员所公知，在此不再赘述。
在上述实施例中，本发明藉由于于掺杂区(源极/漏极区)上(亦即栅极结构之间)形成抹除栅极。因此，存储单元在进行抹除操作时，可以藉由F-N穿隧效应，将电子从浮置栅极拉出至抹除栅极而移除之。
而且，本发明并不需要于衬底中形成深N型阱区，因此不需要于阵列周边形成暴露N型阱区的区域，而可以增加元件的集成度。此外，本发明直接于每两个相邻两栅极结构共用一个抹除栅极，因此不会增加快闪存储单元的体积。另外，浮置栅极的材质为砷离子掺杂的多晶硅，因此在形成作为浮置栅极与后续形成的抹除栅极之间的栅间介电层时，可形成有利于进行抹除操作的圆形形状。
在上述实施例中，是以使四个存储单元结构串接在一起为实例做说明。当然，在本发明中串接的存储单元结构的数目，可以视实际需要串接适当的数目，举例来说，同一条位元线可以串接32至64个存储单元结构。
虽然本发明已以一优选实施例揭露如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，应当可作各种的更动与润饰，因此本发明的保护范围当以所附的权利要求所界定的为准。
表一 本发明的NAND(与非门)型快闪存储单元阵列的操作电压表
权利要求
1.一种与非门型快闪存储单元列，包括多个栅极结构，各该栅极结构由一衬底起至少包括一穿隧介电层、一浮置栅极、一栅间介电层与一控制栅极；多个掺杂区，设置于该些栅极结构之间的该衬底中，而使该些栅极结构串联连接在一起；多个抹除栅极，设置于该些栅极结构之间、且位于该些掺杂区上方；一间隙壁，设置于该些栅极结构与该些抹除栅极之间；一介电层，设置于该些抹除栅极与该些掺杂区之间；一第一选择栅极与一第二选择栅极，分别设置于该些栅极结构中最外侧的该两栅极结构的侧壁；一选择栅极介电层，设置于该第一选择栅极、该第二选择栅极与该衬底之间；一漏极区，设置于该第一选择栅极不与外侧的该栅极结构相邻的一侧的该衬底中；以及一源极区，设置于该第二选择栅极不与外侧的该栅极结构相邻的一侧的该衬底中。
2.如权利要求1所述的与非门型快闪存储单元列，其中该抹除栅极填满该些存储单元栅极结构之间的间隙。
3.如权利要求1所述的与非门型快闪存储单元列，其中该选择栅极介电层的厚度包括90埃至100埃左右。
4.如权利要求1所述的与非门型快闪存储单元列，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
5.如权利要求1所述的与非门型快闪存储单元列，其中该浮置栅极的材质为掺杂砷离子的多晶硅。
6.如权利要求1所述的与非门型快闪存储单元列，其中该介电层的厚度包括300埃至500埃左右。
7.一种与非门型快闪存储单元阵列，包括多个存储单元列，呈二维配置，而成一存储单元阵列，各该存储单元列中包括多个栅极结构，各该栅极结构由一衬底起至少包括一穿隧介电层、一浮置栅极、一栅间介电层与一控制栅极；多个掺杂区，设置于该些栅极结构之间的该衬底中，而使该些栅极结构串联连接在一起；多个抹除栅极，设置于该些栅极结构之间、且位于该些掺杂区上方；一间隙壁，设置于该些栅极结构与该些抹除栅极之间；一介电层，设置于该些抹除栅极与该些掺杂区之间；一第一选择栅极与一第二选择栅极，分别设置于该些栅极结构中最外侧的该两栅极结构的侧壁；一选择栅极介电层，设置于该第一选择栅极、该第二选择栅极与该衬底之间；一漏极区，设置于该第一选择栅极不与外侧的该栅极结构相邻的一侧的该衬底中；一源极区，设置于该第二选择栅极不与外侧的该栅极结构相邻的一侧的该衬底中；多条字元线，在行方向平行排列，且连接同一行的该些栅极结构的该控制栅极；多条位元线，分别连接该第一选择栅极的该漏极区；一源极线，分别连接同一行的该第二选择栅极的该源极区；以及多条抹除栅极线，在行方向平行排列，且连接同一行的该些抹除栅极。
8.如权利要求7所述的与非门型快闪存储单元阵列，其中该抹除栅极填满该些存储单元栅极结构之间的间隙。
9.如权利要求7所述的与非门型快闪存储单元阵列，其中该选择栅极介电层的厚度包括90埃至100埃左右。
10.如权利要求7所述的与非门型快闪存储单元阵列，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
11.如权利要求7所述的与非门型快闪存储单元阵列，其中该浮置栅极的材质为掺杂砷离子的多晶硅。
12.如权利要求7所述的与非门型快闪存储单元阵列，其中该介电层的厚度包括300埃至500埃左右。
13.一种与非门型快闪存储单元阵列的制造方法，包括提供一衬底；于该衬底上形成多个栅极结构，该些栅极结构成一列，各该些栅极结构由该衬底起依序为一穿隧介电层、一浮置栅极、一栅间介电层与一控制栅极；于该些栅极结构之间的该衬底中形成多个掺杂区；于该些掺杂区表面形成一介电层，并于该浮置栅极的侧壁形成一第一间隙壁；于该些栅极结构之间的间隙形成一抹除栅极；于该些栅极结构中最外侧的该两栅极结构的侧壁上形成一第二间隙壁；于该衬底上形成一选择栅极介电层；于该第二间隙壁的侧壁上形成一第一选择栅极与一第二选择栅极；于该第一选择栅极与该第二选栅极未与该些栅极结构相邻侧的该衬底中形成一源极区与一漏极区；以及于该衬底上形成与该源极区电性连接的一源极线。
14.如权利要求13所述的与非门型快闪存储单元阵列的制造方法，其中该些栅极结构的形成步骤包括于该衬底上形成一第一介电层；于该介电层上形成一第一导体层；于该第一导体层上形成一第二介电层；于该栅间介电层上形成一第二导体层；图案化该第二导体层以形成该控制栅极；以及图案化该第二介电层、该第一导体层、该第一介电层以形成该栅间介电层、该浮置栅极与该穿隧介电层。
15.如权利要求13所述的与非门型快闪存储单元阵列的制造方法，其中于形成该控制栅极的步骤后与形成该栅间介电层、该浮置栅极与该穿隧介电层的步骤前，还包括于该控制栅极的侧壁与顶部形成一第三间隙壁。
16.如权利要求14所述的与非门型快闪存储单元阵列的制造方法，其中于该控制栅极的侧壁与顶部形成该第三间隙壁的方法包括热氧化法。
17.如权利要求14所述的与非门型快闪存储单元阵列的制造方法，其中于形成该栅间介电层、该浮置栅极与该穿隧介电层步骤中，包括以具有该第三间隙壁的该控制栅极作为自对准掩模。
18.如权利要求13所述的与非门型快闪存储单元阵列的制造方法，其中于该些掺杂区表面形成该介电层，并于该浮置栅极的侧壁形成该第一间隙壁的方法包括热氧化法。
19.如权利要求13所述的与非门型快闪存储单元阵列的制造方法，其中于该衬底上形成该选择栅极介电层的方法包括热氧化法。
20.如权利要求13所述的与非门型快闪存储单元阵列的制造方法，其中该浮置栅极的材质包括掺杂砷离子的多晶硅。
21.一种与非门型快闪存储单元阵列的操作方法，该存储单元阵列包括多个存储单元列，各该存储单元列中的该些存储单元串联连接于一第一选择晶体管与一第二选择选择之间；各该些存储单元至少包括由一衬底、一穿隧介电层、一浮置栅极、一栅间介电层、一控制栅极与一源极/漏极区，在每两相邻该些存储单元之间设置有一抹除栅极；多条字元线在行方向平行排列，且连接同一行的该些存储单元的该控制栅极；一源极线分别连接同一行的该些第一选择晶体管的源极；多条位元线连接各该些第二选择晶体管的漏极；一第一选择栅极线连接同一行的该些第一选择晶体管的栅极，一第二选择栅极线连接同一行的该些第二选择晶体管的栅极；多条抹除栅极线在行方向平行排列，且连接同一行的该些抹除栅极，该方法包括进行编程操作时，于选定的该位元线施加0伏特电压，于非选定的该位元线施加一第一电压，于该第一选择栅极线施加一第二电压，于选定的该存储单元所耦接的该字元线上施加一第三电压，非选定该些字元线上施加一第四电压，以利用沟道F-N穿隧效应编程选定的该存储单元；进行读取操作时，于选定的该位元线施加一第五电压，于该第一选择栅极线施加一第六电压，于选定的该存储单元所耦接的该字元线上施加0伏特电压，非选定该些字元线上施加一第七电压，以读取该存储单元；以及在进行抹除操作时，于该些抹除栅极线上施加一第八电压，该第八电压与该衬底一电压差足以使注入该些存储单元的该浮置栅极的电子，经由该抹除栅极而移除，以进行整个存储单元阵列的抹除。
22.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第一电压为5伏特至7伏特左右。
23.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第二电压为10伏特至20伏特左右。
24.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第三电压为10伏特至20伏特左右。
25.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第四电压为5伏特至7伏特左右。
26.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第五电压为1伏特至2伏特左右。
27.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第六电压为5伏特至7伏特左右。
28.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第七电压为5伏特至7伏特左右。
29.如权利要求21所述的与非门型快闪存储单元阵列的操作方法，其中该第八电压为10伏特至20伏特左右。
全文摘要
本发明公开了一种存储单元列及其构成的阵列、及该阵列的制造与操作方法。该存储单元为与非门型快闪存储单元。各存储单元列中的存储单元串联连接于第一选择晶体管与第二选择晶体管之间；各存储单元至少由衬底、穿隧介电层、浮置栅极、栅间介电层、控制栅极与源极/漏极区所构成，且在每两相邻存储单元之间设置有抹除栅极。多条字元线连接同一行存储单元的控制栅极。源极线分别连接同一行的第一选择晶体管的源极。多条位元线连接各第二选择晶体管的漏极。第一选择栅极线与第二选择栅极线分别连接同一行的第一选择晶体管与第二选择晶体管的栅极。多条抹除栅极线连接同一行的抹除栅极。
文档编号G11C11/34GK1674290SQ20041003124
公开日2005年9月28日 申请日期2004年3月26日 优先权日2004年3月26日
发明者许正源, 洪至伟, 宋达, 黄明山 申请人:力晶半导体股份有限公司