专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，特别是涉及静态工作的静态型存储器(SRAM(静态随机存取存储器))的存储单元阵列部的结构。更具体地说，本发明涉及能够以低消耗电流稳定地进行数据的写入及读出的SRAM的结构。
背景技术：
作为加快MOS晶体管工作速度的方法，有减小其阈值电压的绝对值的方法。当阈值电压的绝对值减小时，能够增大漏电流，能够以高速进行对内部节点的充放电。
但是，在阈值电压的绝对值减小的情况下，存在关断状态时的源-漏之间的漏泄电流(亚阈值电流)增大，消耗电流增大的问题。作为解决这种漏泄电流的方法，提出了种种方案。
在半导体存储器件中，在专利文献1(特开平9-73784号公报)中，在静态型存储单元电路中，在待机时与进行数据存取的工作时，使存储单元晶体管的源-衬底(背栅)间电压不同。即，在待机时，将存储单元晶体管的源-衬底间电压设定为深反向偏置状态，使MOS晶体管的阈值电压的绝对值增大，以降低漏泄电流。另一方面，在工作时，使源及衬底为同电位，与待机时比较，减小阈值电压的绝对值，以求高速化。在该专利文献1的结构中，谋求兼顾加快存储器的工作速度而且降低非工作时(待机时)的消耗电流。
另外，在非专利文献1(IEEE 1998VLSI サ-キツツ讨论会，川口等“Dynamic Leakage Cut-off Scheme for Low-Voltage SRAM′s(用于低电压SRAM的动态漏电截断方式)”中，表示出采用个别控制多个存储单元的衬底电位的方法，谋求高速工作及低消耗电流的结构。在该非专利文献1的结构中，在具有排列成行列状的存储单元的存储器阵列中，在行方向上配置衬底用电源线，以存储单元行为单位控制衬底电位。即、使由行译码器选择的存储单元行的衬底电位与存储单元晶体管的源电位为等电位，以求高速化。将非选择行的存储单元晶体管的衬底电位设定为源-背栅成为反向偏置状态的电位，以求降低在非选择存储单元中的漏泄电流。
另外，作为使数据写入高速化的方法，在专利文献2(特开平11-213673号公报)中表示出变更存储单元晶体管的衬底电位的结构。在该专利文献2中，控制构成存储单元的触发器的倒相器电路的晶体管的衬底电位。即，在写入工作开始时，变更存储单元晶体管的衬底电位，以减小负载P沟道MOS晶体管与驱动N沟道MOS晶体管的电流驱动能力。在该专利文献2的结构中，在每个存储单元行设置衬底电位设定电路，以行为单位调整存储单元晶体管的衬底电位。
另外，在SRAM单元阵列中，减少阵列面积的布局在专利文献3(特开平10-178110)、专利文献4(特开2003-60089号公报)及专利文献5(特开2001-339071号公报)中被表示出来。
在上述专利文献1及非专利文献1的结构中，根据对存储单元进行数据存取的工作时与待机时(非选择时)，通过控制衬底电位，以求高速化及低功耗。但是，在这些先行技术的结构中，在工作时，使存储单元的P及N沟道MOS晶体管两者的阈值电压的绝对值减小，使这些晶体管的电流驱动能力增大。因此，在数据读出时，能够以高速使位线电流放电，能够使读出工作高速化。但是，在数据写入时，就不能期望得到那种程度的高速化。在数据写入时，根据写入数据，由阵列外部的写驱动器强烈地将位线对的一方的位线驱动到H电平，将另一方驱动到L电平，将存储单元的数据存储节点设定在与写入数据对应的电压电平。在写入与保持数据相反的数据时，使存储节点的H电平侧的节点反转成L电平，以此进行数据的写入。这时，在PMOS负载晶体管的电流驱动能力大的情况下，不能使保持数据反转。因此，在数据写入对象的存储单元中，从高速、稳定地写入数据方面看，PMOS负载晶体管的电流驱动能力比起NMOS存取晶体管的电流驱动能力最好尽量地小。在这些先行的技术中，没有考虑以高速进行数据写入的结构。这是因为仅仅考虑了在工作时减小存储单元晶体管的阈值电压的绝对值，以使存储单元晶体管高速工作的缘故。
在专利文献2中，在每个存储单元行配置衬底电位设定电路，以行为单位控制存储单元晶体管的衬底电位。但是，在该结构的情况下，存在非选择列的存储单元的保持数据被破坏的可能性。
在SRAM单元中，数据的保持稳定性由使倒相器的输入输出传输特性曲线反转并重合的特性曲线定量地给出。用2条特性曲线包围的区域的面积越大，越能稳定地保持数据。称该区域的大小为静态噪声容限SNM。该静态噪声容限依赖于倒相器的输入逻辑阈值，因此，依赖于构成SRAM单元的MOS晶体管的电流驱动能力及阈值电压。例如，在全CMOS结构的SRAM单元中，当减小存取用N沟道MOS晶体管与存储数据驱动用的N沟道MOS晶体管的电流驱动能力之比时，在位线连接时L电平的存储节点的电位容易上升，静态噪声容限减小，降低数据保持稳定性。即，存储单元的保持数据被破坏成为误工作的原因。该电流驱动能力之比一般称为β比，通常，为了确保静态噪声容限，将β比设定在1.5以上左右。即，需要将驱动晶体管的电流驱动能力设定得比存取晶体管的电流驱动能力高。
在SRAM中，为了保证数据的保持稳定性，确保静态噪声容限是重要的。如专利文献2的结构那样，在数据写入工作之初，当控制衬底电位，使驱动晶体管的电流驱动能力减小时，静态噪声容限降低，不适合于数据的写入。但是，即使在选择行的非选择列的存储单元中，存储节点连接在对应的位线上，在以存储单元行为单位减小驱动晶体管的电流驱动能力的衬底控制中，该选择行的非选择列的存储单元的静态噪声容限也降低，该非选择列的存储单元数据被破坏，存在产生误工作的可能。
另外，在任何先行技术中，尽管考虑了降低待机时的消耗电流，但是，并没有考虑工作时的因位线的充放电引起的有功电流的降低。
另外，在专利文献3至5中，仅仅考虑了存储单元阵列的布局，没有考虑消耗电流的降低等电路特性。
发明内容
因此，本发明的目的是提供能够以低消耗电流实现高速而且稳定的数据读出及写入的半导体存储器件。
本发明的另一目的是提供不损害高速工作性而能够降低工作时的消耗电流的半导体存储器件。
本发明的半导体存储器件配备被排列成行列状，各自包括用第1及第2导电类型的绝缘栅型场效应晶体管构成的闩锁电路的多个存储单元；以及响应于地址信号和工作模式指示信号，在数据写入时和数据读出时，变更选择存储单元的至少第1导电类型的绝缘栅型场效应晶体管的背栅电位的衬底电位变更电路。
通过在数据写入时和数据读出时变更存储单元晶体管的背栅电位，能够根据工作模式变更存储单元晶体管的阈值电压。因此，通过根据工作模式变更存储单元的晶体管的阈值电压，能够根据工作容限使存储单元的静态噪声容限最佳化，能够稳定而且高速地进行数据的写入及读出。
通过结合附图的本发明的后述详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
图1是概略地表示本发明的半导体存储器件的整体结构图。
图2是更具体地表示图1所示的存储单元的结构图。
图3是表示图1所示的衬底电位设定电路内的衬底控制电路的结构图。
图4是表示图1所示的半导体存储器件的工作的时序图。
图5是表示本发明的实施例2的衬底控制电路的结构图。
图6是表示本发明的实施例2的半导体存储器件的工作的时序图。
图7是表示本发明的实施例3的衬底控制电路的结构图。
图8是表示图7所示的衬底控制电路的工作的信号波形图。
图9是概略地表示本发明的实施例4的存储单元的平面布局图。
图10是概略地表示沿图9所示的L10-L10线的剖面结构图。
图11是概略地表示图9所示的布局的第1金属布线的布局图。
图12是概略地表示图9所示的存储单元的布局的第2金属布线的布局图。
图13是概略地表示图9所示的布局的第3金属布线的布局图。
图14概略地表示本发明的实施例4中的衬底控制电路的重要部位的剖面结构图。
图15是表示衬底控制电路的电压施加部的配置的另一示例图。
图16是概略地表示本发明的实施例5的半导体存储器件的结构图。
图17是概略地表示图16所示的存储单元的结构图。
图18是表示图16所示的衬底控制电路的结构的一个示例图。
图19是表示图18所示的衬底控制电路的工作的信号波形图。
图20是表示图16所示的半导体存储器件的工作的时序图。
图21是表示本发明的实施例6的衬底控制电路的结构图。
图22是表示本发明的实施例6的半导体存储器件的工作的时序图。
图23是概略地表示本发明的实施例7的存储单元的剖面结构图。
图24是概略地表示本发明的实施例8的存储单元的布局图。
图25是表示图24所示的布局的1位存储单元的部分的布局图。
图26是表示图25所示的布局的电学上的等效电路图。
图27是概略地表示对图24所示的布局的衬底供给偏置电压的部分的结构图。
图28是概略地表示本发明的实施例9的半导体存储器件的整体结构图。
图29是概略地表示图28所示的半导体存储器件的存储单元的结构图。
图30是表示图28所示的衬底控制电路的结构图。
图31是表示图28所示的半导体存储器件的工作的时序图。
图32是概略地表示本发明的实施例10的半导体存储器件的整体结构图。
图33是表示图32所示的衬底控制电路的结构图。
图34是表示图32所示的半导体存储器件的工作的时序图。
图35是概略地表示图32所示的发生衬底控制信号的部分的结构图。
图36是概略地表示本发明的实施例11的存储单元阵列的布局图。
图37是概略地表示沿图36所示的L37-L37线的剖面结构图。
具体实施例方式
实施例1图1是概略地表示本发明的半导体存储器件的整体结构的一个示例图。在图1中，作为一个示例示出了与时钟信号同步工作的同步型单端口SRAM的结构。作为SRAM的结构，不限定于此，也可以是与时钟信号非同步地，根据芯片选择信号工作的SRAM，另外，也可以是双端口SRAM。
在图1中，半导体存储器件包括具有被排列成行列状的多个存储单元的存储单元阵列1；将所给予的行地址信号译码，生成字线选择信号的行译码器2；将所给予的Y地址信号译码，生成选择存储单元阵列1的列的列选择信号CD，而且将选择列连接在内部数据线上的列选择电路4；对用列选择电路4选择的列进行数据的写入及读出的写入/读出电路7；以及接受来自外部的单元启动信号/CSC、写启动信号/WEC和地址信号AD，根据时钟信号CLK，生成内部行及列地址信号及必要的内部工作控制信号的主控制电路8。
在存储单元阵列1中，SRAM单元MC被排列成行列状。在图1中代表性地表示了被排列成2行2列的存储单元MC00、MC01、MC10及MC11。SRAM单元是全CMOS结构，当变更背栅电位时，变更其阈值电压。在各列中，同一导电类型的存储单元晶体管在共同的衬底区上形成，该衬底区具有作为存储单元晶体管的背栅的功能。
半导体存储器件还包括根据来自主控制电路8的衬底电位控制信号BE和来自列选择电路4的列选择信号(列选择信号)CD而变更选择列的存储单元的晶体管的衬底(背栅)电位的衬底电位设定电路(衬底电位变更电路)10。衬底电位设定电路10包括对应于存储单元阵列1的各列设置的衬底电位控制电路PBC，对选择列设置的衬底电位控制电路PBC在数据写入周期、数据读出周期和待机时(备用周期)变更存储单元晶体管的衬底电位。特别是在数据写入时，使选择列的存储单元的静态噪声容限减小，高速而且可靠地进行数据写入。
对非选择列，衬底电位设定电路10不变更其衬底电位。因此，在非选择列中，静态噪声容限被维持在足够大的状态，稳定地保持数据。
衬底电位设定电路10包括对应于各存储单元列配置的PMOS衬底电位控制电路PBC0及PBC1。在本实施例1中，根据工作模式变更存储单元MC(代表性地表示存储单元)的P沟道MOS晶体管的衬底电位。因此，在各列中，与位线BL及ZBL平行地配置衬底电压传输线20。衬底电压传输线20分别传输衬底电压VPP。这些衬底电压传输线20被共同地连接在对应列的存储单元的P沟道MOS晶体管的背栅(衬底区)上。
在图1中，对与位线BL0及ZBL0连接的存储单元MC00及MC10配置的衬底电压传输线20传输衬底电压VPP0，对与位线BL1及ZBL1连接的存储单元MC01及MC11配置的衬底电压传输线20传输衬底电位VPP1。
对应于存储单元的各行配置字线WL。存储单元MC10及MC11被连接在字线WL1上，存储单元MC00及MC01被连接在字线WL0上。
写入/读出电路7在主控制电路8的控制下分别输入及输出外部数据DI及DO。
对位线BL及ZBL还设置预充电电路9，根据通过行译码器2而给予的字线选择定时信号，将位线预充电到规定电位。通过对该位线BL及ZBL(代表性地表示位线)设置的预充电电路9，在数据读出时、在位线上流过列电流，利用通过该列电流的存储单元的放电，在位线间产生对应于存储单元的存储数据的电位差。
图2是更具体地表示图1所示的存储单元MC00及MC11的结构图。存储单元MC00-MC11具有同一结构，在图2中，代表性地表示了存储单元MC的结构。
存储单元MC包括构成存储数据的倒相闩锁器的倒相器11a及11b；以及根据字线WL上的字线选择信号，分别将存储节点SNa及SNb耦合在位线BL及ZBL上的N沟道MOS晶体管NQc及NQd。
倒相器11a根据存储节点SNa的存储数据，驱动存储节点SNb，倒相器11b根据存储节点SNb的电位，驱动存储节点SNa。倒相器11a及11b是CMOS倒相器，衬底电压传输线20共同地耦合在同一列的存储单元的CMOS倒相器的P沟道MOS晶体管的背栅上。
倒相器11a包括连接在供给电源电压VDD的电源节点与存储节点SNb之间、而且其栅连接在存储节点SNa上的P沟道MOS晶体管PQa；以及连接在存储节点SNb与接地节点之间、而且其栅连接在存储节点SNa上的N沟道MOS晶体管NQa。倒相器11b包括连接在供给电源电压VDD的电源节点与存储节点SNa之间、而且其栅连接在存储节点SNb上的P沟道MOS晶体管PQb；以及连接在存储节点SNa与接地节点之间、而且其栅连接在存储节点SNb上的N沟道MOS晶体管NQb。MOS晶体管PQa及PQb的衬底区(背栅)被共同地连接在衬底电压传输线20上。
该衬底电压传输线20与传输存储单元电源电压VDD的存储器电源线分别配置，存储器电源线及衬底电压传输线20分别被独立地设定电压电平(衬底电压传输线20以列为单位设定电压电平)。
在本实施例1中，N沟道MOS晶体管NQa、NQb、NQc及NQd的背栅例如固定在接地电压VSS上。
存取用N沟道MOS晶体管NQc及NQd的栅分别被连接在字线WL上，导通时，分别将存储节点SNa及SNb耦合在位线BL及ZBL上。
图3是表示被包括在本发明的实施例1的衬底电位设定电路10中的PMOS衬底控制电路PBC的结构的一个示例图。
PMOS衬底控制电路PBC包括接受来自主控制电路8的衬底电位控制信号BE和列选择信号CD的NAND电路NC1；使NAND电路NC1的输出信号反转的倒相器INV1；根据NAND电路NC1的输出信号有选择地导通，导通时将电压源VDDH耦合在衬底电压传输线20上的P沟道MOS晶体管(通路晶体管)P1；以及根据倒相器INV1的输出信号有选择地导通，导通时将电压源VDD耦合在衬底电压传输线20上的P沟道MOS晶体管(通路晶体管)P2。该NAND电路NC1、倒相器INV1、及通路晶体管P1及P2的组对应地配置在存储单元的各列上。
电压源VDDH供给的电压VDDH是比电压源VDD供给的存储单元电源电压VDD高的电压。这里，用同一符号表示电压源与其供给电压(在以下的说明中是同样的)。存储单元电源电压VDD例如是1.0V，高电压VDDH例如是1.5V。该高电压VDDH也可以用在DRAM(动态随机存取存储器)中为了驱动字线所使用的升压电路生成，另外，也可以使用从外部给予输入输出接口用的电源电压。能够使电源结构简化。该接口用电源电压能够取作与外部的接口的输入电路的初级输入缓冲器及输出电路的末级输出缓冲器的工作电源电压而被利用。
NAND电路NC1具有将其输出信号的高电平变换成高电压VDDH电平的电平变换功能。当在衬底电压传输线20上传输电源电压VDD时，将通路晶体管P1的栅设定在高电压电平，使该通路晶体管P1维持为非导通状态。由于衬底电压传输线20在电源电压VDD与高电压VDDH之间变化，倒相器INV1不要求特别的电平变换功能。倒相器INV1也可以具有电平转换功能。
在该图3所示的PMOS衬底控制电路PBC中，当列选择信号CD与衬底控制信号BE均为H电平时，通路晶体管P1导通，在衬底电压传输线20上传输高电压VDDH，选择列的存储单元的负载PMOS(P沟道MOS)晶体管的衬底偏置加深。当列选择信号CD及衬底控制信号BE的一方成为L电平时，通路晶体管P2导通，在衬底电压传输线20上传输电源电压VDD。即，衬底电压传输线20的电压VPP的电平由信号CD及BE设定。
图4是表示本发明的实施例1的半导体存储器件的工作的时序图。以下，参照图4，说明图1所示的半导体存储器件的衬底电位控制的工作。
该半导体存储器件与时钟信号CLK同步工作。内部信号的振幅与电源电压VDD相同，为1.0V，H电平为1.0V，而且L电平为VSS(0V)。高电压VDDH为1.5V。作为工作模式，准备了以下3种模式。
(a) 待机状态(非工作状态)CEC＝H，而且WEC＝X(自由)(b) 读出模式CEC＝H，而且WEC＝H(c) 写入模式CEC＝H，而且WEC＝L当单元启动信号CEC是H电平时，该半导体存储器件是非选择状态(备用状态)，来自主控制电路8的衬底控制信号BE是L电平。因此，图3所示的NAND电路NC1的输出信号是H电平，相应地，倒相器INV1的输出信号是L电平。因此，通路晶体管P1成为关断状态，通路晶体管P2成为导通状态，来自电源VDD的电源电压VDD被供给作为衬底电压传输线20上的电压VPP。该电源电压VDD与存储单元电源电压为同一电平，图2所示的P沟道MOS晶体管PQa及PQb被设定在源及衬底(背栅)成为同一电压电平、阈值电压的绝对值小的状态。
当存取周期开始时，将单元启动信号CEC设定在L电平。在时钟信号的上升时，如果写启动信号WE是H电平，则指定数据读出模式。图1所示的行译码器2及列选择电路3在主控制电路8的控制下不进行译码工作，对由地址信号AD指定的行及列的选择信号上升到H电平。现在，考虑存储单元MC00被指定的状态。在这种情况下，字线WL0由行译码器2驱动到H电平，另外，列选择信号CD0成为H电平，存储单元MC00的存储节点SNa及SNb被连接在位线BL0及ZBL0上。利用来自预充电电路9的列电流，在位线BL0及ZBL0上产生电位差，该电位差通过列选择电路4传输向写入/读出电路7传输，生成与存储单元的数据相应的输出数据D0，进行数据的读出。
经过规定的时间，选择字线WL0被驱动到非选择状态，另外，当存储单元数据的写入/读出电路7中的读出工作结束时，列选择信号CD0也被驱动到非选择状态。
在该数据读出时，由于衬底控制信号BE是L电平，衬底电压传输线20的电压VPP在全部列中是电源电压VDD电平。在存储单元MC中，负载PMOS晶体管的阈值电压的绝对值小，能够充分确保静态噪声容限，能够稳定地读出数据。
其次，说明数据写入工作。即使在这种情况下，也考虑存储单元MC00被选择的状态。在数据写入时，单元启动信号CEC及写启动信号WEC皆设定在L电平。响应于时钟信号CLK的上升，主控制电路8激活行译码器及列选择电路4，与数据读出工作时同样地，字线WL0及列选择信号CD0被驱动到H电平。
在该数据写入时，主控制电路8将衬底控制信号BE驱动到H电平。因此，在对选择列设置的PMOS衬底控制电路PBC0中，图3所示的NAND电路NC1的输出信号成为L电平，倒相器INV1的输出信号成为H电平。相应地，来自高电压源VDDH的电压VDDH通过通路晶体管P1向衬底电压传输线20传输。
在存储单元MC00中，对图2所示的P沟道MOS晶体管PQa及PQb而言，衬底偏置加深，其阈值电压的绝对值增高，电流驱动能力降低，在倒相器11a及11b形成的倒相闩锁器的闩锁状态成为不稳定状态。由写入/读出电路7向选择列的位线BL0及ZBL0写入数据，位线BL0及ZBL0的电位随写入数据变化。这时，用倒相器11a及11b构成的倒相闩锁器的闩锁能力减小，存储单元的静态噪声容限降低，能够容易地将存储节点SNa及SNb的电位设定在与写入数据相应的电位电平上。即，在相反数据写入时，PMOS晶体管的电流驱动能力减小，能够根据写入数据将存储H电平数据的存储节点的电压高速地驱动到L电平。
对于非选择列的存储单元MC01及MC11，衬底电压传输线20上的电压VPP1是来自电源VDD的存储单元电源电压VDD，与数据输出时同样地，倒相闩锁器的闩锁能力足够高，能够稳定地保持数据。因此，在与选择存储单元同一行的非选择存储单元中，存取晶体管(NQc、NQd)成为导通状态，即使在存储节点分别连接在位线BL及ZBL上的情况下，也能够稳定地保持数据。
另外，对与选择存储单元为同一列的存储单元而言，由于存取晶体管(NQc、NQd)成为关断状态，存储节点SNa及SNb与对应的位线BL及ZBL分离，这些电位不变化，即使负载PMOS晶体管的电流驱动能力降低，也能够稳定地存储数据，而不影响其保持特性。
当数据写入结束时，响应于列选择信号CD及衬底控制信号BE的一方的下降，NAND电路NC1的输出信号成为H电平，电源电压VDD再次通过通路晶体管P2向选择列的衬底电压传输线20传输。因此，图2所示的负载PMOS晶体管PQa及PQb的衬底偏置再次变浅，倒相闩锁器的闩锁能力增高，静态噪声容限增高，能够稳定地保持写入数据。
因此，在选择列中，在数据写入时，由于存储单元的P沟道MOS晶体管的衬底偏置加深，存储单元的闩锁能力减小，能够容易地根据写入数据设定存储节点的电位。在非选择列的存储单元中，由于将负载PMOS晶体管的衬底电位设定在与读出时为同一电压电平上，维持非选择列的存储单元的负载PMOS晶体管的阈值电压恒定，维持驱动能力，确保存储单元的静态噪声容限。
由于在数据读出时衬底偏置维持在浅的状态，能够充分确保存储单元的静态噪声容限，稳定地读出数据。
因此，数据写入时，由于选择列的存储单元的P沟道MOS晶体管的衬底偏置加深，其阈值电压的绝对值增大，电流驱动能力减小，能够减小静态噪声容限，能够充分确保读出容限及写入容限，一边稳定地保持数据，一边以高速写入数据。
此外，高电压源VDDH所供给的电压VDDH只要是将存储单元的负载PMOS晶体管PQa及PQb的源掺杂区与衬底区之间的PN结维持在关断状态的电压电平即可。
另外，衬底控制信号BE根据写启动信号WEC、单元启动信号和时钟信号CLK，在数据写入工作时至少在选择字线的激活期间被激活。作为该电路结构，能够应用利用包括在写入/读出电路7中的写入电路的激活信号的电路。将使内部的写入电路激活的写入激活信号作为衬底控制信号利用。也可以用列选择电路4的激活信号和写入激活信号的组合，生成衬底控制信号BE。
如上所述，根据本发明的实施例1，根据数据写入指示信号和列选择信号(列选择信号)，能够使选择列的存储单元的P沟道MOS晶体管的衬底偏置加深，变更存储单元晶体管的阈值电压，变更选择存储单元的静态噪声容限，能够容易地写入数据而不损害数据的保持稳定性。
实施例2图5是表示本发明的实施例2的PMOS衬底控制电路PBC的结构图。该图5所示的PMOS衬底控制电路PBC的结构与图3所示的PMOS衬底控制电路PBC有以下几点不同。即，P沟道MOS晶体管(通路晶体管)P1被耦合在供给电源电压VDD的电源节点上，另外，通路晶体管P2被耦合在低电压源节点VDDL上。该图5所示的PMOS衬底控制电路PBC的另一结构与图3所示的PMOS衬底控制电路PBC的结构相同，对应的部分标以同一的参照符号而省略其详细说明。
半导体存储器件的整体结构与图1所示的半导体存储器件的结构相同，另外，存储单元的结构也与图2所示的结构相同。
低电压源VDDL的电压VDDL是存储单元的负载PMOS晶体管的源-背栅之间的PN结维持非导通状态的电压电平，电压VDD-VDDL是PN结的内建电压(0.7V左右)以下，低电压源电压VDDL例如是0.5V。
该低电压源电压VDDL可以用被连接成二极管的MOS晶体管使电源电压VDD降压生成，也可以用DC-DC变换器等的降压电路生成，另外，也可以从外部施加。
图6是表示用图5所示的衬底控制电路PBC时的工作的时序图。该图6所示的时序图与图4所示的时序图仅仅是传输到衬底电压传输线20上的电压VPP的电压电平不同，待机时，对数据读出时及数据写入时的工作本身而言，本实施例2中的工作与实施例1中的工作相同，故省略其工作的详细说明。根据衬底控制信号BE及列选择信号CD，将衬底电压传输线20的电压VPP设定在高电压及低电压的某一个上。
即，在本实施例2中，在待机时(非选择时)及数据读出时，衬底电位VPP被设定在电源电压VDD(1.0V)的电压电平上，在数据读出时，对选择列的存储单元配置的衬底电压传输线20的电压VPP被设定在低电压源电压VDDL上，对非选择列的存储单元的衬底电压传输线20的电压VPP被维持在电源电压VDD上。
因此，在本实施例2中，也与实施例1相同，在数据写入时，选择列的存储单元的负载PMOS晶体管的衬底偏置加深，能够使选择存储单元的静态噪声容限降低，能够以高速写入数据，另外，能够稳定地保持数据。
另外，所使用的电压是电源电压VDD和比它低的电压VDDL，对通路晶体管P1及P2不施加比电源电压VDD高的电压，能够确保元件的可靠性。
如上所述，根据本发明的实施例2，使衬底电压传输线的电压VPP在电源电压VDD与低电压VDDL之间转换，与实施例1同样地，能够稳定地保持数据、而且能够以高速写入数据。
另外，最大仅施加电源电压VDD，能够确保元件的可靠性。
实施例3图7是表示本发明的实施例3的PMOS衬底控制电路PBC的结构图。在该图7所示的衬底控制电路PBC的结构中，通路晶体管P1根据NAND电路NC1的输出信号，将电源电压VDD传输到衬底电压传输线上。通路晶体管P2通过被连接成二极管的P沟道MOS晶体管P3被耦合在电源VDD上，根据倒相器INV1的输出信号，通过P沟道MOS晶体管P3将所传输的电压VDD-Vtp传输到衬底电压传输线上。这里，Vtp表示P沟道MOS晶体管P3的阈值电压的绝对值。
当衬底偏置电压VPP的高电压是电源电压VDD，为1.0V时，将P沟道MOS晶体管P3的阈值电压的绝对值Vtp设定为0.5V。在这种情况下，衬底偏置电 VPP的低电压与实施例2同样地，为0.5V。在该图7所示的PMOS衬底控制电路PBC中，还设置辅助驱动电路30，该辅助驱动电路30响应于NAND电路NC1的输出信号的上升，将衬底电压传输线20向接地电压电平方向驱动。
辅助驱动电路30包括接受NAND电路NC1的输出信号的倒相器INV2；接受倒相器INV2的输出信号的倒相器INV3；接受倒相器INV2及INV3的输出信号的NOR电路NC2；及当NOR电路NC2的输出信号是H电平时导通，导通时将衬底电压传输线20与接地节点耦合的N沟道MOS晶体管N1。
由倒相器INV2及INV3和NOR电路NC2形成上升沿单触发脉冲发生电路。因此，当对被选择的存储单元的数据写入结束时，N沟道MOS晶体管N1被单触发驱动，使衬底电压传输线20放电。据此，以高速将衬底电压传输线20的电压向低电压方向驱动，在数据写入结束后，以高速将选择列的存储单元的P沟道MOS晶体管的衬底电位向原来的电压驱动。
图8是图7所示的辅助驱动电路30的工作信号波形图。以下，参照图8，说明图7所示的辅助驱动电路的工作。由通路晶体管P1及P2对衬底电压传输线20的驱动与图6所示的定时的工作相同。
数据写入时，当衬底控制信号BE及列选择信号CD均为H电平时，NAND电路NC1的输出信号下降到L电平，通路晶体管P1成为导通状态，通路晶体管P2成为关断状态。据此，来自电源VDD的电源电压VDD向衬底电压传输线20传输。
当数据写入结束，例如将列选择信号CD向非选择状态驱动，选择列与内部写入数据线分离时，NAND电路NC1的输出信号成为H电平，另外，倒相器INV1的输出信号成为L电平，通路晶体管P1成为关断状态，通路晶体管P2成为导通状态。据此，将衬底电压传输线20从电源电压VDD向低电压VDD-Vtp驱动。
这时，倒相器INV2的输出信号响应于NAND电路NC1的输出信号的下降，成为L电平。倒相器INV3的延迟时间长，其输出信号是L电平，响应于该NAND电路NC1的输出信号的下降，NOR电路NC2的输出信号成为H电平，N沟道MOS晶体管N1导通。因此，衬底电压传输线20被MOS晶体管N1向接地电压方向驱动，与通路晶体管P2的工作一致地被驱动向低电压VDD-Vtp。据此，衬底电压传输线20以高速从高电压VDD被驱动向低电压VDD-Vtp。当经过倒相器INV3所具有的延迟时间时，NOR电路NC2的输出信号成为L电平，MOS晶体管N1成为关断状态。
因此，在数据写入结束后，通过将该MOS晶体管N1在规定期间维持向导通状态，能够以高速将衬底电压传输线20从高电压VDD向低电压VDD-Vtp驱动。据此，即使在时钟信号的周期短的情况下，也能够将衬底电压VPP恢复到原来的电源电压VDD，能够实现高速而且稳定的工作。
另外，为了生成衬底电压VPP，能够仅仅使用存储单元电源电压，以单一电源生成衬底电压VPP，能够使电源的结构简化。
此外，辅助驱动电路30驱动衬底电压传输线20的期间只要根据该辅助驱动电路30的电流驱动能力定为适当的时间即可。
如上所述，根据本发明的实施例3，在数据写入结束时，能够在规定期间将选择列的衬底电位向接地电压方向驱动，以高速将衬底电压恢复到原来的电压电平。
另外，能够用被连接成二极管的MOS晶体管，将电源电压降低，生成衬底低电压，以单一电源生成衬底电压。
此外，单触发驱动衬底电压的辅助驱动电路30也可以与实施例1或者2的结构组合使用。
实施例4图9是概略地表示本发明的实施例4的半导体存储器件的存储单元的布局图。在图9中，在形成P沟道MOS晶体管的PMOS区41的两侧，配置形成N沟道MOS晶体管的NMOS区40及42。这些MOS区40-42在列方向上呈直线连续地延伸配置，在这些区域上，形成排列成1列而配置的存储单元。
在PMOS区41中，形成P沟道MOS晶体管的有源区52及55被形成为矩形形状。该有源区52及55分别在列方向上被邻接的存储单元所共有。
在NMOS区40中，呈直线地延伸形成用于形成N沟道MOS晶体管的N型有源区50及51。在NMOS区42中，隔开间隔在列方向上呈直线地延伸形成用于形成N沟道MOS晶体管的N型有源区53及54。在图9中，用虚线的矩形区45表示1位存储单元区。
在该1位存储单元区45中，栅电极60在行方向上延伸配置，使其横截有源区51及55，而且通过触点CN1连接在有源区52上。形成栅电极60和以点对称的形式在行方向上延伸、横截有源区52及53的栅电极61。该栅电极61通过触点CN2被连接在有源区55上。利用该栅电极60及61，形成用于形成CMOS倒相闩锁器的P沟道MOS晶体管及N沟道MOS晶体管，而且，分别通过触点CN1及CN2，将栅电极60及61连接在有源区52及55上，以此实现这些CMOS倒相器的存储节点的互补连接。
通过触点CN3，与栅电极60相向地形成栅电极62，使之横截有源区51，另外，通过触点CN4，与栅电极61相向地形成栅电极63，使之横截有源区53。如后所述，该栅电极62及63被连接在字线上，构成存取晶体管的栅电极。栅电极62及63分别在行方向上被邻接的存储单元所共有。该1位存储单元区45的布局在行方向及列方向上以镜面对称的形式重复配置。
通过将NMOS区40及42和PMOS区41在列方向上呈直线地延伸，能够以列为单位控制PMOS区41的衬底电位。
图10是概略地表示沿图9所示L10-L10线的剖面结构图。在图10中，存储单元在P型(硅)衬底70上形成。NMOS区40被P阱规定，PMOS区41被N阱规定，NMOS区42被P阱规定。用同一参照符号表示与这些MOS区对应的阱区。在P阱40及P阱42的外侧，分别形成用于形成邻接的存储单元的P沟道MOS晶体管的N阱66及67。
为了元件隔离，在这些阱40-42及66及67中，分别形成沟槽区70-73。该沟槽区70-73分别是浅沟槽隔离(STI)区，用绝缘膜充填在各自阱表面上所形成的沟槽区而形成。有源区50-54分别是掺杂区，在图10中，表示沿图9所示的栅电极61的剖面结构，为了形成沟道区，在图10中未表示形成该有源区的掺杂区。
栅电极61横跨在N阱41及P阱42上延伸配置，在P阱40上，栅电极62横跨在沟槽区71上形成。因此，为了该晶体管的隔离，使用STI膜，有源区50-54分别被STI区隔离。
N阱41构成存储单元的P沟道MOS晶体管的衬底区，在数据写入时，根据选择、非选择来设定该N阱41的电位。
图11是概略地表示图9所示的存储单元的上层布线的布局图。在图11中，表示出1位存储单元区45的上层布线的布局。有源区51通过触点CN3、第1金属布线75e及触点CN2耦合在有源区55上。在该第1金属布线75e和与栅电极60相向地配置的区域中，有源区51通过触点与第1金属布线75e连接，另外，有源区55通过触点与第1金属布线75d连接。栅电极62通过触点与第1金属布线75d连接。另外，在与栅电极62邻接的区域中，有源区51通过触点与第1金属布线75f连接。
有源区52通过触点CN1、第1金属布线75g及触点CN4，耦合在有源区63上。在该第1金属布线和与栅电极61相向的位置上，形成第1金属布线75i及75j。这些第1金属布线75i及75j分别通过触点耦合在有源区52及有源区53上。栅电极63通过触点连接在第1金属布线75h上。
这些第1金属布线75e及75g分别相互连接构成存储单元的CMOS倒相器的P沟道MOS晶体管及N沟道MOS晶体管的漏。剩余的第1金属布线还被用作与在上层形成的第2金属布线连接的中间布线。
图12表示存储单元阵列的第2金属布线的布局图。该图12所示的第2金属布线被配置在图11所示第1金属布线上。在图12中，第2金属布线77a被配置成与有源区51邻接，在列方向上延伸。该第2金属布线77a通过第1通路孔V1e被连接在图11所示的第1金属布线75f上。该第2金属布线77a构成位线BL。
在有源区55与52之间，配置在列方向上延伸的第2金属布线77b。该第2金属布线77b通过第1通路孔V1b及V1e，分别被连接在图11所示的第1金属布线75b及75i上。
第2金属布线77c被配置成与有源区53邻接，在列方向上延伸。该第2金属布线77c通过第1通路孔V1c被连接在图11所示第1金属布线75c上。第2金属布线77c构成位线ZBL。
栅电极62通过图11所示第1金属布线75d及第1通路孔V1d，被连接在第2金属布线77e上。栅电极63通过图11所示的第1金属布线75h及第1通路孔V1f被连接在第2金属布线77f上。
图11所示的第1金属布线75a通过第1通路孔V1e被连接在第2金属布线77d上。另外，图11所示第1金属布线75j通过第1通路孔V1g被连接在第2金属布线77g上。栅电极60及61在存储单元内部仅仅与存储节点连接，不设第1通路孔。
第2金属布线77b在列方向上延伸，传输电源电压Vdd。
图13是表示本发明的实施例4中的存储单元的第3金属布线的布局图。该图13所示的第3金属布线被配置在图12所示的第2金属布线上。在图13中，第3金属布线78a与栅电极62及63平行地被配置在行方向上。该第3金属布线78a通过第2通路孔V2a被连接在图13所示的第2金属布线77b上，进而通过图12所示的第1金属布线75a及触点被连接在有源区51上。该第3金属布线78a传输接地电压GND。
在栅电极60与63和栅电极62与61之间，第3金属布线78b被配置成在行方向上延伸。该第3金属布线78b通过第2通路孔V2b及V2c被连接在图12所示的第2金属布线77e及77f上。该第3金属布线78b构成字线WL，被耦合在形成于有源区51及53上的存取用N沟道MOS晶体管的栅电极上。
在栅电极62及61的外侧区域上，第3金属布线78c还被配置成在行方向上延伸。该第3金属布线78c通过第2通路孔V2d被连接在图12所示的第2金属布线77g上。通过该第3金属布线78c，接地电压GND被供给形成于有源区53上的驱动用的N沟道MOS晶体管。
对有源区52及55不配置第3金属布线。对在这些有源区52及55上形成的P沟道MOS晶体管，如图12所示，由第2金属布线77b供给电源电压。
如图9至图13所示，使形成存储单元的P沟道MOS晶体管的N阱41、形成N沟道MOS晶体管的P阱40及42在列方向上连续地延伸形成。在行方向上邻接配置构成存储单元的倒相器的P沟道及N沟道MOS晶体管，实现将存取用N沟道MOS晶体管配置在与这些倒相器正交的方向上的横型单元结构。据此，变更与选择字线和与选择列对应的衬底区的交差部对应配置的存储单元的衬底电位，通过改变存储单元的负载P沟道MOS晶体管的阈值电压的绝对值，能够容易地进行写入。
另外，传输电源电压VDD的电源线在列方向上呈直线地延伸，能够以各列为单位供给存储单元的电源电压VDD。
图14是表示PMOS衬底控制电路的重要部位的结构图。在图14中，N阱41在P型衬底74上形成。在该N阱41中，形成排列成1列的P沟道MOS晶体管。用该N阱41和元件隔离区85b及85c进行隔离，N阱80及81在P型衬底70的表面上形成。N阱80及81还通过元件隔离区85a及85b与其他的元件形成区隔离。在N阱80上形成传输高电压Va的P沟道MOS晶体管(通路晶体管)P1，在N阱81上形成传输低电压Vb的P沟道MOS晶体管(通路晶体管)P2。
通路晶体管P1包括在N阱80表面上隔开间隔形成的P型掺杂区82a及82b；以及通过在这些掺杂区82a与82b之间的区域上的未图示的栅绝缘膜形成的栅电极82c。掺杂区82a被耦合在高电压源Va(VDD或者VDDH)上。掺杂区82b被耦合在在N阱41表面上形成的N型掺杂区84a上。该N阱80被偏置于高电压源Va。
通路晶体管P2包括在N阱81表面上隔开间隔形成的P型掺杂区83a及83b；以及通过这些掺杂区83a与83b之间的区域上没有图示的栅绝缘膜形成的栅电极83c。掺杂区83b被耦合在低电压源Vb(VDD、VDDL或者被连接成二极管的MOS晶体管的栅/漏)上，掺杂区83a被耦合在N阱41表面上所形成的N型掺杂区84b上。N阱81被偏置于高电压Va。
在P沟道MOS晶体管P1导通时，通过N型掺杂区84a向N阱41供给高电压Va。当P沟道MOS晶体管P2导通时，通过N型掺杂区84b对N阱41供给低电压Vb。即使对N阱41供给高电压Va，也能够使N阱81偏置于高电压Va，防止电流流到P沟道MOS晶体管P2的衬底区的N阱41中。
通过将MOS晶体管P1及P2分别在相互隔离的N阱80及81上形成，用高电压Va对这些阱区偏置，能够可靠地隔离高电压源Va与低电压源Vb。
另外，该N阱80被共同地设置在对衬底电位设定电路的各列设置的衬底电位控制电路的P沟道MOS晶体管P1上，另外，N阱81也可以共同地在设置于衬底电位设定电路的各列上的衬底电位控制电路的P沟道MOS晶体管P2上形成。
此外，在图14所示结构中，MOS晶体管P1及P2被表示为在N阱41的两侧的区域上形成。但是，如图16所示，在N阱41的一方，这些P沟道MOS晶体管P1及P2被排列配置在各列上。
即，在图15所示的结构中，在N阱41的外侧形成N型掺杂区84。与该N型掺杂区84相向地，分别配置形成通路晶体管P1及P2的N型区86a及86b。晶体管形成区86a及86b被相互隔离，另外，衬底区被偏置于高电压Va。通路晶体管P1或者P2导通时，电压Va或者Vb供给N型掺杂区84。该晶体管形成区86a及86b不是在行方向上排列配置，也可以在列方向上排列配置。
该N型区84在每个存储单元列均被隔离。配置耦合在该N型区84、而且在列方向上延伸的上述金属布线(例如，第4金属布线)87，连接N阱41、有适当间隔的该上层金属布线87和N阱。能够使衬底电压传输线成为打桩结构，能够将衬底电压以低电阻传输给排列成1列的存储单元的背栅，另外，能够以高速变更衬底电压。
如上所述，根据本发明实施例4，在每个存储单元列上分别隔离形成P沟道MOS晶体管的形成区，能够容易地变更选择列的存储单元的P沟道MOS晶体管(负载PMOS晶体管)的衬底电位(背栅电位)实施例5图16是概略地表示本发明实施例5的半导体存储器件的整体结构图。在该图16所示的结构中，衬底电位设定电路10根据工作模式调整存储单元MC的N沟道MOS晶体管的衬底电压。即，衬底电位设定电路10包括与存储单元列分别对应配置的NMOS衬底控制电路NBC(NBC0、NBC1)。NMOS衬底控制电路NBC将电压VBB供给共同配置在对应列的存储单元上的衬底电压传输线120。该衬底电压传输线120上的电压VBB被共同地供给对应列的存储单元的NMOS晶体管的背栅。图16所示的半导体存储器件的另一结构与图1所示的半导体存储器件的结构相同，在对应的部分标以同一参照符号而省略其详细说明。
图17是具体地表示图16所示的存储单元MC的结构图。如图17所示，衬底电压传输线120被耦合在N沟道MOS晶体管(存取晶体管)NQc及NQd的衬底区上，而且被耦合在倒相器11a及11b的N沟道MOS晶体管(驱动晶体管)NQa及NQb的衬底区上。P沟道MOS晶体管(负载PMOS晶体管)PQa及PQb的衬底电位例如被固定在电源电压VDD上。图17所示的存储单元MC的另一结构与图2所示的存储单元的结构相同，在对应的部分标以同一参照符号而省略其详细说明。
一般地说，当N沟道MOS晶体管的衬底偏置变浅时，其阈值电压降低(变小)，电流驱动能力增大。因此，在数据写入时，增高根据选择列而配置的衬底电压传输线120的电压VBB的电平，使衬底偏置变浅，降低选择列的存储单元的N沟道MOS晶体管的阈值电压，使N沟道MOS晶体管NQa及NQb的电流驱动能力(漏电流)增大。相应地，能够降低存储单元的静态噪声容限，降低数据保持稳定性，以高速写入数据。这时，由于存取用的N沟道MOS晶体管NQc及NQd的衬底偏置也同时变浅，能够以高速将来自位线BL及ZBL的写入数据传送到存储节点SNa及SNb上。
图18是表示图16所示的衬底控制电路NBC(代表性地表示NBC0、NBC1)的结构图。在该图18所示的结构中，衬底电压传输线120共同地被耦合在沿列方向上延伸、被排列配置成1列的存储单元的N沟道MOS晶体管的衬底区上。
NMOS衬底控制电路NBC包括接受衬底控制信号BE和列选择信号CD的AND电路AC1；接受AND电路AC1的输出信号的倒相器INV1；当AND电路NC1的输出信号是H电平时导通，导通时将电压源VSS耦合在衬底电压传输线120上的N沟道MOS晶体管(通路晶体管)NT1；当倒相器INV1的输出信号是H电平时导通，导通时将电压源VSSL耦合在衬底电压传输线120上的N沟道MOS晶体管NT2。
电压VSS例如是接地电压(0V)，电压VSSL例如是-0.5V，电压VSSL被设定为比电压VSS低的电压电平。电压VSSL是负电压，N沟道MOS晶体管的衬底区与掺杂区之间的PN结维持关断状态。
该低电压(负电压)可以使用与在DRAM中的负电压发生电路相同的结构在内部生成，另外，也可以从外部给予，负电压发生电路利用了生成供给存储单元阵列的衬底区的衬底偏置电压的电容器的充电泵工作。
AND电路AC1及倒相器INV1具有将接地电压VSS电平的信号变换成负电压VSSL电平的电平变换功能。当将负电压VSSL传输给衬底电压传输线120时，可靠地将通路晶体管NT1维持在关断状态，另外，当将接地电压VSS传输给衬底电压传输线120时，将通路晶体管NT2可靠地设定在关断状态。
图19是表示图18所示的NMOS衬底控制电路NBC的数据写入时的工作的信号波形图。以下，参照图19，简单地说明该NMOS衬底控制电路NBC的工作。
在备用状态时及数据非写入时，AND电路AC1的输出信号是L电平，N沟道MOS晶体管NT2导通，低电压源VSSL被耦合在衬底电压传输线120上。在该状态下，存储单元MC的N沟道MOS晶体管的衬底偏置是深的状态，能够稳定地保持数据。
数据写入周期开始时，衬底控制信号BE成为H电平。对选择列，当列选择信号CD成为H电平时，AND电路NC1的输出信号成为H电平，相应地，倒相器INV1的输出信号成为L电平。因此，衬底电压传输线120通过N沟道MOS晶体管NT1被耦合在高电压源VSS上，该衬底电压传输线120的电压电平上升。因此，选择列的存储单元的N沟道MOS晶体管的阈值电压降低，能够以高速写入数据。在非选择列中，AND电路NC1的输出信号是L电平，衬底偏置电压是低电压源的电压VSSL，能够稳定地保持数据。
当数据写入结束时，衬底控制信号BE成为L电平，对选择列设置的AND电路AC1的输出信号再次下降到L电平，衬底电压传输线120被耦合在低电压源VSS上。据此，选择列的存储单元的N沟道MOS晶体管的阈值电压增高，稳定地保持写入数据。
图20是表示本发明实施例5的半导体器件的工作的时序图。以下，参照图20，说明图16所示的半导体存储器件的工作。在图20中，内部信号的振幅也与电源电压VDD相同，为1.0V，H电平为1.0V，而且L电平为VSS(0V)。低电压VSSL为-0.5V。
当单元启动信号CEC是H电平时，该半导体存储器件是非选择状态(备用状态)，来自主控制电路8的衬底控制信号BE是L电平。因此，图18所示的AND电路AC1的输出信号是L电平，相应地，倒相器INV1的输出信号是H电平。因此，通路晶体管NT1成为关断状态，通路晶体管P2成为导通状态，作为衬底电压传输线120上的电压VBB，由来自低电压源VSSL的负电压VSSL供给。因此，图17所示的N沟道MOS晶体管NQa-NQd的源及衬底(背栅)成为反向偏置状态，被设定在阈值电压大的状态。据此，各存储单元MC的静态噪声容限增大，能够稳定地保持数据。
当存取周期开始时，将单元启动信号CEC设定为L电平。在时钟信号上升时，只要写启动信号WE是H电平，就指定数据读出模式。在该数据读出时的工作中，除存储单元的衬底电压外，与图4所示的实施例1的情况相同地进行数据读出工作。即，图16所示的行译码器2及列选择电路3，在主控制电路8的控制下进行译码工作，对与被地址信号AD指定的行及列对应的字线及位线对的选择信号上升到H电平。在图20中，存储单元NC00表示被指定的状态。在该情况下，字线WL0被行译码器2驱动到H电平，另外，列选择信号CD0成为H电平，存储单元MC00的存储节点SNa及SNb被连接在位线BL0及ZBL0上，在位线BL0及ZBL0上产生电位差，该电位差通过列选择电路4传输到写入/读出电路7，生成对应于存储单元的数据的输出数据D0，进行数据的读出。
当经过规定期间时，选择字线WL0被驱动向非选择状态，另外，当存储单元数据的写入/读出电路7中的读出工作结束时，列选择信号CD0也被驱动向非选择状态。
在该数据读出时，由于衬底控制信号BE是L电平，衬底电压传输线120的电压VBB在所有的列中都是负电压VSSL电平。在存储单元MC中，驱动NMOS晶体管的阈值电压大，能够充分确保静态噪声容限，稳定地读出数据。
其次，说明数据写入工作。在这种情况下，也考虑存储单元MC00被选择的状态。在数据写入时，单元启动信号CEC及写启动信号WEC均被设定为L电平。响应于时钟信号CLK的上升，主控制电路8激活行译码器2及列选择电路4，与数据读出工作时相同样地，字线WL0及列选择信号CD0被驱动到H电平。
在该数据写入时，主控制电路8将衬底控制信号BE驱动到H电平。因此，在对选择列设置的NMOS衬底控制电路NBC0中，图18所示的AND电路AC1的输出信号成为H电平，倒相器INV1的输出信号成为L电平。相应地，来自高电压源VSS的电压VSS通过通路晶体管NT1向衬底电压传输线120传输。
在存储单元MC00中，图17所示的N沟道MOS晶体管NQa-NQd的衬底偏置变浅，其阈值电压减小，电流驱动能力上升，存储单元MC00的静态噪声容限降低，能够容易地进行数据的反转。用写入/读出电路7向选择列的位线BL0及ZBL0写入数据，位线BL0及ZBL0的电位随写入数据变化。这时，倒相器11a及11b各自的输入逻辑阈值降低，存储单元的静态噪声容限降低，能够容易地将存储节点SNa及SNb的电位设定为与写入数据相应的电位电平。另外，在选择列中，存取晶体管NMOS晶体管NQc及NQd的电流驱动能力也同样地增大，能够以高速将位线的电压向存储节点传输。
关于非选择列的存储单元MC01及MC11，衬底电压传输线120上的电压VBB1是来自低电压源VSSL的负电压，与数据读出时同样地，静态噪声容限足够大，稳定地保持数据。因此，在与选择存储单元为同一行的非选择存储单元中，存取晶体管(NQc、NQd)成为导通状态，即使在存储节点分别被连接在位线BL及ZBL上的情况下，也能够稳定地保持数据。
另外，在与选择存储单元为同一列的存储单元中，存取晶体管(NQc、NQd)是关断状态，存储节点SNa及SNb与对应的位线BL及ZBL分离，由于那些电位不变化，即使驱动NMOS晶体管的电流驱动能力增加，也能够稳定地存储数据，而不影响其保持特性。
当数据写入结束时，响应于列选择信号CD及衬底控制信号BE的一方的下降，AND电路AC1的输出信号成为L电平，负电压VSSL通过通路晶体管NT2再次向选择列的衬底电压传输线120传输。因此，图17所示的驱动NMOS晶体管NQa及NQb的衬底偏置再次变深，静态噪声容限增高，能够稳定地保持写入数据。
因此，在选择列中，在数据写入时，通过使存储单元的N沟道MOS晶体管的衬底偏置变浅，存储单元的静态噪声容限变小，能够容易地根据写入数据设定存储节点的电位。在非选择列的存储单元中，通过将驱动NMOS晶体管的衬底电位设定为与读出时同一的负电压电平，将非选择列的存储单元的驱动NMOS晶体管的阈值电压维持恒定，维持驱动能力，确保存储单元的静态噪声容限。
在数据读出时，由于衬底偏置维持在深的状态，能够充分确保存储单元的静态噪声容限，稳定地读出数据。
因此，在数据写入时，通过使选择列的存储单元的N沟道MOS晶体管的衬底偏置变浅，能够使其阈值电压变小，增大电流驱动能力，减小静态噪声容限，能够充分确保读出容限及写入容限，一边稳定地保持数据、一边以高速写入数据。
特别是，在数据写入时，以列为单位调整存储单元的N沟道MOS晶体管的衬底电压，与以行为单位调整衬底电压的情况相比，能够充分确保选择行的非选择列的存储单元的静态噪声容限，即使该非选择存储单元的存储节点被连接在对应的位线上，也能够稳定地保持数据。
如上所述，根据本发明的实施例5，在各列中进行构成，以便调整存储单元的N沟道MOS晶体管的衬底偏置，在数据写入时，选择列的N沟道MOS晶体管的衬底偏置变浅，能够同时实现数据的稳定保持及高速数据写入。
实施例6图21是表示本发明的实施例6的NMOS衬底控制电路NBC的结构图。该图21所示的NMOS衬底控制电路NBC的结构与图18所示的NMOS衬底控制电路的结构有以下几点不同。即，通路晶体管NT1被耦合在供给高接地电压VSSH的高接地源上，通路晶体管NT2被耦合在接地电压上。高接地电压VSSH是比接地电压VSS高的电压，例如，被设定在0.5V。电压VSSH被维持在正的电压电平，该正的电压电平使N沟道MOS晶体管的N型掺杂区与P型衬底区之间的PN结维持在关断状态。该高接地电压VSSH可以从外部导入，也可以使用稳压发生电路等从电源电压VDD生成，该稳压发生电路用DC-DC变换器等降压电路或者分压电路或者恒流源和电阻构成。
半导体存储器件的整体结构与图16所示的结构相同。以下，说明图21所示的NMOS衬底控制电路NBC的工作。
在该图21所示的衬底控制电路的结构中，在备用时、非选择时及数据读出时，衬底控制信号BE是L电平，AND电路AC1的输出信号是L电平。因此，通路晶体管NT2是导通状态，通路晶体管NT1是关断状态，接地电压VSS作为衬底偏置电压VBB在衬底电压传输线120上传输。
在数据写入时，对选择列，AND电路AC1的输出信号成为H电平，通路晶体管NT1成为导通状态，衬底电压传输线120的电压VBB成为高接地电压VSSH。相应地，在选择存储单元中，N沟道MOS晶体管的阈值变小，静态噪声容限降低，能够高速而且稳定地进行数据的写入。
在非选择列中，与待机时及数据读出时同样地，衬底偏置电压VBB是接地电压VSS电平，能够稳定地保持数据。
在该图21所示的NMOS衬底控制电路NBC的结构的情况下，AND电路AC1的输出信号的振幅是电源电压VDD，相应地，通路晶体管的栅-源间电压是最大电源电压VDD，能够将与存储单元晶体管同一的晶体管用于NMOS衬底控制，确保通路晶体管的可靠性。
图22是表示使用了该图21所示的NMOS衬底控制电路NBC时的整体工作的时序图。该图22的时序图所示的工作与图20的时序图所示的工作除NMOS衬底偏置电压VBB的电压电平外实质上是相同的。在数据写入时，选择列的NMOS晶体管的衬底偏置电压VBB被设定为接地电压VSS(0V)的电平，非选择列的存储单元的NMOS衬底偏置电压VBB被维持在高接地电压(0.5V)。
在待机时及数据读出时，所有存储单元的NMOS衬底偏置电压VBB被维持在接地电压VSS。
如该实施例6所示，使用高接地电压VSSH及接地电压VSS，在数据写入时，通过仅仅将选择列的NMOS衬底偏置电压VBB设定在高接地电压VSSH，对数据写入单元减小静态噪声容限，能够以高速写入数据、而且稳定地读出数据。
如上所述，根据本发明的实施例6，将向选择列的衬底电压传输线传输的电压设定为比接地电压高的高接地电压，能够稳定地读出数据，还能够高速地写入数据。另外，能够将施加在衬底控制电路的通路晶体管上的电压抑制在电源电压以下，能够确保元件的可靠性，能够实现稳定地工作的衬底控制电路。
此外，在NMOS衬底控制电路中，在数据写入结束时，也可以组合使用在规定期间将衬底电压传输线120单触发驱动到接地电压的结构。能够以高速将选择列的衬底电压VBB设定为原来的接地电压电平，在使用高速时钟信号的情况下，也能够正确地进行数据的写入及读出。
实施例7图23是概略地表示本发明的实施例7的存储单元的剖面结构图。在图23中，存储单元的平面布局与图9所示的存储单元的平面布局相同。但是，由于存储单元的N沟道MOS晶体管的衬底偏置以列为单位进行调整，使形成N沟道MOS晶体管的P阱在各列上隔离。在P衬底130中，在存储单元各列上形成底部N阱131a、131b及131c，该底部N阱131a-131c相互隔离。
在底部N阱131a上，形成N阱134a、P阱132a及N阱133a。在N阱134a上形成存储单元的P沟道MOS晶体管，在P阱132a上形成N沟道MOS晶体管。N阱133a是虚拟的阱区，为了以列为单位隔离NMOS晶体管的衬底区而设置。
在底部N阱131b上，形成N阱133b、P阱132b、N阱134b、P阱132c及N阱133c。N阱133b及133c是用于存储单元列隔离的虚拟的阱区。在P阱132b及132c上形成存储单元的N沟道MOS晶体管，在N阱134b上形成存储单元的P沟道MOS晶体管。
P阱132a及132b用元件隔离区135a隔离。因此，即使在邻接列中的存取晶体管的栅电极136被共同配置的情况下，这些存取晶体管的衬底区也相互隔离，另外，也与P衬底130隔离。在P阱132b及134b上形成的MOS晶体管用元件隔离区135b隔离，另外，在N阱134b和P阱132c上形成的MOS晶体管用元件隔离区135c隔离。
因此，即使在构成存储单元的倒相器的MOS晶体管的栅电极137被共同配置的情况下，也能够可靠地隔离这些P沟道MOS晶体管及N沟道MOS晶体管。
在底部N阱131c上，形成N阱133d、P阱132d及N阱134c。N阱133a是列隔离用的阱区，在P阱132d上形成N沟道MOS晶体管，在N阱134c上形成P沟道MOS晶体管。在该P阱132d及132c上，形成栅电极138。在P阱132c及131c上形成的N沟道MOS晶体管用元件隔离区135d隔离。
这些元件隔离区135a-135d具有沟槽隔离结构。底部N阱131a-131c分别用对应设置的N阱被偏置于规定电压，在各隔离单元列上将存储单元形成区与P衬底130可靠地隔离。
因此，如该图23所示，利用虚拟的N阱133a-133d，在各列上通过隔离用于形成存储单元的衬底区，能够以各列为单位调整形成N沟道MOS晶体管的P阱的偏置电压。
作为对P阱施加衬底偏置电压的结构，能够利用与图14所示的结构或者图15所示的结构相同的结构。仅仅使导电类型相反，在P阱区下部，在用底部N阱进行阱隔离的P阱内，形成分别传输高电压(接地电压或者高接地电压)及低电压(负电压或者接地电压)的N沟道MOS晶体管。在这种情况下，通路晶体管NT1及NT2在共同的P阱上形成，P阱也可以被耦合在低电压源上。
如上所述，根据本发明的实施例7，作为存储单元的布局，能够利用横型单元结构，将P阱及N阱在各列沿列方向延伸、而且隔离配置，容易地以各列为单位改变N沟道MOS晶体管的阈值电压，能够以高速写入数据而不使数据保持特性变差。
实施例8图24是概略地表示本发明的实施例8的存储单元阵列的平面布局图。在图24中，概略地表示配列成3列的存储单元MC0-NC3的布局。
在图24中，在行方向上，P阱PWL与N阱NWL交互沿列方向呈直线地延伸配置。在图24中，P阱PWL0-PWL2、N阱NWL0-NWL1交互配置。分别在P阱PWL0-PWL2中，形成N沟道MOS晶体管的N型有源区NAC在列方向上被形成为矩形形状，另外，分别在N阱NWL0及NWL1中，形成P沟道MOS晶体管的P型有源区PAC被形成为矩形形状。在N型有源区NAC中形成4个N沟道MOS晶体管，在P型有源区PAC中形成2个P沟道MOS晶体管。
P型有源区PAC用第1多晶硅布线PLG作为掩模，通过导入P型杂质形成，N型有源区NCA用第1多晶硅布线PLG及PLW作为掩模，通过注入P型杂质形成。
在行方向上连续地延伸配置的第1多晶硅布线PLW构成字线，第1多晶硅布线PLG构成存储单元晶体管的栅电极。在N型有源区NCA中，形成1位存储单元的4个N沟道MOS晶体管，在P型有源区PCA中，形成邻接的存储单元的负载PMOS晶体管。
因此，1位存储单元的形成区MCR用分别包括在邻接的N阱NWL及P阱PWL上形成的1个P沟道MOS晶体管和2个N沟道MOS晶体管的2个矩形区构成。这2个存储单元矩形区包括配置在同一P阱上的区域和配置在不同的N阱上的区域。
P型有源区PAC通过在行方向上延伸的第1金属布线ML1，并通过触点CT与同一存储单元的N型有源区连接，据此，存取晶体管及驱动晶体管的漏区与负载PMOS晶体管的漏相互连接。
与该第1金属布线ML1平行地形成第1多晶硅布线PLG，使得横截不属同一存储单元区MCR的P型有源区PCA及N型有源区NCA，形成构成存储单元的CMOS倒相器的MOS晶体管的栅电极。该第1多晶硅布线PLG通过触点CT在存储单元区MCR内与在列方向上延伸的第1金属布线ML1连接，形成CMOS倒相器对的输入输出的交叉连接。
在列方向上呈直线地延伸、与中央部及阱边界区对应地配置第2金属布线ML2。用该第2金属布线ML2按顺序形成位线、传输接地电压VSS的接地线及传输电源电压VDD的电源线。构成电源线及接地线的第2金属布线ML2分别与N型及P型有源区NAC及PAC排列配置，在存储单元上供给接地电压VSS及电源电压VDD。构成接地线的第2金属布线ML2通过第1通路孔VA及触点CT与在下层形成的N型有源区连接。构成电源线的第2金属布线ML2通过第1通路孔及触点与在下层形成的P型有源区PAC连接。
在接地线与电源线之间，交互配置位线BL及ZBL。在图24中，在P阱PWL 0与N阱NWL0之间的区域中，配置构成位线ZBL0的第2金属布线ML2，在N阱NWL0与P阱PWL1之间的区域配置构成位线BL1的第2金属布线ML2。在阱PWL1与NWL1之间的边界区中，配置构成位线BL1、ZBL1的第2金属布线ML2，在阱NWL1与PWL2之间的边界区中，配置位线BL2。在P阱PWL2与没有图示的N阱之间的边界区中，配置构成位线ZBL2的第2金属布线ML2。构成这些位线的第2金属布线ML2通过邻接的N型有源区、第1通路孔VA及触点连接。
因此，在该图24所示的存储单元的布局中，在列方向上延伸配置传输电源电压VDD及接地电压VSS的第2金属布线ML2，另外，形成N沟道MOS晶体管的N型有源区NAC配置在沿列方向延伸的P阱区上。因此，P阱PWL在各个存储单元列上被隔离配置。
该图24所示的布局在N型半导体衬底上形成。另外，如图23所示，在P型半导体衬底上形成图24所示的布局的情况下，采用三重阱的结构以代替上述结构，在P阱PWL及N阱NWL下部形成底部N阱，P阱PWL与P型半导体衬底在电学上隔离。据此，能够以存储单元列为单位设定构成存储单元的N沟道MOS晶体管的背栅的P阱的电压。在这种情况下，由于P阱PWL之间的N阱NWL被固定在电源电压VDD，不特别要求在各个列上隔离底部N阱。
图25是更详细地表示1位存储单元的布局图。在图25中，1位存储单元形成区MRC包括形成N沟道MOS晶体管的N型有源区NACA和形成P沟道MOS晶体管的P型有源区PACA及PACB。N型有源区NACA在P阱PWL上形成，P型有源区PACA及PACB分别在N阱NWLA及NWLB上形成。
在行方向上配置第1多晶硅布线PL3及PL4，并配置字线WL，使其横截这些阱。这些多晶硅布线PL3及PL4传输同一的字线驱动信号。
在1位存储单元形成区MRC中，配置第1多晶硅布线PL1，使其横截有源区PACA及NACA。该第1多晶硅布线PL1在阱边界区中通过栅触点GC被连接在第1金属布线ML1B上。该第1金属布线ML1B形成L字状，通过触点CTE及CTF被耦合在有源区NACA及PACB上。
配置第1多晶硅布线PL2，使其横截有源区NACA及PACB。该第1多晶硅布线PL2被连接在与第1金属布线ML1B以对称形状配置的第1金属布线ML1A上。该第1金属布线ML1A通过触点被连接在有源区NACA及PACA上。
在该上层，在列方向上配置呈直线地延伸的第2金属布线，但在图25中没有表示出来。N型有源区NACA通过触点CTC及CTD，被连接在分别构成位线BL及ZBL的第2金属布线上，另外，通过形成在其中央部的触点CTB被连接在构成传输接地电压的接地线的第2金属布线上。
P型有源区PACA通过触点CTA被连接在构成传输电源电压的电源线的第2金属布线上，另外，P型有源区PACB通过触点CTG被连接在构成另一电源线的第2金属布线上。
能够将存储单元晶体管在列方向上排列配置。另外，用内部的第1金属布线实现存储节点的连接，能够高效地配置布线而没有布线重叠。另外，构成晶体管的栅的第1多晶硅布线仅仅配置在行方向上，各晶体管的栅宽度的控制变得容易。
图26是表示图25所示的布局的电学上的等效电路图。在图25中，P沟道MOS晶体管QP1被配置在P型有源区PACA中，对其源极供给电源电压VDD。
在N型有源区NACA中，形成N沟道MOS晶体管QN1-QN4。MOS晶体管QN1的栅被耦合在用第1多晶硅布线PL3形成的字线WL上，其一方的导通节点被连接在位线BL上，其另一方的导通节点被连接在第1金属布线ML1A上。
MOS晶体管QN2被连接在MOS晶体管与接地线之间，而且其栅被连接在第1金属布线ML1B上。
MOS晶体管QN3被连接在接地线与MOS晶体管QN4之间，其栅被连接在第1金属布线ML1A上。
MOS晶体管QN4被连接在位线ZBL上，而且其栅被连接在用第1多晶硅布线PL4形成的字线WL上。
在P型有源区PACA中，形成P沟道MOS晶体管QP2。该MOS晶体管QP2的源被连接在电源线上，接受电源电压VDD，而且其漏被连接在第1金属布线ML1B上。
用第1多晶硅布线PL1连接构成存储单元的CMOS倒相器的MOS晶体管QP1及QP2的栅，用第1多晶硅布线PL2连接构成另一方的CMOS倒相器的MOS晶体管QN3及QP2的栅。
该结构的情况下，N沟道MOS晶体管QN1-QN4在列方向上排列配置，形成N型有源区的P阱借助于N阱与邻接列的P阱隔离，使P阱PWL的电位与接地电压VSS不同地将偏置电压VBB在这里供给每个列。
图27是概略地表示NMOS衬底控制电路NBC的通路晶体管NT1及NT2的结构图。在图27中，底部N阱202在P型衬底200上形成。用该底部N阱202隔离各P阱。
形成存储单元晶体管的P阱PWL和形成通路晶体管NT1及NT2的P阱204在底部N阱202上形成。这些P阱PWL及204被到达底部N阱202的元件隔离膜207完全隔离。
通路晶体管NT2具有在P阱204上，相互隔开间隔形成的N型掺杂区210及211；以及在这些掺杂区210与211之间的阱区上、通过没有图示的绝缘膜形成的栅电极212。对掺杂区210供给低接地电压VLS。P阱204被偏置于比形成在其表面的P型掺杂区217低的偏置电压VLS(接地电压或者负电压)上。
通路晶体管NT1具有在P阱204上互相隔开间隔形成的N型掺杂区213及214；以及通过没有图示的绝缘膜在这些掺杂区213与214之间的阱区上形成的栅电极215。对掺杂区213供给高偏置电压VLH(正的电压或者接地电压)。
通路晶体管NT1及NT2用在P阱204上形成的部分元件隔离膜209隔离。掺杂区211及214被共同耦合在形成于P阱PWL表面的P型掺杂区220上。在通路晶体管NT1或者NT2导通时，通过该P型掺杂区220，对P阱PWL供给偏置电压VBB。
当通路晶体管NT2导通、选择低偏置电压VLS时，通过掺杂区211及220，对P阱PWL供给低偏置电压VLS。这时，即使对掺杂区214传输低偏置电压VLS，通路晶体管NT1也是关断状态，另外，P阱204被偏置于低偏置电压VLS上，掺杂区214与P阱204之间的PN结维持非导通状态。
另外，即使对掺杂区213常时地施加高偏置电压VSH，P阱204也被偏置于低偏置电压VLS，该掺杂区213与P阱204之间的PN结维持非导通状态。
由于在各P阱PWL上配置该图27所示的结构，能够以存储单元为单位控制N沟道MOS晶体管的衬底电压。
此外，P阱204也可以被共同设置在NMOS衬底控制电路上。
另外，与图15所示的结构同样地，也可以对P阱PWL与接地线平行地配置打桩布线，传输衬底偏置电压VBB。能够以高速改变衬底偏置电压VBB。
如上所述，根据本发明的实施例8，在列方向上配置阱，而且在行方向上交互配置P阱与N阱，能够容易地以存储单元列为单位设定N沟道MOS晶体管的衬底偏置电压。
实施例9图28是表示本发明的实施例9的半导体存储器件的整体结构图。图28所示的半导体存储器件的结构与图1所示的半导体存储器件有以下几点不同。即，在衬底电位设定电路10中，配置根据工作模式分别控制存储单元的P沟道MOS晶体管及N沟道MOS晶体管的衬底电压的PN衬底控制电路PNBC。在图28中表示对位线BL0及ZBL0配置的PN衬底控制电路PNBC0和对位线BL1及ZBL1配置的PN衬底控制电路PNBC1。
各PN衬底控制电路PNBC驱动衬底电压传输线20和衬底电压传输线120，衬底电压传输线20传输对应列的存储单元的P沟道MOS晶体管的衬底电压VPP，衬底电压传输线120传输对应列的存储单元的N沟道MOS晶体管的衬底偏置电压VBB。
图28所示的半导体存储器件的另一结构与图1所示的半导体存储器件的结构相同，在对应部分标注同一参照符号而省略其详细说明。
图29具体地表示存储单元MC的结构图。存储单元的结构与上述实施例中所示的结构相同，倒相器11a包括P沟道MOS晶体管(负载PMOS晶体管)PQa及N沟道MOS晶体管(驱动NMOS晶体管)NQa，倒相器11b包括P沟道MOS晶体管PQb及N沟道MOS晶体管NQb，存储单元MC还包括根据字线WL的信号，将内部的存储节点SNa及SNb连接在位线BL及ZBL上的存取NMOS晶体管NQc及NQd。
负载PMOS晶体管PQa及PQb的衬底区(背栅)被耦合在衬底电压传输线20上，衬底电压传输线120被耦合在N沟道MOS晶体管NQa、NQb、NQc及NQd的衬底区上。
即，图28所示的衬底控制电路PNBC在写入时调整选择列存储单元的P沟道MOS晶体管及N沟道MOS晶体管两者的衬底电位，以调整阈值电压。
图30是表示图28所示的PN衬底控制电路PNBC的结构图。在图30中，PN衬底控制电路PNBC包括接受衬底控制信号BE和列选择信号CD的NAND电路NC1；接受NAND电路NC1的输出信号的倒相器INV1；根据NAND电路NC1的输出信号有选择地导通，导通时将低电压源VSS耦合在衬底电压传输线120上的N沟道MOS晶体管NT3；根据倒相器INV1的输出信号与MOS晶体管NT3互补地导通，导通时将接地电压VSS传输到衬底电压传输线120上的N沟道MOS晶体管NT4；根据倒相器INV1的输出信号有选择地导通，导通时将低电压源VDDL向衬底电压传输线20耦合的P沟道MOS晶体管PT3；以及根据NAND电路NC1的输出信号与MOS晶体管PT3互补地导通，导通时将电源VDD耦合到衬底电压传输线20上的P沟道MOS晶体管PT4。
高接地电压VSSH是比接地电压VSS高的电压。另外，低电源电压VDDL是比电源电压VDD低的电压。
衬底电压传输线20被共同地耦合在排列配置成1列的存储单元的P沟道MOS晶体管的衬底区上，衬底电压传输线120被共同地耦合在排列配置成1列的存储单元的N沟道MOS晶体管的衬底区上。
该PN衬底控制电路PNBC的结构与组合图5及图21所示的衬底控制电路PBC及NBC的电路结构是等效的。
图31是表示使用了图30所示的PN衬底控制电路PNBC时的半导体存储器件的工作的信号波形图。以下，参照图30，说明图30所示的包括PN衬底控制电路PNBC的半导体存储器件的工作。电压VSSH及VDDL为0.5V，电源电压VDD为1.0V，接地电压VSS为0V。
该图31所示的工作与组合图6及图22所示的时序图的工作等效。因此，与实施例2及6所示的工作平行地进行。即，在非选择状态时及非数据写入时，NAND电路Nc1的输出信号是H电平，N沟道MOS晶体管NT3及P沟道MOS晶体管PT3导通。因此，作为偏置电压VPP，低电压源VDDL的电压VDDL被传输给衬底电压传输线20，另外，对衬底电压传输线120也同样地，作为偏置电压VBB，传输接地电压源VSS的电压VSS。因此，在存储单元MC中，P沟道MOS晶体管的衬底偏置浅，另外，N沟道MOS晶体管的衬底偏置为深的状态，P沟道MOS晶体管的阈值电压的绝对值低，另外，N沟道MOS晶体管的阈值电压高。因此，P沟道MOS晶体管的电流驱动能力大，N沟道MOS晶体管的电流驱动能力小，存储单元MC稳定地保持数据。
在数据写入时，衬底控制信号BE上升到H电平。对选择列，列选择信号CD成为H电平，NAND电路NC1的输出信号成为L电平。因此，在对选择列设置的PN衬底控制电路PNBC中，N沟道MOS晶体管NT4及P沟道MOS晶体管PT4导通，MOS晶体管NT3及PT3成为非导通状态。因此，衬底电压传输线20通过P沟道MOS晶体管PT4被耦合在高电压源(电源电压源)VDD上，另外，衬底电压传输线120通过MOS晶体管NT4被耦合在高电压源(接地电压源)VSS上。在选择存储单元MC00及MC10中，P沟道MOS晶体管PQa及PQb(参照图29)的衬底电位上升，相应地衬底偏置变深，其阈值电压的绝对值上升。相应地，P沟道MOS晶体管PQa及PQb的电流驱动能力降低。另一方面，N沟道MOS晶体管NQa-NQd的衬底偏置变浅，其阈值电压降低，这些N沟道MOS晶体管的电流驱动能力增加。因此，在选择列的存储单元MC00中，倒相器的输入逻辑阈值减小，静态噪声容限变小，数据保持稳定性降低，能够容易地写入数据。
在非选择列的存储单元MC01等中，衬底偏置电压VPP及VBB的电压电平不变化，为低电压VDDL及VSSH，P沟道MOS晶体管的衬底偏置浅，N沟道MOS晶体管的衬底偏置为深的状态，倒相器的输入逻辑阈值高，稳定地保持数据。
在数据写入结束时，当衬底控制信号BE或者列选择信号CD被驱动向L电平的非选择状态时，在选择列的衬底控制电路PNBC中，NAND电路NC1的输出信号成为L电平，衬底电压传输线20及120再次分别被耦合在低电压源VDDL及VSS上，能够稳定地保持写入数据。
在该实施例9中，在数据写入结束时，衬底电压传输线20及120可以单触发驱动，也可以使用利用来自外部的电压的结构。
作为该衬底偏置电压VPP及VBB，只要是满足条件Vap＞Vpb及Van＞Vbn，而且MOS晶体管的掺杂区与衬底区之间的PN结被维持在关断状态的电压，就能够将电压Vap及Vbp作为衬底偏置电压VPP，另外，将电压Vbn及Van作为衬底偏置电压VBB使用。
如上所述，根据本发明的实施例9，对P沟道及N沟道MOS晶体管两者变更数据写入时选择列的存储单元的衬底电位，就能够使静态噪声容限充分小，以高速进行数据的写入。
实施例10图32是概略地表示本发明的实施例10的半导体存储器件的整体结构图。该图32所示的半导体存储器件的结构与图28所示的半导体存储器件的结构有以下几点不同。即，主控制电路8在存取周期时被激活，生成控制N沟道MOS晶体管的衬底电压VBB的衬底控制信号BEA，和在数据读出时被激活、在数据读出时生成控制P沟道MOS晶体管的衬底偏置电压VPP的P衬底控制信号。
在衬底电位设定电路10中，对应于存储单元列配置PN衬底控制电路PNBC。在数据读出时，该PN衬底控制电路PNBC使选择列的P及N沟道MOS晶体管的衬底偏置电压VPP及VBB均发生变化，在数据写入时，使选择列的存储单元的N沟道MOS晶体管的衬底偏置电压VBB发生变化。
图32所示的半导体存储器件的另一结构与图28所示半导体存储器件的结构相同，对应的部分标注同一的参照符号而省略其详细的说明。
另外，存储单元MC的结构与图29所示的存储单元的结构相同，在以下的说明中，适当地参照图29。
图33是表示图32所示的PN衬底控制电路PNBC的结构的一个示例图。在图33中，PN衬底控制电路PNBC包括接受衬底控制信号BEA及列选择信号CD的NAND电路NC2；接受NAND电路NC2的输出信号的倒相器NOT1；当NAND电路NC2的输出信号是H电平时导通，将接地电压VSS传输到衬底电压传输线120上的通路晶体管NT3；以及当倒相器NOT1的输出信号是H电平时导通，将高接地电压VSSH传输到衬底电压传输线120上的通路晶体管NT4。通路晶体管NT3及NT4都用N沟道MOS晶体管构成。
在存取周期时，衬底控制信号BEA被激活，成为H电平。因此，在数据写入时及数据读出时，对选择列，衬底偏置电压VBB成为高接地电压VSSH电平。
PN衬底控制电路PNBC还包括接受P衬底控制信号BER和列选择信号CD的AND电路AC2；接受AND电路AC2的输出信号的倒相器NOT2；当倒相器NOT2的输出信号是L电平时导通，将低电源电压VDDL传输到衬底电压传输线20上的通路晶体管PT3；以及当AND电路AC2的输出信号是L电平时导通，将电源电压VDD传输到衬底电压传输线20上的通路晶体管PT4。通路晶体管PT3及PT4都用P沟道MOS晶体管构成。
P衬底控制信号BER在数据读出周期时被激活，成为H电平。因此，在数据读出时，选择列的存储单元的衬底偏置电压VPP成为低电源电压VDDL电平。在数据写入时，P衬底控制信号BER是L电平，相应地AND电路AC2的输出信号对选择列及非选择列是L电平，衬底偏置电压VPP维持电源电压VDD电平。
图34是表示图32所示的半导体存储器件的工作的时序图。以下，参照图34说明图32所示的半导体存储器件的工作。此外，在以下的说明中，考虑在数据存取周期时存储单元MC00被选择的状态。
在备用时，单元启动信号CEC是H电平，另外，写启动信号WEC也是H电平。在该状态中，衬底控制信号BEA及BER都是L电平。因此，在衬底控制电路PNBC中，NAND电路NC2的输出信号是H电平，接地电压VSS(0.0V)通过通路晶体管NT3被传输到衬底电压传输线120上。另外，AND电路AC2的输出信号是L电平，电源电压VDD(1.0V)通过通路晶体管PT4供给衬底电压传输线20。
在存储单元中，通过将MOS晶体管的阈值电压的绝对值设定为大的值，能够降低漏泄电流。
在这种情况下，在存储单元中，即使MOS晶体管的电流驱动能力变小，字线也是非选择状态，对存储单元的数据保持特性不产生任何影响。
在数据写入时及读出时，对非选择列的存储单元，在图33所示的PN衬底电位控制电路PNBC中，列选择信号CD是L电平，NAND电路NC2的输出信号是H电平，另外，AND电路AC2的输出信号是L电平，偏置电压VBB及VPP被维持在与待机时相同的电压电平上。在非选择行的存储单元中，对应的字线WL是非选择状态，由于内部的存储节点SNa及SNb与位线断开，也能够抑制漏泄电流而不影响数据保持。
在选择行的非选择列的存储单元MC01中，由于存储节点SNa及SNb连接在对应的位线BL1及ZBL上，需要考虑静态噪声容限。对该存储单元MC01，衬底偏置电压VBB及VPP与待机时相同。存储单元的晶体管的阈值电压的绝对值越大，静态噪声容限就越大，能够稳定地保持数据。因此，在衬底偏置电压VBB是接地电压VSS(0.0V)及衬底偏置电压VPP是电源电压VDD(1.0V)时，如果进行设定，使得N及P沟道MOS晶体管的阈值电压的绝对值充分大，则能够充分确保该选择行的非选择列的存储单元MC01的静态噪声容限。
在数据读出时，衬底控制信号BEA及BER均被激活。列选择信号CD成为H电平，相应地NAND电路NC2的输出信号成为L电平，衬底电压传输线120的衬底偏置电压VBB成为高接地电压VSSH，选择列的存储单元的N沟道MOS晶体管的衬底偏置变浅，其阈值电压变小，电流驱动能力增大。另一方面，AND电路AC2的输出信号成为H电平，用通路晶体管PT3使衬底电压传输线20的衬底偏置电压VPP成为低电源电压VDDL。相应地，存储单元的P沟道MOS晶体管的阈值电压的绝对值变小，其电流驱动能力变大。P沟道MOS晶体管PQa及PQb的阈值电压的绝对值小，而且当N沟道MOS晶体管NQa-NQd的阈值电压减小时，存储单元的数据保持特性极端地变差。因此，在选择列中，P及N沟道MOS晶体管两者的衬底偏置变浅，阈值电压的绝对值变小，能够确保静态噪声容限。据此，能够对选择存储单元稳定地进行数据的读出。
在数据写入时，激活衬底控制信号BEA，使P衬底控制信号BER维持为非激活状态。因此，在PN基本控制电路PNBC中，AND电路AC2的输出信号被固定在L电平，对选择列及非选择列，衬底偏置电压VPP被维持在与待机时相同的电源电压VDD电平上。使存储单元的P沟道MOS晶体管的电流驱动能力减小。
另一方面，由于衬底控制信号BEA被激活，对选择列，NAND电路NC2的输出信号成为L电平，与数据读出时同样地，用通路晶体管NR4，对选择列，衬底偏置电压VBB成为高接地电压VSSH，N沟道MOS晶体管的衬底偏置变浅。这时，P沟道MOS晶体管的阈值电压的绝对值小，选择列的存储单元的静态噪声容限降低，能够以高速对选择存储单元MC00写入数据。
在选择列的非选择行的存储单元MC10中，对应的字线WL1是非选择状态，即使静态噪声容限降低，存储节点也从对应的位线断开，稳定地保持数据，而不会产生问题。
如上所述，在待机时，存储单元的MOS晶体管的衬底偏置加深，阈值电压的绝对值增大，漏泄电流降低，消耗电流降低。
在数据读出时及数据写入时，非选择列的存储单元的晶体管的阈值电压的绝对值增大，能够降低漏泄电流。特别是在选择行非选择列的存储单元中，MOS晶体管的电流驱动能力减小，对应的位线的电位变化速度变慢，能够使位线的电位变化减小。其结果是，能够降低与工作时的位线充放电相关的消耗电流。
另外，在选择列中，N沟道MOS晶体管的电流驱动能力增大，能够以高速进行与存储数据对应的位线的放电及与写入数据对应的存储节点的放电，能够同时实现高速的数据读出及数据写入。
图35是概略地表示产生图33所示的衬底控制信号BER及BEA的部分的结构图。该衬底控制信号发生电路也被图32所示的主控制电路8接受。在图35中，衬底控制信号发生部包括根据时钟信号CLK和单元启动信号，产生衬底控制信号BEA的偏置控制信号发生电路250；以及接受该衬底控制信号BEA和写启动信号WEC，生成P衬底控制信号BER的AND电路252。
偏置控制信号发生电路250例如用单触发的脉冲发生电路构成，当时钟信号CLK及单元启动信号CEC两者上升时，在规定的时刻生成具有规定的时间宽度的脉冲信号。
在数据读出时，写启动信号WEC是H电平，根据该衬底控制信号BEA生成P衬底控制信号BER。在数据写入时，写启动信号WEC是L电平，P衬底控制信号BER被维持为L电平。
如上所述，根据本发明的实施例10，在数据写入时，选择列的N沟道MOS晶体管的衬底偏置变浅，在数据读出时，选择列的P及N沟道MOS晶体管的衬底偏置变浅，能够以高速进行数据的写入及数据的读出，另外，能够降低待机时的消耗电流。
实施例11
图36是概略地表示本发明的实施例11的存储单元的布局图。在图36所示的存储单元的布局中，在每个存储单元列上隔离形成MOS晶体管的区域，能够以存储单元列为单位变更对P沟道MOS晶体管及N沟道MOS晶体管的衬底偏置电压VBB及VPP。
在图36中，在形成P沟道MOS晶体管的PMOS区91的两侧，配置形成N沟道MOS晶体管的NMOS区90及92。在本实施例11中，由于使用SOI(绝缘体上的硅)结构，这些PMOS区91及NMOS区90和92，在形成在没有图示的埋入绝缘膜上的衬底区上规定各自的区域。
在NMOS区90中，为了隔离邻接列的存储单元，元件隔离区95在列方向上呈直线地延伸配置。在NMOS区90与PMOS区91之间，为了对其进行隔离，元件隔离区96在列方向上延伸形成。在PMOS区91中，为了隔离有源区55及52，形成元件隔离区97。为了隔离PMOS区91及NMOS区92，元件隔离区98在列方向上延伸形成。在NMOS区92中，为了隔离邻接列的存储单元，元件隔离区99在列方向上呈直线地延伸配置。这些元件隔离区95-99分别具有沟槽隔离结构。
存储单元的布局与上述的实施例4的情况相同，使用横型单元结构，以与图9所示的存储单元的布局相同的布局来配置存储单元。因此，在图9及图36中，对应的部分标注同一参照符号而省略其详细的说明。
图37是概略地表示沿图36所示的L37-L37线的剖面结构图。在图37中，在硅(Si)衬底100上形成埋入绝缘膜101。在该埋入绝缘膜101上形成构成NMOS区90的P衬底110及111。P衬底110及111用元件隔离区95隔离。元件隔离区95包括在埋入绝缘膜101上形成的完全隔离的埋入沟槽区95a和在其上部形成的浅沟槽隔离结构的部分沟槽隔离区95b。
PMOS区91用在埋入绝缘膜101上形成的N衬底112规定其区域。在该N衬底112表面上设置用于隔离P沟道MOS晶体管的元件隔离区97。该元件隔离区97用浅沟槽隔离膜构成，具有「部分沟槽隔离」结构。
在PMOS区91与NMOS区90之间形成的元件隔离区96包括埋入沟槽隔离区96a和在其上部形成的部分沟槽隔离区96b。因此，该元件隔离区96抵达埋入绝缘膜101，实现「完全沟槽隔离」结构。据此，完全隔离N衬底112与P衬底111。N衬底112被共同设置在排列配置成1列的存储单元的P沟道MOS晶体管上。
PMOS区91与NMOS区92之间的元件隔离区98也包括完全沟槽隔离的埋入沟槽区98a和其上部的部分沟槽隔离区98b，抵达埋入绝缘膜101，实现「完全沟槽隔离」结构，将N衬底112与衬底113完全隔离。
在NMOS区92中，配置P衬底113和被元件隔离区99隔离的P衬底114。元件隔离区99包括用于实现完全沟槽隔离的埋入沟槽隔离区99和其上部的部分沟槽隔离区99b。因此，元件隔离区99抵达埋入绝缘膜101，完全隔离P衬底113与114。
在该结构中，如以下将要说明的，以存储单元列为单位隔离P与N沟道MOS晶体管的衬底区，在衬底电压的控制时，如实施例9及10所示，能够以列为单位控制P沟道MOS晶体管及N沟道MOS晶体管两者的衬底电压VPP及VBB。
在N衬底112及P衬底113上配置栅电极61，实现存储单元的倒相器结构。另一方面，在P衬底111及110上形成栅电极62，形成邻接存储单元之间的存取晶体管的栅。通过用完全沟槽隔离结构在各列上隔离形成N沟道MOS晶体管的P衬底110、111、113及114，能够以各列为单位控制存储单元的N沟道MOS晶体管的阈值电压，调整其衬底电压。
由于N衬底101用P衬底与另一P衬底隔离，能够以存储单元列为单位控制衬底偏置电压VPP。
作为向各衬底区施加衬底偏置电压VPP及VBB的结构，上述的图14及图27所示的结构适用于SOI结构。
如上所述，根据本发明的实施例11，通过使N衬底112在列方向上连续地延伸，被共同地设置在1列的存储单元上，能够以列为单位调整存储单元的P沟道MOS晶体管的衬底电位VPP。另外，在列方向上延伸的P衬底利用元件隔离区与邻接列的N沟道MOS晶体管形成用的P衬底用完全沟槽隔离法隔离，能够以列为单位调整N沟道MOS晶体管的衬底电压VBB。
特别是，由于利用SOI结构，MOS晶体管的体区(背栅)与衬底100完全隔离，衬底区的结电容大幅度降低，能够以高速进行衬底区的电位变化。另外，在SOI结构的情况下，由于布线及晶体管的寄生电容小，能够在低电源电压下实现高速工作，能够降低电源电压。因此，能够降低该N衬底112的电压，能够降低消耗电流。
另外，由于衬底100与MOS晶体管的背栅(体区)隔离，能够防止衬底噪声的影响传输到存储节点上，能够改善耐软错误性。
如上所述，根据本发明，在数据写入时，使选择列的存储单元的晶体管的衬底电位改变，以降低静态噪声容限，能够可靠地写入数据而不损害数据保持稳定性。据此，在存储单元微细化时，即使在低电源电压下，也能够稳定地保持数据，而且进行写入/读出。
虽然对本发明已进行了详细描述和说明，但显然可知，所作的说明仅仅是例示性的而不是限制性的，本发明的宗旨和范围仅由所附权利要求书的范围来限定。
权利要求
1.一种半导体存储器件，其特征在于配备被排列成行列状，各自包括用分别具有背栅的第1及第2导电类型的绝缘栅型场效应晶体管构成的闩锁电路的多个存储单元；以及响应于地址信号和工作模式指示信号，在数据写入时和数据读出时，变更选择存储单元的至少第1导电类型的绝缘栅型场效应晶体管的背栅电位的衬底电位变更电路。
2.如权利要求1所述的半导体存储器件，其特征在于上述第1导电类型的绝缘栅型场效应晶体管是P沟道绝缘栅型场效应晶体管，在上述数据写入时，上述衬底电位变更电路将上述选择存储单元的P沟道绝缘栅型场效应晶体管的背栅电位设定为比数据读出时高的电压电平。
3.如权利要求2所述的半导体存储器件，其特征在于在上述数据写入时，上述衬底电位变更电路将上述P沟道绝缘栅型场效应晶体管的背栅电位设定为外部接口用的电源电压电平。
4.如权利要求2所述的半导体存储器件，其特征在于上述各存储单元接受电源电压作为用于高电平数据存储的电源电压，上述衬底电位变更电路在上述数据写入时将上述P沟道绝缘栅型场效应晶体管的背栅电位设定为上述电源电压电平，而且在上述数据读出时设定为比上述电源电压低的电压电平。
5.如权利要求1所述的半导体存储器件，其特征在于上述衬底电位变更电路配备分别与存储单元列对应地配置，各自被共同地耦合在对应列的存储单元的第1导电类型的绝缘栅型场效应晶体管的背栅上的多条衬底电压传输线；以及与各列对应地配置，各自响应于上述工作模式指示信号和基于上述地址信号而生成的列选择信号，设定对应的衬底电压传输线的电压的衬底电位设定电路。
6.如权利要求5所述的半导体存储器件，其特征在于上述第1导电类型的绝缘栅型场效应晶体管是P沟道绝缘栅型场效应晶体管，在上述工作模式指示信号表示数据写入时，上述衬底电位变更电路使选择列的P沟道绝缘栅型场效应晶体管的背栅电位比非选择列的存储单元增高。
7.如权利要求1所述的半导体存储器件，其特征在于上述第1导电类型的绝缘栅型场效应晶体管是N沟道绝缘栅型场效应晶体管，在上述工作模式指示信号表示数据写入时，上述衬底电位变更电路使N沟道绝缘栅型场效应晶体管的背栅电位比数据读出时降低。
8.如权利要求7所述的半导体存储器件，其特征在于在上述数据写入时，上述衬底电位变更电路将上述N型绝缘栅型场效应晶体管的背栅电位设定为接地电压电平。
9.如权利要求7所述的半导体存储器件，其特征在于各上述存储单元接受接地电压作为用于低电平数据存储的电源电压，上述衬底电位变更电路在上述数据写入时将上述N型绝缘栅型场效应晶体管的背栅电位设定为比上述接地电压高的电压电平，而且在上述数据读出时设定为上述接地电压电平。
10.如权利要求1所述的半导体存储器件，其特征在于上述衬底电位变更电路配备分别与存储单元列对应地配置，各自被共同地耦合在对应列的存储单元的第1导电类型的绝缘栅型场效应晶体管的背栅上的多条第1衬底电压传输线；与各列对应地配置，各自被共同地耦合在对应列的存储单元的第2导电类型的绝缘栅型场效应晶体管的背栅上的多条第2衬底电压传输线；以及与各列对应地配置，各自响应于上述工作模式指示信号及列选择信号，设定对应的第1及第2衬底电压传输线的电压的衬底电位选择电路。
11.如权利要求10所述的半导体存储器件，其特征在于当上述工作模式指示信号表示数据读出时，上述衬底电位变更电路使选择列的第1导电类型的绝缘栅型场效应晶体管的背栅电位增高，而且使第2导电类型的绝缘栅型场效应晶体管的背栅电位降低。
12.如权利要求1所述的半导体存储器件，其特征在于上述衬底电位变更电路配备对应于各存储单元列配置，分别向对应列的存储单元的第1导电类型的绝缘栅型场效应晶体管的背栅传输偏置电压的多条衬底电压传输线；对应于各存储单元列配置，根据上述工作模式指示信号和上述列选择信号设定对应列的衬底电压传输线的电位的衬底电位设定电路；以及响应于上述工作模式指示信号，在规定电位方向上在规定期间驱动上述衬底电压传输线各自的电位的衬底电位辅助电路。
13.如权利要求1所述的半导体存储器件，其特征在于上述存储单元的第1导电类型的绝缘栅型场效应晶体管在第1衬底区形成，而且上述存储单元的第2导电类型的绝缘栅型场效应晶体管在第2衬底区形成，上述第1及第2衬底区共同地分别形成沿列方向连续地与各列对应地形成、配置在对应的列上的存储单元的第1及第2导电类型的绝缘栅型场效应晶体管各自的背栅，上述衬底电位变更电路变更上述第1及第2衬底区的至少一方的电位。
14.如权利要求13所述的半导体存储器件，其特征在于上述第1及第2衬底区在绝缘膜上形成，上述第1及第2衬底区被沟槽区隔离。
15.如权利要求1所述的半导体存储器件，其特征在于上述衬底电位变更电路响应于上述工作模式指示信号，在待机时、上述数据读出时和上述数据写入时，变更对上述多个存储单元的背栅的电位的施加状态。
全文摘要
本发明的课题是以高速进行数据的写入而不损害数据保持稳定性。设置以存储单元阵列(1)的列为单位至少在数据写入时控制衬底电位的衬底电位设定电路(10)。数据写入时，通过变更选择列的存储单元晶体管的衬底区的电位，以降低数据保持特性(静态噪声容限)，能够以高速可靠地对存储单元写入数据。
文档编号G11C7/10GK1542847SQ20041003185
公开日2004年11月3日 申请日期2004年3月30日 优先权日2003年3月31日
发明者塚本康正, 新居浩二, 二, 本康正 申请人:株式会社瑞萨科技