专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体集成电路的布局设计技术，涉及CMOS型SRAM(静态随机存取存储器)的半导体存储器。
背景技术：
近年来半导体的微细化取得飞速进步，开始实现了100nm左右的加工尺寸，但是在微细化的进展中，光刻技术成了瓶颈。从这一背景出发，作为SRAM存储单元的布局，取代现在主要采用的纵型存储单元布局，开始采用易于进行光刻加工的横型存储单元布局。
图20示出了现有的CMOS型SRAM的纵型存储单元的下层部的布局例子。在图20中，100是P阱，101是N阱，102是阱的边界线，103是源漏扩散层(在P阱100上为N型扩散层，在N阱101上为P型扩散层)，104是栅电极，105是连接扩散层103或栅电极104与第1层金属布线(未图示)的接触孔，107是N沟道型存取晶体管，108是N沟道型驱动晶体管，109是P沟道型负载晶体管，110是存储单元1个位部分的单元边界框。
图21示出了现有的CMOS型SRAM的横型存储单元的下层部的布局例子。在图21中，对与图20中对应的部分标以相同的符号，106是以第1层金属布线(未图示)借助于1个接触孔将扩散层103与栅电极104进行连接的共用接触。图20和图21都示出用一对N沟道型存取晶体管107、一对N沟道型驱动晶体管108和一对P沟道型负载晶体管109构成的6晶体管型的SRAM存储单元，图28示出了这样的存储器单元的电路图。在图21的横型存储单元的情形下，阱边界线102在图21中沿纵向延伸。
该横型存储单元通常如图22所示，以倒装方式配置。在图22中，221是存储单元阵列，222是横型存储单元。
另外，图23～图25示出了横型存储单元的布线布局。图23示出了第1层金属布线的布局，图24示出了第2层金属布线的布局，图25示出了第3层金属布线的布局，在图23中111是第1层金属布线。在图24中112是第2层金属布线，113是将第1层布线111与第2层布线112进行连接的通路部(由通路孔形成的连接部)。另外，114是正位线(在图28中为BL)，115是负位线(在图28中为/BL)，116是VDD电源布线，这些都用第2层布线112形成。在图25中117是第3层金属布线，118是将第2层布线112与第3层布线117进行连接的通路部。另外，119是字线(在图28中为WL)，120是VSS电源布线，这些都用第3层布线117形成。
将图20的纵型存储单元的布局与图21的横型存储单元的布局进行比较可知，在横型存储单元中，扩散层103和栅电极104是在同一方向延伸的直线形状，是易于形成图形的布局，具有比纵型存储单元容易光刻加工的优点。另外，由于单元的形状是横长形状，所以在纵向延伸的位线长度比在纵型存储单元中的短，位线电容量小，因而还具有有利于高速、低功率的优点。由于对存储单元内的晶体管为了减小面积利用了窄的栅宽度，并且具有多个存储单元与位线连接的结构，所以存储单元的驱动负载大，从而位线驱动时间是存取时间高速化的最重要的因素之一。
还有，在上述横型存储单元的例子中，对用第2层布线形成位线的例子(以下称为位线2层型)进行了说明，下面再对用第3层布线形成位线的例子(以下称为位线3层型)进行说明。位线3层型横型存储单元的下层部和第1层金属布线的布局分别与在图21、图23中示出的位线2层型横型存储单元的布局相同。图26示出了位线3层型横型存储单元的第2层布线的布局，图27示出了第3层布线的布局。在该位线3层型中，如图26所示，字线351用第2层布线112形成，另外，如图27所示，正位线352、负位线353、VDD电源布线354和VSS电源布线355由第3层布线117形成。
位线3层型的位线的对衬底的电容量比位线2层型的小。但是，由于在第2层布线层中存在多个布线图形，所以对衬底的电容量差起不了多大作用。另外，由于位线3层型的通路部的深度比位线2层型的大，以及正/负位线352、353的通路部与VDD电源布线354的通路部的距离近，所以存在位线352、353的通路部的寄生电容大的缺点。另外，由图25与图27的比较可知，位线3层型因提升至上层的信号多，故使用的通路孔的数量多，因而存在对成品率不利的可能性。但是，在位线3层型的场合，如图27所示，正/负位线352、353的两侧被VDD电源布线354和VSS电源布线355夹住。因此，可以屏蔽本存储单元中的正/负位线352与353之间的干扰，以及它们与邻接存储单元的位线的干扰这两种干扰。
前面已叙述了横型存储单元在光刻方面的易加工性、位线长度短的优点。但横型存储单元也有一些课题。
在位线2层型的场合，由于呈横向非常长的形状，所以在横向延伸的布线非常靠近地存在。具体地说，如图25所示，由第3层的同层布线117构成的字线119与VSS电源布线120非常靠近地长距离(存储器区全区)并排延伸，当微细化时，存在字线119的寄生负载电容增大，因布线间隔窄对在制造工序中产生的粒子等的耐性差，容易引起成品率下降的课题。
另外，在位线3层型的场合，虽然如图27所示，正/负位线352、353的两侧被VDD电源布线354和VSS电源布线355夹住，因而可以屏蔽本存储单元中的干扰以及它们与邻接存储单元的位线间的干扰，但结果是，横着排列的VDD电源布线354和VSS电源布线355，正/负位线352、353长距离并排延伸。虽然因为是横型存储单元可以说横向宽度有裕量，但由于当进一步微细化时多个布线图形密接地存在，所以具有位线352、353的寄生负载电容增加的可能性，存在容易发生因粒子而引起的成品率下降的课题。
另外，作为附带情况，在最近的系统LSI设计中，随着微细化出现了如下的趋势。
(1)布线多层化·随着微细化，布线的横截面积减小、布线间隔变窄，因而布线延迟增加。为将其减小，多以增加使用布线层数以求扩大布线宽度及布线间隔的方式进行布局，由此出现了系统LSI的布线更加多层化的趋势·由于装置定标或设备的低功率化的需要，LSI有低电源电压化的趋势。但另一方面，由于在1块芯片上集成多个元件、并进行高速工作的需要增加，因而消耗电流有增大的趋势。因此，加宽电源布线宽度、抑制电源电压降低的必要性增加，有使用布线层数增多的趋势。
(2)冗余补救技术·装配的晶体管数，特别是装配的存储器容量有在系统LSI中增加的趋势。因此，现在在DRAM等中使用的冗余补救技术也开始应用于SRAM。
为赶上近年来的微细系统LSI中的上述的(1)、(2)的潮流，要求使上述的横型存储单元的布线结构进一步最佳化。
发明内容
本发明的目的在于提供能够减小字线及位线的寄生电容，提高成品率的半导体存储器。
本发明第1～第4方面的半导体存储器具备在半导体衬底上配置成矩阵状，每一个都是由一对存取晶体管、一对驱动晶体管和一对负载晶体管构成，各个区都是在半导体衬底上以第2导电类型的阱区被夹在2个第1导电类型的阱区之间的方式，3个阱区在行方向并排形成的、呈在行方向上长形的单元区，在单元区内的2个第1导电类型的阱区的每一个区内各形成1个存取晶体管和1个驱动晶体管，在第2导电类型的阱区内形成一对负载晶体管的多个CMOS型SRAM单元，并且在构成CMOS型SRAM单元的晶体管的上部设置多个布线层。
然后还有，第1方面的半导体存储器设置了在多个布线层中的1个布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接，在行方向上并排配置的多条成对的位线；在与位线同层的布线层中形成的，分别配置在成对的位线之间、与同一列的CMOS型SRAM单元连接的多条高电位侧电源布线(VDD电源布线)；在比位线靠上1层的布线层中形成的，分别在行方向上延伸、与同一行的CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比字线靠上1层的布线层中形成的，与CMOS型SRAM单元连接的低电位侧电源布线(VSS电源布线)。
按照此结构，当在阱边界线延伸的纵方向(列方向)的宽度窄的横型存储单元中在位线的上层布线层中形成字线时，借助于在不同的布线层中形成字线和VSS电源布线，非常靠近地存在的字线与VSS电源布线(施加VSS的部分)的并排延伸距离缩短，可以减小字线的寄生电容，求得高速化，同时还可以减小由微粒引起的同层靠近布线的短路故障的概率，从而提高成品率。另外，由于在成对的正、负互补位线之间存在兼具屏蔽作用的VDD电源布线，所以可以防止由正/负位线间的耦合引起的位线的信号振幅的减小。另外，由于字线不良的概率减小，所以可以减少行冗余的装配电路量，只在列方向设置冗余电路使面积减小，防止地址建立时间、存取时间等规格变差。另外，由于VSS电源布线和VDD电源布线是不同的布线层，所以可以防止由VDD与VSS的电源间的短路故障引起的冗余成品率下降。
第2方面的半导体存储器设置了在多个布线层中的1个布线层中形成的，分别在行方向上延伸、与同一行的CMOS型SRAM单元连接，在列方向上并排配置的多条字线；在比字线靠上1层的布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接的，在行方向上并排配置的多条成对的位线；在与位线同层的布线层中形成的，分别配置在成对的位线之间、与同一列的CMOS型SRAM单元连接的多条高电位侧电源布线(VDD电源布线)；以及在比位线靠上1层的布线层中形成的，与CMOS型SRAM单元连接的低电位侧电源布线(VSS电源布线)。
按照此结构，当在阱边界线延伸的纵方向(列方向)的宽度窄的横型存储单元中在位线的下层布线层中形成字线时，借助于在不同的布线层中形成字线和VSS电源布线，可以缩短在横方向(行方向)并排配置的位线与VSS电源的并排延伸距离，减小位线的寄生电容，同时还可以减小由微粒引起的同层靠近布线的短路故障的概率，提高成品率。还有，由于位线通常在等待时被预充电至高电位，所以当VSS电源与位线的短路概率减小时冗余补救率提高。另外，由于在成对的正、负互补位线之间存在兼具屏蔽作用的VDD电源布线，所以可以防止由正/负位线间的耦合引起的位线的信号振幅的减小。另外，由于VSS电源布线和VDD电源布线是不同的布线层，所以可以防止由VDD与VSS的电源间的短路故障引起的冗余成品率下降。
第3方面的半导体存储器设置了在多个布线层中的1个布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接，在行方向上并排配置的多条高电位侧电源布线(VDD电源布线)；在比高电位侧电源布线靠上1层的布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接的，在行方向上并排配置的多条成对的位线；在比位线靠上1层的布线层中形成的，分别在行方向上延伸、与同一行的CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比字线靠上1层的布线层中形成的，与CMOS型SRAM单元连接的低电位侧电源布线(VSS电源布线)。
按照此结构，对第1方面的半导体存储器，借助于在与位线所在层不同的下1层布线层中配置在正/负位线之间起屏蔽作用的VDD电源布线，减小了位线的电容。所着眼的位线电位的转换以该电容的减小量加快。据此，例如可以供给利用了5层布线的高性能的SRAM块。
第4方面的半导体存储器设置了在多个布线层中的1个布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接，在行方向上并排配置的多条成对的位线；在比位线靠上1层的布线层中形成的，分别在列方向上延伸、与同一列的CMOS型SRAM单元连接的，在行方向上并排配置的多条高电位侧电源布线(VDD电源布线)；在比高电位侧电源布线靠上1层的布线层中形成的，分别在行方向上延伸、与同一行的CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比字线靠上1层的布线层中形成的，与CMOS型SRAM单元连接的低电位侧电源布线(VSS电源布线)。
按照此结构，对第1方面的半导体存储器，借助于在与位线所在层不同的上1层布线层中配置在正/负位线之间起屏蔽作用的VDD电源布线，减小了位线的电容。所着眼的位线电位的转换以该电容的减小量加快。据此，例如可以供给利用了5层布线的高性能的SRAM块。
另外，在第1～第4方面的半导体存储器中，当CMOS型SRAM单元的各个区的行方向的宽度为列方向的宽度的2倍以上，即存储单元(CMOS型SRAM单元)的横方向的宽度为纵方向的2倍以上时，由第1～第4方面的半导体存储器的结构所产生的效果更大。
在第3、第4方面的半导体存储器中，也可以是字线经在比字线靠下1层的布线层中形成的岛状图形与CMOS型SRAM单元的存取晶体管连接，字线与岛状图形的连接借助于对每1个岛状图形配置多个通路部进行。
按照此结构，由于为了与在上层的布线层中形成的字线连接，对其下的每1个节点(岛状图形)使用了多个通路部，因此，与配置1个通路部的情形相比，该所有通路部变为不良的概率大幅度减小，从而抑制了成品率降低。
在第1～第4方面的半导体存储器中，也可以是低电位侧电源布线(VSS电源布线)经在比低电位侧电源布线靠下1层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，低电位侧电源布线与低电位侧电源用岛状图形的连接借助于对每1个低电位侧电源用岛状图形配置多个通路部进行。
按照此结构，为了与在上层的布线层中形成的VSS电源布线连接，对其下的每1个节点(低电位侧电源用岛状图形)使用了多个通路部，与配置1个通路部的情形相比，该所有通路部变为不良的概率大幅度降低，因而可以抑制成品率下降。
在第1～第4方面的半导体存储器中，也可以是低电位侧电源布线(VSS电源布线)经在与字线同层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，为了加宽低电位侧电源用岛状图形与字线的间隔，或者为了加宽字线的线宽，使字线弯折。
按照此结构，在使细的字线弯折，从而加宽字线与同它同层存在的低电位侧电源用岛状图形的间隔的场合，可以减小字线的电容，减小短路故障发生的概率。另外。在加宽字线的场合，可以减小字线的电阻，减小字线断线故障发生的概率。
在第1～第4方面的半导体存储器中，也可以在行方向并排配置多条低电位侧电源布线(VSS电源布线)，并且以覆盖位线的方式配置。
按照此结构，借助于在横方向(行方向)并排配置VSS电源布线，可以制成每一个存储单元具有1条VSS电源布线的结构。在具有并排配置于纵方向(列方向)上的VSS电源布线的场合，当字线激活时，用一条VSS电源布线供给与字线连接的所有存储单元的单元电流，但与这样的结构相比，本结构可以减小电源电压降低，减小电迁移的影响。并且由于VSS电源布线以覆盖处于下层的位线的形式而存在，所以对在存储块之上通过的信号构成屏蔽层，既能防止存储器的误工作，又能在芯片设计时使信号线在存储块上通过。
在第1～第4方面的半导体存储器中，也可以设置在与低电位侧电源布线(VSS电源布线)同层的布线层中形成的、与高电位侧电源布线(VDD电源布线)连接的高电位侧电源增强布线。
按照此结构，当只用下层的VDD电源布线而电流供给能力不足时，通过在上层设置作为它的平行总线的高电位侧电源增强布线(VDD增强布线)可以加强电流供给能力。
这时，借助于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区将VDD增强布线与VDD电源布线进行连接，可以得到如下的效果。假如在各存储单元上将下层的VDD电源布线与上层的VDD增强布线连接，则例如与字线等并排延伸的布线图形增多。借助于与衬底接触单元区的配置周期相同，或者以其整数倍的周期背衬VDD电源，一方面可以避免字线的负载电容增大、成品率降低，另一方面可以将VDD电源制成网格结构。由于字线在未使用时为低电位，所以若不良字线为低电位，就可以进行冗余补救，但是当因与VDD电位短路而成为高电位时，即使具有行冗余功能，也会发生冗余补救率不高的问题。但是，按照本结构，既可以避免字线与VDD电位的短路，又可以将VDD电源制成网格结构。
在第1～第4方面的半导体存储器中，也可以在构成CMOS型SRAM单元的晶体管的衬底电位确保用衬底接触单元区内设置在与字线同层的布线层中形成的、在行方向延伸的电源增强布线，在电源增强布线与高电位侧电源布线或低电位侧电源布线的交叉部将电源增强布线与高电位侧电源布线或低电位侧电源布线进行连接。
按照此结构，借助于用电源增强布线在横方向上也将VSS电源布线、VDD电源布线相互连接制成网格结构，可以形成更牢固的电源系统。
在第1～第4方面的半导体存储器中，也可以将低电位侧电源布线形成网格状。
按照此结构，VSS电源布线为网格状，可以形成更牢固的VSS电源系统。
在第3、第4方面的半导体存储器中，可以使形成字线的布线层的膜厚大于比字线靠下层的布线层的膜厚。
按照此结构，由于字线的布线膜厚大于比它靠下的布线层膜厚，所以薄层电阻值减小。据此，字线的寄生电阻减小，可以抑制布线延迟。
在第1～第4方面的半导体存储器中，可以使形成低电位侧电源布线的布线层的膜厚大于比低电位侧电源布线靠下层的布线层的膜厚。
按照此结构，由于VSS电源布线的布线膜厚大于比它靠下的布线层膜厚，所以薄层电阻值减小。据此，电源的寄生电阻减小，电源的电流供给能力增强。另外，由于至少在存储单元区的VSS电源布线的布线层中不存在另外的信号线，所以即使VSS电源布线的布线层增厚，也不发生同层信号线之间的耦合噪声增加的问题。
在第1方面的半导体存储器中，作为冗余电路，可以制成不具有行冗余电路，而只具有列冗余电路的结构。
按照此结构，借助于有效地充分利用第1方面的半导体存储器的在行方向上延伸的字线与VSS电源的短路故障的概率小的这一优点，作为冗余电路，只装配列冗余电路，可以避免由行冗余电路的装配引起的面积增加，从而减小面积，实现性能优越的存储块。
在第2方面的半导体存储器中，作为冗余电路，可以制成不具有列冗余电路，而只具有行冗余电路的结构。
按照此结构，借助于有效地充分利用第1方面的半导体存储器的位线与VSS电源的短路故障的概率小的这一优点，作为冗余电路，只装配行冗余电路，可以避免由列冗余电路的装配引起的面积增加，从而减小面积，实现性能优越的存储块。
图1是示出本发明的第1实施例的存储单元布局的图。
图2是示出第1实施例的、对1个连接部位设置2个向第4层VSS布线连接用的通路部的存储单元布局的图。
图3是示出显示图2中的第2层及其以上的布线的存储单元布局的图。
图4是示出第1实施例的在第4层布线中具有VDD和VSS的例子的图。
图5是示出在第1实施例的、第4层布线中具有VDD和VSS的存储单元中，进行VDD背衬的不良例子的图。
图6是示出在第1实施例的SRAM块中插入衬底接触单元的例子的图。
图7是示出在第1实施例的衬底接触单元中进行VDD背衬的布局的图。
图8是示出第1实施例的、显示第2层及其以上布线的、具有弯折字线的存储单元布局的图。
图9是示出第1实施例的、具有弯折的宽度宽的字线的存储单元布局的图。
图10是第1实施例的行冗余和列冗余装配块的布局像图。
图11是示出本发明第2实施例的第2层及其以上布线的存储单元布局的图。
图12是主要示出本发明第3实施例的存储单元布局例的第2层布线以及第2层布线与下层的连接用通路部的图。
图13是主要示出第3实施例的存储单元布局例的第3层布线以及第3层布线与下层的连接用通路部的图。
图14是主要示出第3实施例的存储单元布局例的第4层布线以及第4层布线与下层的连接用通路部的图。
图15是主要示出第3实施例的存储单元布局例的第5层布线以及第5层布线与下层的连接用通路部的图。
图16是主要示出本发明第4实施例的存储单元布局例的第2层布线以及第2层布线与下层的连接用通路部的图。
图17是主要示出第4实施例的存储单元布局例的第3层布线以及第3层布线与下层的连接用通路部的图。
图18是主要示出第4实施例的存储单元布局例的第4层布线以及第4层布线与下层的连接用通路部的图。
图19是主要示出第4实施例的存储单元布局例的第5层布线以及第5层布线与下层的连接用通路部的图。
图20是示出现有的纵型存储单元的下层部的布局例的图。
图21是示出现有的横型存储单元的下层部的布局例的图。
图22是示出横型存储单元的配置方法的图。
图23是主要示出现有的横型存储单元布局例的第1层布线的图。
图24是主要示出现有的位线2层型横型存储单元布局例的第2层布线以及第2层布线与下层的连接用通路部的图。
图25是主要示出现有的位线2层型横型存储单元布局例的第3层布线以及第3层布线与下层的连接用通路部的图。
图26是主要示出现有的位线3层型横型存储单元布局例的第2层布线以及第2层布线与下层的连接用通路部的图。
图27是主要示出现有的位线3层型横型存储单元布局例的第3层布线以及第3层布线与下层的连接用通路部的图。
图28是CMOS型SRAM的存储单元的电路图。
具体实施例方式
参照
本发明的实施例。另外，下面所说的第n层布线(n＝1、2、3、...)与现有例相同，是在存储单元的下层部布局之上形成的自下而上的第n层金属布线层中形成的布线。
第1实施例利用
第1实施例。本实施例的半导体存储器是由位线2层型的横型存储单元构成的CMOS型SRAM。
本实施例的横型存储单元的下层部的布局以及其上的第1层布线、第2层布线的布局与图21、图23、图24的现有例的相同，另外，存储单元的配置也是如图22所示的倒装式配置，存储单元的电路图由图28示出。图1示出了本实施例的布线布局的一个例子。在图1中，201是由第3层布线构成的岛状图形的VSS节点，202是连接第2层布线与第3层布线的通路部，203是连接第3层布线与第4层布线的通路部，204是由第4层布线构成的VSS电源布线。
在现有的位线2层型横型存储单元中，如图25所示，借助于第3层布线，VSS电源布线120与字线119并排延伸，而在本实施例中，如图1所示，只设置了用于将VSS电源从上层连通到下层的连接用岛状图形VSS节点201，借助于上层的第4层布线形成VSS电源布线204。
据此，由于字线119与VSS电源布线204并未长距离并排延伸，所以字线119的寄生电容减小，求得高速化，同时可以得到由微粒引起的字线119与VSS电源布线204的短路故障的概率减小，提高成品率的效果。在存储单元为横向长、具有2倍以上的纵横比的形状的场合，该效果更大。
然后，与现有例相同，借助于VDD电源布线116在正/负位线114、115之间存在，可以起到正/负位线114、115之间的屏蔽作用。在无屏蔽层、正/负位线114、115之间耦合电容量大的场合，当一方的位线电位因存储器的写入/读出工作变为低电位时，应为高电位的另一方位线被引至低电位，正/负位线114、115之间的电位差减小，因而发生读出时的读出不良、写入工作发生不良的可能性增大。关于VDD电源布线116与位线114、115并排延伸，如果是列冗余补救，通常不太成为问题。由于位线114、115通常被预充电至高电位，处于等待状态，所以即使VDD电源布线与位线短路，只要使用冗余电路，跳过该不良位线部分，就没有DC的不良电流等流动，能够作为合格芯片处理。
但是，在图1中，由于在第4层布线中形成VSS电源布线204，所以需要连接第3层与第4层布线的通路部203。通路部的形成工序是在层间绝缘膜上开设具有非常高的深宽比的深孔，在该孔中埋入金属物质的工序，是加工处理难度大的工序。因此，当为构成逻辑所需要的通路部的层数增多时，即使缩短并排延伸布线的长度，其结果也使成品率降低，这令人担心。
与此相对照，可以与其对应地对1个连接部位设置多个通路部。图2是对1个连接部位设置2个连接第3层布线与第4层布线的通路部203的例子。图3是将注意力集中于图2中的第2层以上的金属布线进行标记，以求易看清的图。
假定1个通路部达到形成不良的概率为1ppm，那么2个同时变为不良的概率则为1ppm的2次方，是非常小的概率。实际上由于存在于靠近的位置上，所以不完全是2次方，但是处理工序中的形成不良的概率大幅度减小的趋势是正确的。另外，对1个连接部位将通路部的个数从1个变为2个时，第3层布线的VSS节点201的岛状图形往往不是增大到2倍。其理由如下1个连接部位的通路部例如即使是1个，岛状图形的尺寸也不由通路部203的尺寸和对该通路部的叠加规则决定，而由光刻或镶嵌布线工序中的布线掩埋特性决定的单独布线图形的尺寸规则决定的情形居多。因此，由将通路部的个数从1个变为2个而引起的第3层的VSS节点201的岛状图形的面积增加得少，字线的寄生负载容量增加得也少，成品率降低得也少。其结果是借助于对1个连接部位设置多个连接第3层的VSS节点201与第4层的VSS电源布线204的通路部，可以最大限度地发挥在第4层中配置VSS电源布线204的作用。
下面利用图4、图5、图6、图7说明对VDD电源进行增强的例子。参见图3可知，在第4层布线层中只有VSS电源布线204，在布局中有裕量。于是，可以如图4那样在Pch的负载晶体管上通过第4层布线的VDD电源布线205。据此，在仅靠第2层布线的VDD电源布线116时寄生电阻值增大，不能得到充分的电源供给能力的情况下，可以借助于用第4层布线的VDD电源布线205背衬第2层布线的VDD电源布线116来增强VDD电源。
另外。为了将该第4层的VDD电源布线205与在下层延伸的第2层的VDD电源布线116连接，如图5所示，在各存储单元内制作了第3层布线的岛状图形的电源节点206，当与第2层的VDD电源布线116连接时，第3层中的字线119与岛状VDD电源节点206和岛状VSS电源节点201并排延伸距离增加，导致寄生电容增加、成品率下降。
于是，在本实施例中，如图6所示，在周期性地配置在存储单元阵列中的、用于得到衬底接触的单元300(以下称衬底接触单元，为了阐明概念，图6将配置在衬底接触单元300之间的存储单元302的数量减少，进行了描绘)中，如图7所示，经由第3层布线的VDD节点301将第2层VDD电源布线116与第4层VDD电源布线205进行连接。由于在衬底接触单元部不存在字线，所以第3层较空。在图7中虽将第3层的VDD节点301表示成岛状布局，但也可以制成只在衬底接触单元部在存储器阵列上沿横向延伸的布线。另外，对在衬底接触单元部配置的横向的第3层增强电源，无论是VDD还是VSS，可以进行将VDD与VSS交互配置等措施。据此，如图5所示，与对每个存储单元进行VDD连接的情形相比，可以抑制成品率的降低，增强电源的能力。
还有，在图1的例子、图2(图3)的例子中，在第4层布线中只存在VSS电源布线204，不存在图4那样的VDD电源布线205。当VDD与VSS在同层金属中存在、发生该VDD与VSS短路故障时，由于不能够借助于仅仅跳过不良单元、使用备用单元这种冗余方法来防止在VDD与VSS之间流过的短路电流，所以不能够通过冗余补救使不合格芯片变合格。特别是在最近的Cu布线的形成中，采用了称为镶嵌的掩埋工艺，当在CMP研磨工序中存在尘埃时会发生由称为微划痕的擦伤引起的布线短路。因此，即使确保由光刻、控制微粒的实力所预计的充分的布线间隔，也会发生布线短路故障。即，VDD与VSS之间的电源间短路故障不能用将存储单元替换为备用单元的冗余补救技术补救，如图1的例子、图2(图3)的例子所示，将存储单元的第4层只制作成VSS电源布线204，可以防止由电源间的短路故障引起的冗余成品率下降，在考虑冗余补救成品率时非常有效。另外，由于存储单元在存储块上的占据面积的比例非常高，并且存储区在系统LSI上占据的比例也非常高，所以对存储单元采取措施对芯片成品率也是有效的。
配置在第4层的VSS电源布线204的图形虽然也可以制成完整的片状，但制成线和空间形状或者后述的网格状适合最近的Cu镶嵌布线。其理由是宽度宽的布线在CMP工序中易出现由于研磨垫具有弹性而产生的称为表面凹陷的布线部的凹坑，由于其平坦性变坏，所以易发生由焦深不足引起的光刻不良等。通过将VSS电源布线204制成线和空间形状或网格状，可以将该图形面积集中在某区域内的规定的图形面积范围内，成为处理加工容易的布局图形。
当将上述的第4层的VSS电源布线204的图形制成网格状时，将在图1、图2(图3)中的在纵向延伸的VSS电源布线204再在横向进行连接，形成网格状电源。由此可以形成更牢固的VSS电源系统。这既可以在存储单元单位中进行连接形成网格状，也可以只在衬底接触单元部进行连接，形成网格状。另外，由于第4层只是VSS电源布线，所以关于上述的冗余补救成品率的优点也不会失去。
另外，在图1的例子、图2(图3)的例子中，VSS电源布线204在同P阱与N阱相接的阱边界线一致的方向上，以覆盖位线114、115的方式延伸。假如设定VSS电源布线在横向延伸，由于作为存储器的动作由在横向延伸的字线119选择的横的一列的存储单元一齐接通，所以必须用在横向延伸的一条VSS电源布线供给多个存储单元的电流的总和。但是，如果具有纵向的VSS电源布线204，由于各存储单元的每一个都具有VSS电源，所以即使横的一列存储单元同时被字线119选择，也能够抑制电源电压的降低量。
附带说一下，即使在第4层不存在VDD电源布线，作为SRAM也不会有大的缺点。其理由是由于在写入/读出工作后将位线向VDD电位的提升由在数据I/O部等存储单元区外配置的预充电晶体管完成，所以存储单元中的VDD电源只要具有将位线提升至高电位侧，在写入时使自己单元中保持的数据反转这样的程度的能力即可，无需那么强大的电流供给能力。
另外，借助于以覆盖位线114、115的方式配置第4层布线的VSS电源布线204，当在存储块的上层通过芯片上的其他信号线时具有进行屏蔽的功能。借助于第4层VSS电源布线204作为屏蔽线而存在，可以保护以微小电位差进行工作的位线114、115，防止由噪声引起的误工作。
下面说明将VDD、VSS的电源制成网格结构以进行强化的方法。有如图1的例子、图2(图3)的例子那样，VDD电源布线116、VSS电源布线204在纵向延伸的情形，具有在横向也以一定的间隔相互连接、将VDD电源和VSS电源制成网格结构的情形。这时，用第3层布线在与阱边界线垂直的方向上加强VDD电源或VSS电源。VDD和VSS能连通的程度是在以最小的高度构成衬底接触单元部时第3层布线可以在横向通过1条的程度。由于在衬底接触单元部不存在字线119，所以借助于利用第3层布线使VSS或VDD，或者VDD和VSS在该衬底接触单元部在横向交互通过，在该通过的布线与VDD电源布线116或VSS电源布线204的交叉部将该通过的布线进行连接，可以将电源制成网格结构以进行强化。
另外，在上述的图1～图4等所示的各例中，第3层的岛状VSS节点201只是夹着字线119在对角位置上存在。于是，如图8的例子所示，在存储单元内将第3层的字线207弯折。由于存储单元如图22所示以倒装方式配置，所以采用此形状，字线不会有问题。在如图8的字线207那样宽度较窄时，可以加宽它与岛状VSS节点201的间隔，减小布线电容量和抑制起因于微粒的成品率不良。另外，在如图9那样加宽布线宽度的场合制成弯折型、宽度宽的字线208时，可以将字线的电阻抑制小，以减小字线208断线故障的可能性。字线207、208的弯折可以是45度、90度，也可以利用若干级微小的台阶长时间地进行变化。
另外，在图1、图2(图3)、图8的例子中，增厚了第4层布线的膜厚。由于至少在存储单元部，第4层只有VSS电源布线204，不存在位线、字线这些重要的信号线，所以即使增厚该膜厚也不存在近距离信号布线之间的耦合电容量增加的问题，因此，能够只是将该薄层电阻值减小的优点充分地发挥出来。存储单元所需的电源能力对于VSS的要比对VDD的高。由于在第2层存在的VDD电源布线116不需要那么高的电源供给能力，所以采用薄的膜厚也能够具有充分的电源供给能力。
在以上所述的本实施例中，由于如利用图1说明的那样，VSS节点201只是在与沿行方向延伸的字线119同层的第3层中配置成岛状图形，所以达到字线119与VSS电源的短路故障的概率减小。有效利用该存储单元的优点，作为冗余电路可以制成不具有行冗余电路，只具有列冗余电路的结构。利用图10对此进行说明。
图10是装配了行冗余电路和列冗余电路两方的情形的块的像图。在图10中，310是冗余补救用行译码器，311是行冗余用备用存储单元，312是列冗余用备用存储单元，313是行译码器部，314是控制部，315是数据输入输出部。
关于冗余补救，根据其实现手段存在种种方法，但移动冗余用的选择电路、地址一致检测电路这样的附加电路和备用存储单元是一定需要的。这里，既有面积增加的缺点，也有地址建立时间、存取时间等存储器特性方面的重要规格变差的缺点。通过采用本实施例中的存储单元，由于字线与VSS短路、因而在字线方向集中形成不良的概率减小，所以装配行冗余补救电路的必要性降低。这时，如果采用图8、图9的弯折字线，也能抑制字线不良。
采用难以在该字线方向产生不良的存储单元，通过只形成列冗余用的装配冗余电路和备用存储单元，可以取消图10中的冗余补救用行译码器310和行冗余用备用存储单元311，从而使面积减小。另外，通过取消设置在控制部314内或行译码器部313中的行冗余用地址一致电路、移动冗余用电路等，可以避免地址建立时间、存取时间等存储器特性方面的重要规格因装配了冗余补救电路而变差。
另外，在本实施例的场合，由于VSS电源布线204是与位线114、115不同的布线层，所以不发生如字线设置在位线的下层的现有例的图27所示那样的，由VSS电源布线355与位线352、353在同层中长距离地并排延伸所引起的位线352、353的寄生负载电容增加和起因于微粒的VSS电源布线355与位线352、353的短路故障所引起的成品率下降的问题。在后述的第3、第4实施例的场合同样也不发生这些问题。
第2实施例利用
第2实施例。本实施例的半导体存储器是由位线3层型的横型存储单元构成的CMOS型SRAM。
本实施例的横型存储单元的下层部的布局以及其上的第1层布线的布局与图21、图23的位线2层型的相同，另外，存储单元的配置也是如图22所示的倒装式配置，存储单元的电路图由图28示出。
图11示出了本实施例中的第2层及其以上的布线布局的一个例子。如图11所示，字线351由第2层布线112形成，利用第3层布线形成正位线352、负位线353、VDD电源布线354，利用第4层布线形成VSS电源布线204。在现有的位线3层型的图27的场合，借助于第3层布线，VDD电源布线354与VSS电源布线355、正/负位线352、353长距离地并排延伸，当微细化取得进展时具有位线352、353的寄生负载电容增加的可能性，另外还容易引起起因于微粒的成品率下降。于是，在本实施例中，如图11所示，制成了将与位线352、353并排延伸的第3层的VSS电源布线只制成用于从上层向下层连通的连接用岛状VSS节点201，在上层的第4层中具有VSS电源布线204的形状。由于位线352、353与同其并排延伸的VSS电源布线的并排延伸距离缩短，所以位线电容减小，并且对处理工序中的微粒等的耐性增强，故成品率提高。
这里，由于在第4层布线中形成VSS电源布线204，所以也需要连接第3层与第4层的通路部203。与实施例1相同，针对为构成逻辑所必须的通路部的层数增加引起的成品率降低的担心，应对的措施是在图11中对1个连接部位设置多个通路部203。至于在第4层布线中只存在VSS电源布线204，不存在VDD电源布线，以及VSS电源布线204在与阱边界线平行的方向上以覆盖位线352、353的方式延伸，具有与在第1实施例中说明过的效果相同的效果。
另外，如在第1实施例中说明过的那样，也可以借助于在第4层中还设置VDD电源布线205(参照图4、图7)，背衬第3层的VDD电源布线来加强VDD电源。
另外，如在第1实施例中说明过的那样，也可以将第4层的VSS电源布线204的图形制成完整的片状，但制成线和空间形状或网格状适合最近的Cu镶嵌布线。
另外，也可以如在第1实施例中说明过的那样，如图11那样地在与字线351同层的第2层布线中在衬底接触单元部将在纵向延伸的第4层的VSS电源布线204、第3层的VDD电源布线354在横向相互连接，将VDD电源和VSS电源制成网格结构来强化电源。
另外，也可以如在第1实施例中说明过的那样，借助于增厚第4层布线的膜厚使VSS电源布线204的薄层电阻值减小，从而使寄生电阻减小，增强电源的供给能力。
另外，借助于采用本实施例中的存储单元，由于位线352、353与VSS短路，因而在位线方向集中形成不良的概率减小，所以装配列冗余补救电路的必要性降低。借助于只形成行冗余用的装配冗余电路和备用存储单元，可以避免由装配列冗余补救电路引起的面积增加使面积减小，实现性能优良的存储块。
另外，在本实施例的场合，由于VSS电源布线204是与字线351不同的布线层，所以不发生如字线设置在位线的上层的现有例的图25所示那样的、因VSS电源布线120与字线119在同层中长距离地并排延伸引起的字线119的寄生负载电容增加和起因于微粒的VSS电源布线120与字线119的短路故障引起的成品率下降的问题。
第3实施例利用
第3实施例。
在第1、第2实施例所示的例子中，存储单元的布局到第4层布线结束。但是，采用更多层数布线的LSI虽然对成品率下降多少有些担心，但是在需要非常高的工作速度的场合等，以在第1、第2实施例中说明过的思考为基础，可以构成采用5层布线的存储单元。
在本实施例中，横型存储单元的下层部的布局以及其上的第1层布线的布局与图21、图23的相同，另外，存储单元的配置也是如图22所示的倒装式配置，存储单元的电路图由图28示出。在图12、图13、图14、图15中示出了本实施例中的第2层、第3层、第4层、第5层的布线布局的一个例子。在图12～图15中，401是岛状的第2层布线的正位线连接用节点，402是岛状的第2层布线的负位线连接用节点，403是第3层布线的正位线，404是第3层布线的负位线，405是连接第2层布线与第3层布线的通路部，406是岛状的第3层布线的VSS节点，412是连接第4层布线的字线419与第3层布线的岛状图形的通路部，413是第5层布线的VSS电源布线，414是第5层的VSS电源布线413与第4层的岛状VSS节点418的连接用通路部，415是存储单元1个位的单元边界框，416是连接第4层布线的VSS节点418与第3层布线的VSS节点406的VSS连接用通路部。
在第1实施例中，在正/负位线之间以同层金属布线配置了兼具屏蔽作用的VDD电源布线，而在本实施例中，如图12所示，在第2层中配置了VDD布线116，如图13所示，在第3层中配置了正/负位线403、404。据此，虽然在本单元内的正/负位线403、404之间没有屏蔽层，但位线电容本身的绝对值减小。设VDD电源布线的宽度为W，VDD电源布线与位线的间距为d，则当在位线403与404之间没有与它们同层的VDD电源布线时，正/负位线间的电容量为C∝ε÷(W+2*d)，而当VDD电源布线在同层中存在时，有C∝ε÷d。通过取消屏蔽层虽然产生了正/负位线间的干涉，但如果使它们的距离变远以减小正/负位线之间的耦合电容，则会因寄生电容减小而位线的转移时间加快，从而可以使存取高速化。
然后，如图14那样，在第4层配置字线419，作为第4层的VSS电源布线只存在连接用岛状图形的VSS节点418。如图15那样，在第5层配置VSS电源布线413。
这里，由于以第5层布线形成VSS电源布线413，所以连接第4层与第5层的通路部414是必要的，借助于对1个连接部位设置多个该通路部414，可以抑制因通路部层数增加引起的成品率下降。关于在第5层布线中只存在VSS电源布线413，而不存在VDD电源布线，以及VSS电源布线413在与阱边界线平行的方向上以覆盖位线403、404的方式延伸，虽然布线层不相同，但具有与在第1实施例中说明过的效果相同的效果。
另外，布线层虽然不同，也可以如在第1实施例中说明过的那样，借助于在与VSS电源布线413同层的第5层中还设置VDD电源布线205(参照图4、图7)，背衬第2层的VDD电源布线116来加强VDD电源。
另外，布线层虽然不同，但如在第1实施例中说明过的那样，也可以将第5层的VSS电源布线413的图形制成完整的片状，不过制成线和空间形状或网格状适合最近的Cu镶嵌布线。
另外，布线层虽然不同，但如在第1实施例中说明过的那样，借助于如图8那样弯折字线419，再如图9那样加宽布线宽度制成弯折型、宽度宽的字线，可以得到同样的效果。
另外，借助于使作为信号线只存在字线419的第4层的膜厚大于第3层及其以下的层的布线膜厚，或者使只存在VSS电源布线413的第5层的膜厚大于第3层及其以下的层的布线膜厚，还可以抑制字线419、VSS电源布线413的电阻值，从而能够抑制布线延迟和增强电源的供给能力。
第4实施例利用
第4实施例。
在本实施例中，横型存储单元的下层部的布局以及其上的第1层布线的布局与图21、图23的相同，另外，存储单元的配置也是如图22所示的倒装式配置，存储单元的电路图由图28示出。在图16、图17、图18、图19中示出了本实施例中的第2层、第3层、第4层、第5层的布线布局的一个例子。在图16～图19中，407是第2层布线的正位线，408是第2层布线的负位线，409是岛状的第2层布线的VDD节点，410是第3层布线的VDD布线，411是第4层布线的弯折型字线，417是岛状的第4层布线的VSS节点。
本实施例与第3实施例一样，是采用5层布线的存储单元结构。在第3实施例中，VDD电源布线是第2层，位线是第3层，与此相对照，在本实施例中，如图16、图17所示，位线407、408是第2层，在第3层配置了VDD电源布线410。据此，与第3实施例相同，通过取消正/负位线间的屏蔽可以减小位线的电容。但是，在本第4实施例中，由于以第3层布线形成VDD电源布线410，所以作为第2层布线存在岛状图形的VDD节点409，因此，在其他布线层中配置位线407、408和VDD电源布线410的效果有些减弱。如本第4实施例这样在第2层配置位线407、408的布局结构存在位线电容以位线407、408的通路部比将位线配置在第3层中的情形浅的量减小的可能性。
布线性能随各自的布局的宽度和间隔、剖面结构、构成材料的介电常数等种种状况变化。
另外，在示出第4层的布局的图18中，字线411宽且弯折。由于字线在存储块内长距离延伸，所以字线的电阻值较大，这常常成为问题。与第1实施例的情形相同，借助于进行弯折，既可以加宽它与第4层的岛状VSS节点417的间隔、减小电容，又可以加宽字线宽度、减小字线电阻。
另外，对1个连接部位设置了多个连接字线411与下部图形的通路部412。由此，可以减少对因布线多层化和通路部的多层使用而导致的成品率降低的担心。
另外，借助于使作为信号线只存在字线411的第4层的膜厚大于第3层及其以下的层的布线膜厚，或者使只存在VSS电源布线413的第5层的膜厚大于第3层及其以下的层的布线膜厚，还可以抑制字线411、VSS电源布线413的电阻值。
另外，如在第3实施例中说明的那样，布线层虽然不同，但可以进行与第1实施例相同的变形。
另外，在第3实施例和第4实施例中，由于字线(419、411)与VSS电源布线(413)没有长距离地并排延伸，所以不言而喻，字线的寄生电容减小，可以得到高速化，同时还可以得到减小微粒引起的达到字线与VSS电源布线的短路故障的概率，从而提高成品率的效果。
权利要求
1.一种半导体存储器，它是具备在半导体衬底上配置成矩阵状，每一个都是由一对存取晶体管、一对驱动晶体管和一对负载晶体管构成，各个区都是在上述半导体衬底上以第2导电类型的阱区被夹在2个第1导电类型的阱区之间的方式，3个上述阱区在行方向并排形成的、呈在行方向上长形的单元区，在上述单元区内的2个上述第1导电类型的阱区的每一个区内各形成1个上述存取晶体管和1个上述驱动晶体管，在上述第2导电类型的阱区内形成上述一对负载晶体管的多个CMOS型SRAM单元，并且在构成上述CMOS型SRAM单元的晶体管的上部设置多个布线层的半导体存储器，其特征在于设置了在多个布线层中的1个上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接，在行方向上并排配置的多条成对的位线；在与上述位线同层的上述布线层中形成的，分别配置在上述成对的位线之间、与同一列的上述CMOS型SRAM单元连接的多条高电位侧电源布线；在比上述位线靠上1层的上述布线层中形成的，分别在行方向上延伸、与同一行的上述CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比上述字线靠上1层的上述布线层中形成的，与上述CMOS型SRAM单元连接的低电位侧电源布线。
2.一种半导体存储器，它是具备在半导体衬底上配置成矩阵状，每一个都是由一对存取晶体管、一对驱动晶体管和一对负载晶体管构成，各个区都是在上述半导体衬底上以第2导电类型的阱区被夹在2个第1导电类型的阱区之间的方式，3个上述阱区在行方向并排形成的、呈在行方向上长形的单元区，在上述单元区内的2个上述第1导电类型的阱区的每一个区内各形成1个上述存取晶体管和1个上述驱动晶体管，在上述第2导电类型的阱区内形成上述一对负载晶体管的多个CMOS型SRAM单元，并且在构成上述CMOS型SRAM单元的晶体管的上部设置多个布线层的半导体存储器，其特征在于设置了在多个布线层中的1个上述布线层中形成的，分别在行方向上延伸、与同一行的上述CMOS型SRAM单元连接，在列方向上并排配置的多条字线；在比上述字线靠上1层的上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接的，在行方向上并排配置的多条成对的位线；在与上述位线同层的上述布线层中形成的，分别配置在上述成对的位线之间、与同一列的上述CMOS型SRAM单元连接的多条高电位侧电源布线；以及在比上述位线靠上1层的上述布线层中形成的，与上述CMOS型SRAM单元连接的低电位侧电源布线。
3.一种半导体存储器，它是具备在半导体衬底上配置成矩阵状，每一个都是由一对存取晶体管、一对驱动晶体管和一对负载晶体管构成，各个区都是在上述半导体衬底上以第2导电类型的阱区被夹在2个第1导电类型的阱区之间的方式，3个上述阱区在行方向并排形成的、呈在行方向上长形的单元区，在上述单元区内的2个上述第1导电类型的阱区的每一个区内各形成1个上述存取晶体管和1个上述驱动晶体管，在上述第2导电类型的阱区内形成上述一对负载晶体管的多个CMOS型SRAM单元，并且在构成上述CMOS型SRAM单元的晶体管的上部设置多个布线层的半导体存储器，其特征在于设置了在多个布线层中的1个上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接，在行方向上并排配置的多条高电位侧电源布线；在比上述高电位侧电源布线靠上1层的上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接的，在行方向上并排配置的多条成对的位线；在比上述位线靠上1层的上述布线层中形成的，分别在行方向上延伸、与同一行的上述CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比上述字线靠上1层的上述布线层中形成的，与上述CMOS型SRAM单元连接的低电位侧电源布线。
4.一种半导体存储器，它是具备在半导体衬底上配置成矩阵状，每一个都是由一对存取晶体管、一对驱动晶体管和一对负载晶体管构成，各个区都是在上述半导体衬底上以第2导电类型的阱区被夹在2个第1导电类型的阱区之间的方式，3个上述阱区在行方向并排形成的、呈在行方向上长形的单元区，在上述单元区内的2个上述第1导电类型的阱区的每一个区内各形成1个上述存取晶体管和1个上述驱动晶体管，在上述第2导电类型的阱区内形成上述一对负载晶体管的多个CMOS型SRAM单元，并且在构成上述CMOS型SRAM单元的晶体管的上部设置多个布线层的半导体存储器，其特征在于设置了在多个布线层中的1个上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接，在行方向上并排配置的多条成对的位线；在比上述位线靠上1层的上述布线层中形成的，分别在列方向上延伸、与同一列的上述CMOS型SRAM单元连接的，在行方向上并排配置的多条高电位侧电源布线；在比上述高电位侧电源布线靠上1层的上述布线层中形成的，分别在行方向上延伸、与同一行的上述CMOS型SRAM单元连接的，在列方向上并排配置的多条字线；以及在比上述字线靠上1层的上述布线层中形成的，与上述CMOS型SRAM单元连接的低电位侧电源布线。
5.如权利要求1所述的半导体存储器，其特征在于CMOS型SRAM单元的各个区的行方向的宽度为列方向的宽度的2倍以上。
6.如权利要求2所述的半导体存储器，其特征在于CMOS型SRAM单元的各个区的行方向的宽度为列方向的宽度的2倍以上。
7.如权利要求3所述的半导体存储器，其特征在于CMOS型SRAM单元的各个区的行方向的宽度为列方向的宽度的2倍以上。
8.如权利要求4所述的半导体存储器，其特征在于CMOS型SRAM单元的各个区的行方向的宽度为列方向的宽度的2倍以上。
9.如权利要求3所述的半导体存储器，其特征在于字线经在比上述字线靠下1层的布线层中形成的岛状图形与CMOS型SRAM单元的存取晶体管连接，上述字线与上述岛状图形的连接借助于对每1个上述岛状图形配置多个通路部进行。
10.如权利要求4所述的半导体存储器，其特征在于字线经在比上述字线靠下1层的布线层中形成的岛状图形与CMOS型SRAM单元的存取晶体管连接，上述字线与上述岛状图形的连接借助于对每1个上述岛状图形配置多个通路部进行。
11.如权利要求1所述的半导体存储器，其特征在于低电位侧电源布线经在比上述低电位侧电源布线靠下1层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，上述低电位侧电源布线与上述低电位侧电源用岛状图形的连接借助于对每1个上述低电位侧电源用岛状图形配置多个通路部进行。
12.如权利要求2所述的半导体存储器，其特征在于低电位侧电源布线经在比上述低电位侧电源布线靠下1层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，上述低电位侧电源布线与上述低电位侧电源用岛状图形的连接借助于对每1个上述低电位侧电源用岛状图形配置多个通路部进行。
13.如权利要求3所述的半导体存储器，其特征在于低电位侧电源布线经在比上述低电位侧电源布线靠下1层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，上述低电位侧电源布线与上述低电位侧电源用岛状图形的连接借助于对每1个上述低电位侧电源用岛状图形配置多个通路部进行。
14.如权利要求4所述的半导体存储器，其特征在于低电位侧电源布线经在比上述低电位侧电源布线靠下1层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，上述低电位侧电源布线与上述低电位侧电源用岛状图形的连接借助于对每1个上述低电位侧电源用岛状图形配置多个通路部进行。
15.如权利要求1所述的半导体存储器，其特征在于低电位侧电源布线经在与字线同层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，为了加宽上述低电位侧电源用岛状图形与上述字线的间隔，或者为了加宽上述字线的线宽，使上述字线弯折。
16.如权利要求2所述的半导体存储器，其特征在于低电位侧电源布线经在与字线同层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，为了加宽上述低电位侧电源用岛状图形与上述字线的间隔，或者为了加宽上述字线的线宽，使上述字线弯折。
17.如权利要求3所述的半导体存储器，其特征在于低电位侧电源布线经在与字线同层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，为了加宽上述低电位侧电源用岛状图形与上述字线的间隔，或者为了加宽上述字线的线宽，使上述字线弯折。
18.如权利要求4所述的半导体存储器，其特征在于低电位侧电源布线经在与字线同层的布线层中形成的低电位侧电源用岛状图形与CMOS型SRAM单元连接，为了加宽上述低电位侧电源用岛状图形与上述字线的间隔，或者为了加宽上述字线的线宽，使上述字线弯折。
19.如权利要求1所述的半导体存储器，其特征在于低电位侧电源布线在行方向并排配置多条，并且以覆盖位线的方式配置。
20.如权利要求2所述的半导体存储器，其特征在于低电位侧电源布线在行方向并排配置多条，并且以覆盖位线的方式配置。
21.如权利要求3所述的半导体存储器，其特征在于低电位侧电源布线在行方向并排配置多条，并且以覆盖位线的方式配置。
22.如权利要求4所述的半导体存储器，其特征在于低电位侧电源布线在行方向并排配置多条，并且以覆盖位线的方式配置。
23.如权利要求1所述的半导体存储器，其特征在于设置了在与低电位侧电源布线同层的布线层中形成的、与高电位侧电源布线连接的高电位侧电源增强布线。
24.如权利要求2所述的半导体存储器，其特征在于设置了在与低电位侧电源布线同层的布线层中形成的、与高电位侧电源布线连接的高电位侧电源增强布线。
25.如权利要求3所述的半导体存储器，其特征在于设置了在与低电位侧电源布线同层的布线层中形成的、与高电位侧电源布线连接的高电位侧电源增强布线。
26.如权利要求4所述的半导体存储器，其特征在于设置了在与低电位侧电源布线同层的布线层中形成的、与高电位侧电源布线连接的高电位侧电源增强布线。
27.如权利要求23所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区将高电位侧电源增强布线与高电位侧电源布线进行连接。
28.如权利要求24所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区将高电位侧电源增强布线与高电位侧电源布线进行连接。
29.如权利要求25所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区将高电位侧电源增强布线与高电位侧电源布线进行连接。
30.如权利要求26所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区将高电位侧电源增强布线与高电位侧电源布线进行连接。
31.如权利要求1所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区内设置在与字线同层的布线层中形成的、在行方向延伸的电源增强布线，在上述电源增强布线与高电位侧电源布线或低电位侧电源布线的交叉部将上述电源增强布线与上述高电位侧电源布线或低电位侧电源布线进行连接。
32.如权利要求2所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区内设置在与字线同层的布线层中形成的、在行方向延伸的电源增强布线，在上述电源增强布线与高电位侧电源布线或低电位侧电源布线的交叉部将上述电源增强布线与上述高电位侧电源布线或低电位侧电源布线进行连接。
33.如权利要求3所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区内设置在与字线同层的布线层中形成的、在行方向延伸的电源增强布线，在上述电源增强布线与高电位侧电源布线或低电位侧电源布线的交叉部将上述电源增强布线与上述高电位侧电源布线或低电位侧电源布线进行连接。
34.如权利要求4所述的半导体存储器，其特征在于在构成CMOS型SRAM单元的晶体管的衬底电位确保用的衬底接触单元区内设置在与字线同层的布线层中形成的、在行方向延伸的电源增强布线，在上述电源增强布线与高电位侧电源布线或低电位侧电源布线的交叉部将上述电源增强布线与上述高电位侧电源布线或低电位侧电源布线进行连接。
35.如权利要求1所述的半导体存储器，其特征在于低电位侧电源布线为网格状。
36.如权利要求2所述的半导体存储器，其特征在于低电位侧电源布线为网格状。
37.如权利要求3所述的半导体存储器，其特征在于低电位侧电源布线为网格状。
38.如权利要求4所述的半导体存储器，其特征在于低电位侧电源布线为网格状。
39.如权利要求3所述的半导体存储器，其特征在于形成字线的布线层的膜厚大于比上述字线靠下层的布线层的膜厚。
40.如权利要求4所述的半导体存储器，其特征在于形成字线的布线层的膜厚大于比上述字线靠下层的布线层的膜厚。
41.如权利要求1所述的半导体存储器，其特征在于形成低电位侧电源布线的布线层的膜厚大于比上述低电位侧电源布线靠下层的布线层的膜厚。
42.如权利要求2所述的半导体存储器，其特征在于形成低电位侧电源布线的布线层的膜厚大于比上述低电位侧电源布线靠下层的布线层的膜厚。
43.如权利要求3所述的半导体存储器，其特征在于形成低电位侧电源布线的布线层的膜厚大于比上述低电位侧电源布线靠下层的布线层的膜厚。
44.如权利要求4所述的半导体存储器，其特征在于形成低电位侧电源布线的布线层的膜厚大于比上述低电位侧电源布线靠下层的布线层的膜厚。
45.如权利要求1所述的半导体存储器，其特征在于作为冗余电路，不具有行冗余电路，而只具有列冗余电路。
46.如权利要求2所述的半导体存储器，其特征在于作为冗余电路，不具有列冗余电路，而只具有行冗余电路。
全文摘要
6晶体管型SRAM存储单元一直多采用横型存储单元布局，但因是横长形，例如当使位线为第2或第3层布线时，前者在横向延伸的字线与VSS电源在同一层中靠近地并排延伸，从而字线寄生电容增大和布线微粒引起的成品率降低；后者的位线被VSS电源与VDD电源夹着并排延伸，从而位线寄生电容增大。本发明分别用第2、第3、第4层布线配置正/负位线、字线、VSS电源布线，并将VDD电源布线配置在正/负位线之间。另外，分别用第2、第3、第4层布线配置字线、正/负位线、VSS电源布线，并将VDD电源布线配置在正/负位线之间。另外，分别用第2、第3、第4、第5层布线配置VDD电源布线、正/负位线、字线、VSS电源布线。另外，分别用第2、第3、第4、第5层布线配置正/负位线、VDD电源布线、字线、VSS电源布线。
文档编号G11C11/41GK1536674SQ200410034250
公开日2004年10月13日 申请日期2004年4月5日 优先权日2003年4月4日
发明者石仓聪, 治, 里见胜治 申请人:松下电器产业株式会社