专利名称：动态移位寄存器的制作方法
技术领域：
本实用新型是关于一种移位寄存器，特别是一种动态移位寄存器。
背景技术：
目前薄膜晶体管液晶显示器TFT-LCD(Thin Film TransistorsLiquid Crystal Displays)已逐渐成为各种数字产品的标准输出设备，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示器驱动电路可以被分为两部分，即源极驱动电路和栅极驱动电路。源极驱动电路用于控制TFT-LCD每一像素单元的灰阶，栅极驱动电路则用于控制每一像素单元的扫描。两种驱动电路都应用移位寄存器作为核心电路。
移位寄存器是能够延时数据信号并保存二进制数据信号的电路，其一般由依次连接的多级电路构成。
在移位寄存器工作期间，任意时刻，移位寄存器的每一级电路皆可保存二进制的一比特资料，该一比特数据分别对应每一级电路中输出节点的高电压或低电压，而且其保存时间是时钟脉冲信号的一周期。该时钟脉冲信号同时驱动每一级电路，使每一级电路的输出端周期性地在每一时钟周期结束时输出该一比特资料到相连的下一级电路。在时钟脉冲信号连续驱动下，该一比特资料依次通过移位寄存器的每一级电路，即从第一级电路的输入端到最后一级电路的输出端。每一时钟周期内，每一级电路的输入端接收到一新的比特资料，同时该级电路的输出端移位并输出其本身保存的一比特资料到下一级电路。
移位寄存器通常可分为静态移位寄存器和动态移位寄存器两种，静态移位寄存器通常允许在任意时间施加逻辑信号，并且立即产生资料输出结果。动态移位寄存器通常允许施加和时钟信号同步的逻辑信号，并且输出和时钟信号同步的逻辑信号，虽然静态移位寄存器在保存资料方面有更多的优势，但是实现静态移位寄存器所需的晶体管比实现动态移位寄存器所需的晶体管多。
参考图1，是一种典型的动态移位寄存器，该动态移位寄存器100包括第一单元11和第二单元12，第一单元11包括一逻辑信号输入端101、第一传输门111和第一反相器121，第二单元12包括第二传输门112、第二反相器122和逻辑信号输出端105。该第一传输门111包括一输入端、一输出端、第一P型隔离栅场效应晶体管(P-type Insulated Gate Field Effect Transistor)181和第一N型隔离栅场效应晶体管(N-type Insulated Gate Field Effect Transistor)171，第二传输门112包括一输入端、一输出端、第二P型隔离栅场效应晶体管182和第二N型隔离栅场效应晶体管172。
该逻辑信号输入端101连接到该第一传输门111的输入端，该第一传输门111的输出端连接到该第一反相器121的输入端，该第一反相器121的输出端连接到该第二传输门112的输入端，该第二传输门112的输出端连接到该第二反相器122的输入端，该第二反相器122的输出端连接到逻辑信号输出端105。该第一传输门111中，该P型隔离栅场效应晶体管181的源极和该N型隔离栅场效应晶体管171的漏极都连接到该第一传输门111的输入端，该P型隔离栅场效应晶体管181的漏极和该N型隔离栅场效应晶体管171的源极都连接到该第一传输门111的输出端，该第二传输门112中，该P型隔离栅场效应晶体管182的源极和该N型隔离栅场效应晶体管172的漏极都接到该第二传输门112的输入端，该P型隔离栅场效应晶体管182的漏极和该N型隔离栅场效应晶体管172的源极都接到该第二传输门112的输出端。
提供时钟信号CLK和它的互补时钟信号XCLK到该第一传输门111的栅极和该第二传输门112的栅极后，该P型隔离栅场效应晶体管181和该N型隔离栅场效应晶体管171允许该逻辑信号输入端101的逻辑信号从该第一传输门111的输入端传输到该第一传输门111的输出端，然后该逻辑信号通过第一反相器121后出现在第二传输门112的输入端，同时，该P型隔离栅场效应晶体管182和该N型隔离栅场效应晶体管172允许该逻辑信号从第二传输门112的输入端传输到第二传输门112的输出端，然后通过该第二反相器122到该逻辑信号输出端105。
每一周期内时钟信号CLK和它的互补时钟信号XCLK停止后，第一传输门111关闭，第一传输门111的输出端的电压为浮动态，该电压仅靠该第一反相器121和该第一传输门111内的该P型隔离栅场效应晶体管181和该N型隔离栅场效应晶体管171的高阻抗在维持，因此该电压容易受到其它寄生效应的影响。同样，每一周期内时钟停止后，该第二传输门112关闭，该第二传输门112的输出端的电压为浮动态，该电压也容易受到其它寄生效应的影响。为了TFT-LCD驱动电路中驱动信号保存较稳定，需要提供一种每一周期时钟停止后逻辑信号保存较稳定的动态移位寄存器。
实用新型内容为解决现有技术动态移位寄存器数据保存不稳定的缺点，本实用新型提供一种数据保存较稳定的动态移位寄存器。
本实用新型解决技术问题的技术方案是一种动态移位寄存器，包括第一单元和第二单元，第一单元包括一逻辑信号输入端和外部可控制的第一传输门，该第一传输门包括一输入端和一输出端，第二单元包括外部可控制的第二传输门和逻辑信号输出端，该第二传输门包括一输入端和一输出端，该逻辑信号输入端连接到第一传输门的输入端，该第一传输门的输出端和该第二传输门的输入端相连接，该第二传输门的输出端连接到该逻辑信号输出端，该第一单元进一步包括一第一保持电路，该第一保持电路连接到第一传输门的输出端，该第二单元进一步包括一第二保持电路，该第二保持电路连接到第二传输门的输出端。
相较于现有技术，本实用新型的动态移位寄存器在采用保持单元后，每一周期内时钟停止后，该动态移位寄存器中的逻辑信号都能够被该保持电路持续保持，因此本实用新型的动态移位寄存器实现每一周期内时钟停止后，数据保存稳定的目的。
另外，在第一保持单元和第二保持单元中串联一传输门可减少该动态移位寄存器保持逻辑信号的功耗。
图1是现有技术动态移位寄存器的电路图。
图2是本实用新型动态移位寄存器的第一实施方式电路图。
图3A、图3B和图3C是图2所示动态移位寄存器的工作时序图。
图4是本实用新型动态移位寄存器的第二实施方式电路图。
图5A、图5B和图5C是图4所示动态移位寄存器的工作时序图。
具体实施方式请参照图2，是本实用新型动态移位寄存器第一实施方式的电路图，该动态移位寄存器200包括第一单元21和第二单元22，第一单元21包括一逻辑信号输入端201、外部可控制的第一传输门211和第一保持电路231，第二单元22包括一外部可控制的第二传输门212、第二保持电路232和一逻辑信号输出端205。该第一传输门211包括一输入端、一输出端、第一P型隔离栅场效应晶体管281和第一N型隔离栅场效应晶体管N型隔离栅场效应晶体管271，该第二传输门212包括一输入端、一输出端、第二P型隔离栅场效应晶体管282和第二N型隔离栅场效应晶体管272，该第一保持电路231包括第一反相器221和第二反相器222，该第二保持电路232包括第三反相器223和第四反相器224。
该逻辑信号输入端201连接到该第一传输门211的输入端，该第一传输门211的输出端连接到该第二传输门212的输入端，该第二传输门212的输出端连接到该逻辑信号输入端205，该第一保持电路231连接到该第一传输门211的输出端，该第二保持电路232连接到该第二传输门212的输出端。
该第一传输门211中，该第一P型隔离栅场效应晶体管281的源极和该N型隔离栅场效应晶体管271的漏极都连接到该第一传输门211的输入端，该第一P型隔离栅场效应晶体管281的漏极和该N型隔离栅场效应晶体管271的源极都连接到该第一传输门211的输出端。该第二传输门212中，该第二P型隔离栅场效应晶体管282的源极和该第二N型隔离栅场效应晶体管272的漏极都接到该第二传输门212的输入端，该第二P型隔离栅场效应晶体管282的漏极和该第二N型隔离栅场效应晶体管272的源极都接到该第二传输门212的输出端。该第一保持电路231中，该第一反相器221的输出端连接到该第二反相器222的输入端，该第一反相器221的输入端和该第二反相器222的输出端都连接到该第一传输门211的输出端。该第二保持电路232中，该第三反相器223的输出端连接到该224的输入端，该第三反相器223的输入端和该224的输出端都连接到该第二传输门212的输出端。
提供时钟信号CLK和它的互补时钟信号XCLK到该第一传输门211的栅极和第二传输门212的栅极后，第一传输门211和第二传输门212都开启，因此该第一传输门211允许逻辑信号输入端201的逻辑信号通过该第一传输门211到达该第一传输门211的输出端，和该第一传输门211的输出端连接的该第一保持电路231能时时保持该第一传输门211的输出端的逻辑信号。同时，该第二传输门212允许该逻辑信号通过该第二传输门212后到达该第二传输门212的输出端，和该第二传输门212的输出端连接的第二保持电路232能时时保持该该第二传输门212的输出端的逻辑信号，然后该逻辑信号提供给逻辑信号输出端205。
请参照图3A、图3B和图3C，是图2所示本实用新型动态移位寄存器200的工作时序图。图3A中，“CLOCK”是提供给第一传输门211的栅极和第二传输门212的栅极的时钟信号，图3B中“D”是逻辑信号输入端201的逻辑信号，图3C中“Q”是逻辑信号输出端205的逻辑信号。
Tn时刻前，逻辑信号D是高电压，逻辑信号Q是低电压，Tn时刻时钟信号CLOCK的上升沿到来时，第一传输门211和第二传输门212开启，逻辑信号D通过第一传输门211和第二传输门212提供给逻辑信号输出端205，因此逻辑信号Q从低电压转变为高电压并保持该高电压。Tn+1时刻前，逻辑信号D是低电压，逻辑信号Q是高电压，Tn+1时刻时钟信号CLOCK的上升沿到来时，第一传输门211和第二传输门212开启，逻辑信号D通过第一传输门211和第二传输门212提供给逻辑信号输出端205，因此逻辑信号Q从高电压转变为低电压并保持该低电压。Tn+2时刻前，逻辑信号D是高电压，逻辑信号Q是低电压，Tn+2时刻时钟信号CLOCK的上升沿到来时，第一传输门211和第二传输门212开启，逻辑信号D通过第一传输门211和第二传输门212提供给逻辑信号输出端205，因此逻辑信号Q从低电压转变为高电压并保持该高电压。Tn+3时刻前，逻辑信号D是低电压，逻辑信号Q是高电压，Tn+3时刻时钟信号CLOCK的上升沿到来时，第一传输门211和第二传输门212开启，逻辑信号D通过第一传输门211和第二传输门212提供给逻辑信号输出端205，因此逻辑信号Q从高电压转变为低电压并保持该低电压。和现有技术相比，本实用新型的动态移位寄存器200采用保持单元后，每一周期内时钟停止后，该动态移位寄存器200中的逻辑信号都能够被持续保持，因此本实用新型的动态移位寄存器200实现每一周期内时钟停止后，数据保存稳定的目的。
因为每一周期内时钟停止后，该动态移位寄存器200中的逻辑信号被持续保持，但是该持续保持动作增加该动态移位寄存器200的功耗。
针对功耗过高的问题，本实用新型在第一保持单元和第二保持单元中分别串联一传输门，该二传输门可减少该动态移位寄存器200保持逻辑信号的功耗。
请参照图4，是本实用新型动态移位寄存器第二实施方式的电路图，该动态移位寄存器400包括第一单元41和第二单元42，第一单元41包括一逻辑信号输入端401、一外部可控制的第一传输门411和一第一保持电路431，第二单元42包括一外部可控制的第二传输门412、第二保持电路432和一逻辑信号输出端405。该第一传输门411包括一输入端、一输出端、第一P型隔离栅场效应晶体管481和第一N型隔离栅场效应晶体管471，该第二传输门412包括一输入端、一输出端、第二P型隔离栅场效应晶体管482和第二N型隔离栅场效应晶体管472，该第一保持电路431包括第一反相器421、第二反相器422和第三传输门413，该第二保持电路432包括第三反相器423、第四反相器424和第四传输门414。该第三传输门413包括一输入端、一输出端、第三P型隔离栅场效应晶体管483和第三N型隔离栅场效应晶体管473，该第四传输门414包括一输入端、一输出端、第四P型隔离栅场效应晶体管484和第四N型隔离栅场效应晶体管474。
该逻辑信号输入端401连接到该第一传输门411的输入端，该第一传输门411的输出端连接到该第二传输门412的输入端，该第一保持电路431连接到该第一传输门411的输出端，该第二保持电路432连接到该第二传输门412的输出端，该逻辑信号输出端405连接到第二保持电路432。
该第一传输门411中，该第一P型隔离栅场效应晶体管481的源极和该第一N型隔离栅场效应晶体管471的漏极都连接到该第一传输门411的输入端，该第一P型隔离栅场效应晶体管481的漏极和该第一N型隔离栅场效应晶体管471的源极都连接到该第一传输门411的输出端。
该第二传输门412中，该第二P型隔离栅场效应晶体管482的源极和该第二N型隔离栅场效应晶体管472的漏极都接到输入端，该第二P型隔离栅场效应晶体管482的漏极和该第二N型隔离栅场效应晶体管472的源极都接到输出端。
该第一保持电路431中，该第一反相器421、第二反相器422和第三传输门413依次串联，即该第一反相器421的输出端连接到该第二反相器422的输入端，该第二反相器422的输出端连接到该第三传输门413的输入端，该第一反相器421的输入端和该第三传输门413的输出端都连接到该第一传输门411的输出端。
该第二保持电路432中，该第三反相器423、第四反相器424和第四传输门414依次串联，即该第三反相器423的输出端连接到该第四反相器424的输入端，该第四反相器424的输出端连接到该第四传输门414的输入端，该第三反相器423的输入端和该第四传输门414的输出端都连接到该第二传输门412的输出端。该逻辑信号输出端405连接到该第四反相器424的输出端。
该第三传输门413中，该第三P型隔离栅场效应晶体管483的源极和该第三N型隔离栅场效应晶体管473的漏极都连接到该第三传输门413的输入端，该第三P型隔离栅场效应晶体管483的漏极和该第三N型隔离栅场效应晶体管473的源极都连接到该第三传输门413的输出端。
该第四传输门414中，该第四P型隔离栅场效应晶体管484的源极和该第四N型隔离栅场效应晶体管474的漏极都接到输入端，该第四P型隔离栅场效应晶体管484的漏极和该第四N型隔离栅场效应晶体管474的源极都接到输出端。
工作时，提供时钟信号CLK和它的互补时钟信号XCLK于该第一传输门411的栅极、第二传输门412的栅极、第三传输门413的栅极和第四传输门414的栅极后，该第一传输门411、第二传输门412、第三传输门413和第四传输门414都开启，该第一保持电路431和第二保持电路432保持该第二传输门412输出端的逻辑信号一段时间后，同时该第一传输门411和第二传输门412允许该逻辑信号输入端401的逻辑信号通过该第一传输门411和第二传输门412到达该第二传输门412的输出端，然后逻辑信号由该第二保持电路432中该第四反相器424的输出端提供给逻辑信号输出端405。
请参照图5A、图5B和图5C，是图4所示本实用新型动态移位寄存器400的工作时序图。图5A中，“CLOCK”是提供给该第一传输门411、第二传输门412、第三传输门413和第四传输门414的时钟信号，图5B中“D”是逻辑信号输入端401的逻辑信号，图5C中“Q”是逻辑信号输出端405的脉冲信号。
Tn时刻前，逻辑信号D是高电压，逻辑信号Q低电压，Tn时刻时钟信号CLOCK的上升沿到来时，该第一传输门411、第二传输门412、第三传输门413、第四传输门414都开启，因该第三传输门413和第四传输门414开启，该第一保持电路431和第二保持电路432对该第二传输门412输出端放电，同时，因该第一传输门411和第二传输门412开启，逻辑信号D通过该第一传输门411和第二传输门412后对该第二传输门412输出端充电，结果该第二传输门412输出端的低电压下降一段时间后转变为高电压，然后该电压改变通过该第三反相器423和第四反相器424延迟后提供给逻辑信号输出端405，所以逻辑信号Q的低电压下降一段时间后转变为高电压。Tn+1时刻前，逻辑信号D是低电压，逻辑信号Q是高电压，Tn+1时刻时钟信号C LOCK的上升沿到来时，该第一传输门411、第二传输门412、第三传输门413和第四传输门414都开启，因该第三传输门413和第四传输门414开启，该第一保持电路431和第二保持电路432对该第二传输门412输出端充电，同时，因该第一传输门411和第二传输门412开启，逻辑信号D通过该第一传输门411和该第二传输门412对该第二传输门412输出端放电，结果该第二传输门412输出端的高电压上升一段时间后转变为低电压，然后该该电压改变通过该第三反相器423和第四反相器424延迟后提供给逻辑信号输出端405，所以逻辑信号Q的高电压上升一段时间后转变为低电压。Tn+2时刻前，逻辑信号D是高电压，逻辑信号Q低电压，Tn+2时刻时钟信号CLOCK的上升沿到来时，该第一传输门411、第二传输门412、第三传输门413、第四传输门414都开启，因该第三传输门413和第四传输门414开启，该第一保持电路431和第二保持电路432对该第二传输门412输出端放电，同时，因该第一传输门411和第二传输门412开启，逻辑信号D通过该第一传输门411和第二传输门412后对该第二传输门412输出端充电，结果该第二传输门412输出端的低电压下降一段时间后转变为高电压，然后该电压改变通过该第三反相器423和第四反相器424延迟后提供给逻辑信号输出端405，所以逻辑信号Q的低电压下降一段时间后转变为高电压。Tn+3时刻前，逻辑信号D是低电压，逻辑信号Q是高电压，Tn+3时刻时钟信号CLOCK的上升沿到来时，该第一传输门411、第二传输门412、第三传输门413和第四传输门414都开启，因该第三传输门413和第四传输门414开启，该第一保持电路431和第二保持电路432对该第二传输门412输出端充电，同时，因该第一传输门411和第二传输门412开启，逻辑信号D通过该第一传输门411和第二传输门412对该第二传输门412输出端放电，结果该第二传输门412输出端的高电压上升一段时间后转变为低电压，然后该电压改变通过该第三反相器423和第四反相器424延迟后提供给逻辑信号输出端405，所以逻辑信号Q的高电压上升一段时间后转变为低电压。
由于本实用新型第二实施方式的动态移位寄存器400中第一保持电路431和第二保持电路432分别串联第三传输门413和第四传输门414后，仅在时钟上升沿到来时实施保持动作，保持该动态移位寄存器中的逻辑信号，因此可减少该动态移位寄存器保持逻辑信号的功耗，且该逻辑信号输出端405连接到该第四反相器424的输出端，该第二传输门412输出端的逻辑信号能够被延迟一段时间后输出。很明显，该动态移位寄存器400可以实现一般动态移位寄存器的基本功能。即根据时钟信号移位存储数据信号且输出数据信号。
权利要求1.一动态移位寄存器，包括第一单元，该第一单元包括一逻辑信号输入端和一外部可控制的第一传输门，该第一传输门包括一输入端和一输出端，该逻辑信号输入端和该第一传输门输入端相连接；第二单元，该第二单元包括一外部可控制的第二传输门和一逻辑信号输出端，该第二传输门包括一输入端和一输出端，该第二传输门的输入端连接到该第一传输门的输出端，该第二传输门的输出端连接到该逻辑信号输出端；其特征在于该第一单元进一步包括一第一保持电路，该第一保持电路连接到第一传输门的输出端，该第二单元进一步包括一第二保持电路，该第二保持电路连接到第二传输门的输出端。
2.如权利要求1所述的动态移位寄存器，其特征在于该第一保持电路包括第一反相器和第二反相器，该第二反相器的输入端连接到该第一反相器的输出端，该第一反相器的输入端和该第二反相器的输出端都连接到该第一单元的输出端；该第二保持电路包括第三反相器和第四反相器，该第四反相器的输入端连接到该第三反相器的输出端，该第三反相器的输入端和该第四反相器的输出端都连接到该第二单元的输出端。
3.如权利要求1所述的动态移位寄存器，其特征在于该第一传输门和该第二传输门都包括隔离栅场效应晶体管。
4.如权利要求1所述的动态移位寄存器，其特征在于该动态移位寄存器进一步包括一外部电路，用于控制第一传输门和第二传输门的开关状态。
5.如权利要求1所述的动态移位寄存器，其特征在于该第一保持电路包括第一反相器、第二反相器和第三传输门，该第三传输门包括一输入端和一输出端，该第一反相器的输出端连接到该第二反相器的输入端，该第二反相器的输出端连接到该第三传输门的输入端，该第三传输门的输出端和该第一反相器的输入端都连接到该第一传输门的输出端；该第二保持电路包括第三反相器、第四反相器和第四传输门，该第四传输门包括一输入端和一输出端，该第三反相器的输出端连接到该第四反相器的输入端，该第四反相器的输出端连接到该第四传输门的输入端，该第四传输门的输出端和该第三反相器的输入端都连接到该第二传输门的输出端。
6.如权利要求5所述的动态移位寄存器，其特征在于进一步包括一外部电路用于控制第一传输门、第二传输门、第三传输门和第四传输门的开关状态。
7.如权利要求5所述的动态移位寄存器，其特征在于该逻辑信号输出端连接到该第四反相器的输出端。
专利摘要本实用新型公开一种用于液晶显示器驱动电路的动态移位寄存器，该动态移位寄存器包括第一单元和第二单元，该第一单元包括一逻辑信号输入端和一外部可控制的第一传输门，该第二单元包括一外部可控制的第二传输门和一逻辑信号输出端，该逻辑信号输入端和该第一传输门的输入端相连接，该第二传输门的输入端连接到该第一传输门的输出端，该第二传输门的输出端连接到该逻辑信号输出端，该第一单元进一步包括一第一保持电路，该第一保持电路连接到第一传输门的输出端，该第二单元进一步包括一第二保持电路，该第二保持电路连接到第二传输门的输出端。本实用新型的动态移位寄存器中的数据保持较稳定。
文档编号G11C19/28GK2757294SQ20042007223
公开日2006年2月8日 申请日期2004年7月26日 优先权日2004年7月26日
发明者吴宏基, 彭家鹏 申请人:鸿富锦精密工业(深圳)有限公司, 群创光电股份有限公司