专利名称：内存装置以及使用正栅极应力以回复过度擦除存储单元的方法
技术领域：
本发明大体上系关于非挥发性内存装置的领域，详言的，系关于譬如电荷陷捕电介质快闪电可擦除可程序只读存储器(EEPROM)装置的闪存装置，以及擦除所述的EEPROM装置的方法。
背景技术：
于现代集成电路制造的普遍趋势是增加储存于集成电路内存单元(memory unit)，譬如电可擦除可程序只读存储器(EEPROM)单元上每单位面积的资料位的数目。内存单元时常包括相当大数量的核心内存装置(有时称的为存储单元(cell))。例如，习知的电荷陷捕电介质闪存装置能够储存二位的资料于“双位(double-bit)”格式。也就是说，能使用存储单元储存一个位于所述的内存装置的第一侧，和使用存储单元储存第二位于所述的内存装置的第二侧。
各内存装置以可操作方式配置成藉由施加适当的电压电位而予编程、读取和擦除。一般而言，各装置的栅电极能够连接至字线(wordline)，而源极和漏极各能够连接至位线(bitline)，用来施加各种电压电位至内存装置的对应组件。
例如，能藉由热电子注入而完成此装置的编程。热电子注入包括于特定的期间施加适当的电压电位至内存装置的各栅电极、源极、和漏极，直到电荷储存层累积电荷为止。此种制程，关于NOR架构内存装置揭示于共同所拥有的美国专利No.6,215,702中，由参考所述的美国专利的整个内容而结合于本发明。
例如，能够藉由热电洞注入而完成此装置的擦除。热电洞注入包括施加适当的电压电位至栅电极和漏极，而同时浮置或接地源极，以擦除其中一个存储单元(一般为正常位(normal bit))。反的，藉由浮置漏极和施加适当的电压电位至源极和栅极，而擦除互补位(complementarybit)。或者，可同时擦除正常位和互补位。
于闪存数组(array)中，一般同时擦除大量的存储单元。能藉由如上述的重复施加短擦除脉冲，而完成存储单元的擦除。于各擦除脉冲后，能施行擦除检验，以判定于数组中的各存储单元是否为“欠擦除(undererased)”(亦即，是否存储单元有高于预定限度的阈值电压)的状况。若侦测到有欠擦除存储单元，则可施加额外的擦除脉冲至整个数组。用此种擦除过程，则非为欠擦除的存储单元亦将被重复擦除，而导致了某些存储单元在其它的存储单元被充分擦除之前变成“过度擦除(overerased)”。具有低于预定限度的擦除阈值电压的存储单元一般称的为过度擦除。于此情况，过度擦除存储单元的电荷储存层空乏(depleted)电子并变成荷正电。
有许多原因并不希望过度擦除状况。例如，过度擦除存储单元的编程特性会更快速地退化，而影响能再编程存储单元的次数，以及影响其它事项。亦不希望过度擦除存储单元因为他们于编程和/或读取过程期间会引起位线漏电流。
有鉴于上述的原因，因此需要有一种擦除多位存储单元数组的装置和方法，能够减少过度擦除并提供严格的阈值电压分布。
发明内容
依照本发明之一个目的，本发明系关于擦除快闪电可擦除可程序只读存储器(EEPROM)装置的方法。内存装置可包括多个存储单元，各存储单元具有包含至少第一电荷储存单元(charge storing cell)和第二电荷储存单元的电荷储存层，所述的电荷储存层能配置于上电介质层和下电介质层之间。栅电极能配置于上电介质层的上，而下电介质层能配置于衬底的上。衬底能包括邻接所述的第一电荷储存单元的第一导电区和邻接所述的第二电荷储存单元的第二导电区。所述的方法包括施加擦除脉冲至多个存储单元，并擦除检验所述的多个存储单元，以判定于多个存储单元中是否有任何欠擦除存储单元。同时施加正栅极应力于所述的多个存储单元。
由参照下列图式和上述说明，将很清楚本发明的上述和其它特征，其中图1为显示可使用依照本发明的擦除内存装置的方法的过度擦除双位内存装置的范例的示意横剖面图；图2为可使用依照本发明的擦除数组的方法的范例记忆包数组的部分上示意图；图3为显示依照本发明之一个实施例，擦除内存装置的方法的流程图；图4为显示依照本发明的另一个实施例，擦除内存装置的方法的流程图；图5为显示依照本发明的又另一个实施例，擦除内存装置的方法的流程图；图6为显示依照本发明的又另一个实施例，擦除内存装置的方法的流程图；以及图7为显示依照本发明于擦除操作后阈值电压的分布。
具体实施例方式
于下列的详细说明中，相同的组件具有相同的参考号码，而不管他们是否显示于本发明的不同实施例中。为了能够清楚而简明地说明本发明，各图式可不须按尺寸绘制，而且某些特征可稍为以示意的形式显示。
参照图1，说明非挥发性、双位电荷陷捕电介质快闪电可擦除可程序只读存储器(EEPROM)装置10，于所述的内存装置10可施行本发明各种态样的其中一个或多个态样。内存装置10包括P型半导体衬底12。在此衬底12内，形成N型源极14和N型漏极16。主体18设于源极14和漏极16之间。源极14和漏极16能选择性地包括延伸区域(有时称的为轻度掺杂浅植入)和深度掺杂区域。例如能从譬如适当掺杂硅的半导体形成衬底12、源极14、漏极16、和主体18。
在主体18的上的是电介质层26(亦称的为隧道氧化物层(tunnelingoxide layer)或下电介质层(bottom dielectric layer))，系由例如氧化硅(SiO2)、其它标准K材料或高K材料(例如，具有相对介电常数(permittivety)于一个实施例中高于10而于另一个实施例中高于20)所制成。
设在下电介质层26上方的是电荷陷捕层(亦称的为电荷储存层28)。电荷储存层28能够由例如包括氮化硅(Si3N4)、氧化硅(具有变化的多晶硅岛状形、植入的氧化物)和类似物质的非导电材料所制成。
在电荷储存层28的上的是由例如氧化硅、其它标准K材料或高K材料所制成的另一电介质层30(亦称的为上电介质层(top dielectriclayer))。
在上电介质层30的上的是栅电极32。栅电极32能够由例如多晶硅(poly)或其它的适当材料，譬如金属或金属氧化物制成。栅电极32、上电介质层30、电荷储存层28、和下电介质层26形成堆栈栅极。侧壁间隔件35能够设置邻接堆栈栅极的横向侧壁，用来控制掺杂植入、装置性能、等等。堆栈栅极的工作函数控制主体18内的信道20。信道20从源极14延伸至漏极16。
如熟悉此项技艺者所了解的，能够对堆栈栅极和源极14、漏极16、和主体18的形成作修饰。此等修饰可包括改变内存装置10的实际配置、使用材料、掺杂参数以及类似方面。然而，可使用此处所说明的编程和擦除技术，结合修正装置而不会偏离本发明的范围。
内存装置10配置成藉由施加适当的电压电位至各栅电极32、源极14、和漏极16，而以可操作方式予以编程、检验、读取、以及擦除。详言的，栅电极32能连接至字线(WL1)或由字线(WL1)所形成，源极14能连接至第一位线(BL1)或由第一位线(BL1)所形成，以及漏极16能连接至第二位线(BL2)或由第二位线(BL2)所形成，用来施加各种电压电位至内存装置10的对应组件。
如图2中所示，存储单元或记忆装置10组构于列(row)或行(column)的数组80中，其中各列为连接于或形成各存储单元的栅电极的字线(WL0、WL1、…、WLm)，而各行为连接于或形成各存储单元的源极和漏极的位线(BL0、BL1、…、BLn)。电压电位亦应用于各内存装置的对应组件，譬如使用周边电路90的位线(BL0、BL1、…、BLn)和字线(WL0、WL1、…、WLm)，包括(但不限于)电源、位线驱动器和/或控制器、以及字线驱动器和/或控制器。
于一个实施例中，内存装置10能配置为虚拟接地装置。也就是说，于内存装置10的各种操作期间，源极14和漏极16其中任一能作用为电子的来源，以及源极14和漏极16其中任一能接地或连接至偏压电位。此外，内存装置10能与至少一个邻接的内存装置串联连接(如图2中所示)，而使得源极14能由导电区域形成，所述的导电区域亦形成邻接内存装置的漏极。
于一个实施例中，导电区域能施行为埋置的位线。因此，邻接内存装置的漏极亦连接至第二位线BL2。邻接内存装置的源极能连接至第三位线BL3，或由第三位线BL3所形成。邻接内存装置的栅电极亦能连接至第一字线WL1或由第一字线WL1所形成。同样，漏极16能由导电区域形成，所述的导电区域亦形成设置邻接内存装置10的漏极16侧的另一内存装置的源极。值得注意的是，邻接内存装置的源极和漏极不须由单一导电区域形成，而是能由电连接在一起的分离的结构形成(例如，由沟渠隔离区所间隔开之一对导电区域，并由譬如硅化物的导电层所连接)。
又于另一个实施例中，下电介质层26、电荷储存层28、和上电介层30能形成连续的叠置层(或氧化物-氮化物-氧化物(ONO)层)，在此连续叠置层的下实施位线(这些“埋置”的位线亦用作为源极14和漏极16)。亦用作为栅电极的字线能实施于ONO层上。此实施例的例子更详细显示和说明于共同所拥有的美国专利No.6,307,784和6,442,074中，参考这些美国专利所揭示的整个内容而结合于本发明。
回头参照图1，由下述的讨论中将变得更清楚，在电荷储存层28内存储器装置10包括邻接漏极16的第一电荷储存区或储存单元36(此处亦称的为第一储存单元或正常位)，和邻接源极14的第二电荷储存区或储存单元38(此处亦称的为第二储存单元或互补位)。于所例示的实施例中，内存装置10为结构上对称的装置，可藉由于此等操作期间分别交换源极14和漏极16的作用而允许第一电荷储存单元36和第二电荷储存单元38的编程、检验、读取、和擦除。因此，可依于正常位36或互补位38的其中那一个将编程、检验、读取、或擦除，而将源极和漏极项互换。
继续参照图1，可用习知的技术而施行电荷储存单元36和38编程从空置状态(例如，表示2进位值“1”)成为荷电状态(例如，表示2进位值“0”)。应注意的是，空置状态对应于由电荷储存单元36和38所储存的电荷量，所述的电荷量于读取操作期间将设定存储单元10的阈值电压(VT)，所述的阈值电压(VT)等于或小于擦除阈值电压并在擦除状态阈值电压分布内。编程状态对应于由电荷储存单元36和38所储存的电荷量，所述的电荷量于读取操作期间将设置存储单元10于阈值电压分布内的阈值电压，所述的阈值电压要高于擦除阈值电压并在编程状态临限分布内。于一个实施例中，存储单元10能使用多电位单元(multi-level cell；MLC)编程而予编程。能藉由使用选自多个不同的电荷量(称的为编程电位)的其中一个电荷量，来编程各电荷储存单元36、38而完成MLC编程。于一个实施例中，有四个编程电位(或不同的电荷量)用于各电荷储存单元36、38，包括未编程状态(亦称的为“空置(blank)”)、最低或第一电荷量(亦称的为“第一电位”)、中间或第二电荷量(亦称的为“第二电位”)、最高或第三电荷量(亦称的为“第三电位”)。
于一个实施例中，编程技术包含热电子注入，亦称的为信道热电子注入(CHE)。然而，应了解到，能对编程技术作修正，以适应使用的特定内存装置中的变化。
使用热电子注入，能藉由施加电压至漏极16和至栅电极32，而编程第一电荷储存单元36。源极14作用为电子的来源，用来CHE编程第一电荷储存单元36。于一个实施例中，施加电压电位至源极14(而不似习知电荷陷捕电介质快闪装置所示的接地或浮置源极14)。
施加于栅电极32、源极14和漏极16的电压产生穿过电介质层26、30和电荷储存层28的垂直电场，和沿着从源极14至漏极16的信道20长度的横向电场。于给定的阈值电压，信道20反向而使得电子吸离源极14并开始加速朝向漏极16。当电子沿着信道20的长度移动，电子增加能量，并依于获得的足够能量，电子跳过下电介质层26的位能障壁并进入所述的电荷储存层28，并陷捕于所述的电荷储存层28中。
电子跳越位能障壁的或然率于邻接漏极16的第一电荷储存单元36的区域为最大，电子于此处获得最多的能量。这些加速电子称的为热电子，而热电子一旦注入电荷储存层之后，停留在电荷储存层28的第一电荷储存单元36中。陷捕的电子由于此处所述的层的低导电性和低横向电场，而倾向于不会横向分布通过电荷储存层28。因此，陷捕的电荷保留于局部邻接所述的漏极16的第一电荷储存单元36的电荷陷捕区。
上述编程第一电荷储存单元36的技术能用来编程第二电荷储存单元38，但是反向源极14和漏极16的功能。详言的，适当的电压施加到源极14、漏极16、和/或栅电极32，而使得漏极16作用为行经沿着信道20从漏极16朝向源极14的电子的来源。因此，源极和漏极二词能交换使用。然而，为了说明的目的，将使用术语表(nomenclature)来描述电荷储存单元36、38其中任一个的编程，而使得源极14作用为电子的来源，如习知技术使用方式。
表1包括范例电压电位和能施加到栅电极32、源极14、和漏极16的脉冲持续时间，来编程电荷储存单元36、38。应注意的是表1中所表示的值将依于被编程的内存装置10的特定特性而改变。
表1
能使用习知技术来施行内存装置10的检验编程，并读取内存装置10。举例而言，能相关于编程方向的相反方向而读取电荷储存单元36、38。
为了简化说明的目的，用一系列的步骤显示和说明图3至图6的方法，应了解到本发明并不限于各步骤的次序。依照本发明，一些步骤可发生于不同的次序，和/或与此处所显示和说明的步骤同时发生。然而，并非所有显示的步骤必须依照本发明的态样的方法施行。
另外参照图3，将说明擦除快闪EEPROM存储单元的数组的方法。用预编程步骤100开始擦除方法，其中编程于内存装置的数组或区段(sector)中各存储单元10的正常位36和互补位38的其中之一或二者至大约相同的电荷电位。电荷储存单元36、38的预编程能包括将电荷经由信道热电子注入或另外适当技术而注入到存储单元10。详言的，足够的电荷能注入或否则编程成电荷储存单元36、38，以用所有的“0”来预编程装置(亦即，编程状态)。预编程的目的是要将所有的存储单元带至相同的电位，以尽量避免于正常操作期间实质过度擦除，而具有既未编程，或也许已丧失电荷的相同的存储单元。
于步骤110，能藉由施加一个或多个适当的擦除脉冲，而擦除于步骤100已预编程的各电荷储存单元36、38。能使用热电洞注入而完成擦除电荷储存单元36、38。然而，应了解到亦可使用其它适当的擦除操作。于一个实施例中，例如，各存储单元10的各电荷储存单元(正常位36和互补位38)能藉由施加负擦除电压(例如，大约-5伏特至大约-10伏特)经由字线(WL0、WL1、…、WLm)至栅电极，并施加正擦除电压(例如，大约+4伏特至大约+8伏特)经由位线(BL0、BL1、□□□、BLn)至漏极16源极14而同时擦除。或可取而代的，所有的正常位和所有的互补位能藉由施加适当的电压电位以分别完成漏极侧热电洞注入和源极侧热电洞注入而分别擦除。最好，能同时擦除在数组或区段内所有或多数的存储单元。
于施加擦除脉冲110至各电荷储存单元后，于步骤120施行擦除检验。详言的，使用擦除检验120以判定在各存储单元10内的任何电荷储存单元36、38是否已为欠擦除。判定任何储存单元是否已为欠擦除包括读取各电荷储存单元36、38(例如，于反方向读取)以判定阈值电压(VT)是否为用于擦除状态的大约预定最大值。若阈值电压是在用于擦除状态的预定最大值的上，则于步骤110判定所述的储存单元为欠擦除并施加另一擦除脉冲至数组内的所有的存储单元。应用步骤110和120直到于步骤120区段内的所有存储单元10的所有位36、38已通过擦除检验为止，而因此判定为已擦除。
回头参照图1，于擦除和检验步骤110和120以后，可能过度擦除于数组或区段内之一些存储单元。也就是说，某些存储单元可能有过量的正电荷或电洞40陷捕于电荷储存层28内。于此情况，过度擦除存储单元的电荷储存层28空乏电子并充正电荷。正电荷40也许陷捕于信道区域20上的电荷储存层28内(如所示)，也许陷捕于各电荷储存单元的端部(例如，各电荷储存单元36、38的横向外侧)或在整个栅极堆栈的外侧。于一个实施例中，过度擦除存储单元具有低于0伏特的阈值电压。或者，过度擦除存储单元可具有仍低于所希望和预定最小阈值电压的正阈值电压。
于一个实施例中，如图3中所示，于步骤130中正栅极应力操作同时施加于数组或区段内的所有存储单元。例如，于一个实施例中，正栅极应力操作130包括同时施加例如大约8伏特至大约12伏特的正栅极电压至所有的字线(栅电极)，而接地所有的位线(源极和漏极)。例如，能应用正栅极应力持续大约1毫秒(ms)至大约5秒时间。然而，可使用其它持续时间的正栅极应力脉冲。
正栅极应力操作130提供同时更正或否则补偿过度擦除双位存储单元的数组的方法。此外，如以下的更充分讨论，使用正栅极应力操作而得到更严格的阈值电压分布。
于一个替代实施例中，如图4和图5中所示，正栅极应力130配合软编程操作135而增强性能和效率。于一个实施例中(图4)，软编程操作135先于正栅极应力130施行。而于另一个实施例中，如图5中所示，首先实施正栅极应力130，接着再适当地施行软编程操作135。软编程操作135能以一个存储单元接着一个存储单元的方式操作，或以一行接着一行的方式操作。可选择使用，藉由软编程检验操作而完成软编程操作135，以判定是否任何的存储单元具有低于预定最小值VTMIN的阈值电压，所述的预定最小值VTMIN可低于或不低于0电压。正栅极应力130结合软编程操作135对于更正具有极端低阈值电压(例如，正于或低于预定VTMIN)的存储单元特别有效。
于一个实施例中，藉由施加电压电位(例如，大约+4伏特至大约+8伏特)至栅电极，以及施加电压电位(例如，大约+3伏特至大约+5伏特)至漏极，同时接地或浮置源极，而执行正常位36的软编程。于一个实施例中，软编程应用具有大约0.5微秒至大约0.5秒之间的脉冲。应了解到这些电压电位和所持续的时间长度可以改变，以选择沿着信道20于某一点电荷注入到电荷储存层28内。再者，如先前技术所知，能调整电压电位。
或可取而代的，如图6中所示，于擦除步骤110后接着进行软编程步骤135和正栅极应力步骤130。于此实施例中，于过度擦除补偿步骤(亦即软编程135和正栅极应力130)后，施行擦除检验操作120，以判定是否任何的存储单元为欠擦除。若判定有一个或多个存储单元是在欠擦除状况，则重复步骤110、135、130、和120，直到在数组内的所有的存储单元既非欠擦除且亦非过度擦除为止。
于图3至图6所示的所有实施例中，正栅极应力130和软编程135最好制作成嵌入的擦除序列演算之一部分。
兹参照图7，提供存储单元数对于阈值电压VT的范例图。实曲线710表示于擦除操作后(譬如显示及说明于图3至图6的步骤120)存储单元的阈值电压。虚线部分715表示正栅极应力如何选择使用软编程而更正最过度擦除的存储单元，以及典型地成功增加最过度擦除的存储单元的阈值电压至0。虚线720表示依照本发明的方法后存储单元的阈值电压分布。并不受到理论上的限制，于本发明中所使用的正栅极应力有效提供了较习知使用擦除序列(由VTMIN和V′TMIN间的差所表示)所完成的阈值电压分布要严格约30％。
虽然已详细说明了本发明的特定实施例，但应了解到本发明并不受限于这些实施例所对应的范围，而是包括了来自所附权利要求书的精神和所述内容范围内的所有的改变、修饰和均等事项。
权利要求
1.一种擦除快闪电可擦除可编程只读存储器(EEPROM)装置的方法，所述的EEPROM装置包括多个存储单元(10)，各存储单元(10)具有包含至少第一电荷储存单元(36)和第二电荷储存单元(38)的电荷储存层(28)，所述的电荷储存层(28)配置于上电介质层(30)和下电介质层(26)之间，以及配置于所述的上电介质层上的栅电极(32)，所述的下电介质层(26)配置于衬底(12)的上，所述的衬底(12)具有邻接所述的第一电荷储存单元(36)的第一导电区(16)和邻接所述的第二电荷储存单元(38)的第二导电区(14)，所述的方法包括(a)施加擦除脉冲(110)至所述的多个存储单元(10)；(b)擦除检验(120)所述的多个存储单元(10)，以判定在所述的多个存储单元(10)中是否有任何欠擦除存储单元；以及(c)施加正栅极应力(130)于所述的多个存储单元(10)，以减少在所述的电荷储存层(28)内的正电荷(40)的数量。
2.如权利要求1所述方法，还包括重复步骤(a)和(b)直到检验所有的存储单元(10)都不是欠擦除为止。
3.如权利要求1或2所述的方法，还包括编程(100)所述的多个存储单元(10)至预定的电位。
4.如权利要求书1至3中任何一项所述的方法，其中施加正栅极应力(130)有效地更正其为过度擦除的任何存储单元(10)。
5.如权利要求1至3中任何一项所述的方法，其中步骤(c)包括接地所有的位线(BL0、BL1、…、BLn)，这些位线(BL0、BL1、…、BLn)连接至所述的多个存储单元(10)的各存储单元的所述的第一和第二导电区(14、16)的至少其中之一；施加正电压至所有的字线(WL0、WL1、…、WLm)，这些字线(WL0、WL1、…、WLm)连接至所述的多个存储单元(10)的各存储单元的所述的栅电极(32)。
6.如权利要求5所述的方法，其中施加至所有字线(WL0、WL1、…、WLm)的正电压在大约+9伏特至大约+11伏特之间。
7.如权利要求1至6中任何一项所述的方法，还包括施加软编程脉冲(135)至所述的多个存储单元(10)中的任何存储单元，这些存储单元(10)具有低于预先定义最小值(VTMIN)的阈值电压。
8.如权利要求7所述的方法，其中施加软编程脉冲(135)包括施加大约+4伏特至大约+8伏特的电压电位至所述的栅电极(32)；以及施加大约+3伏特至大约+5伏特的电压电位至所述的第一和第二导电区(14、16)的至少其中之一。
9.如权利要求7所述的方法，还包括在施加软编程脉冲(135)步骤之前，软编程检验所述的多个个存储单元(10)，以判定是否任何的存储单元(10)具有低于预先定义最小值(VTMIN)的阈值电压。
10.如权利要求2至9中任何一项所述的方法，其中步骤(a)包括施加大约-5伏特至大约-10伏特的负栅极擦除电位至所述的多个存储单元(10)的所述的栅电极(32)；以及施加大约+4伏特至大约+8伏特的电压电位至所述的多个存储单元(10)的所述的第一和第二导电区(14、16)的至少其中之一。
全文摘要
一种擦除由多个存储单元(10)所组成的快闪电可擦除只读存储器(EEPROM)装置的方法，包括预编程(100)多个存储单元(10)、施加擦除脉冲(110)至所述的多个存储单元(10)、接着进行擦除检验(120)。擦除检验(120)后接着软编程(135)任何具有阈值电压低于预定最小电位(V
文档编号G11C16/04GK1864231SQ200480028952
公开日2006年11月15日 申请日期2004年9月16日 优先权日2003年10月2日
发明者D·汉密尔顿, Z·刘, M·W·伦道夫, Y·何, E·夏, K·坦派罗, M·李, A·马达哈尼 申请人:先进微装置公司