专利名称：半导体存储器的制作方法
技术领域：
本发明涉及与时钟信号同步运行的半导体存储器。
背景技术：
作为与时钟信号同步运行的半导体存储器，同步DRAM是公知的。这种类型的半导体存储器在芯片使能信号激活的期间将由输入电路接收到的输入信号(例如，地址信号)传输到锁存电路，并与时钟信号同步地锁存所传输的信号。被锁存的信号被提供给译码器等。
用于访问半导体存储器的系统与时钟信号同步地向半导体存储器提供输入信号和芯片使能信号。例如，日本未审查专利申请公开No.10-55665描述了为了确保与时钟信号同步地锁存地址信号，半导体存储器的内部电路的运行余量被用来使得芯片使能信号激活的期间长于输入信号的有效期间。
另一方面，已知伪SRAM、伪DRAM等是与时钟信号不同步的半导体存储器。这种类型的半导体存储器通过芯片使能信号控制用于接收诸如地址信号之类的输入信号的输入电路，以便减少待机电流。换言之，通过只在芯片使能信号激活的期间激活输入电路来减少待机电流。由输入电路接收到的输入信号通过由将芯片使能信号延迟而获得的信号锁存，然后被提供给译码器等。
发明内容
本发明的目的是提供一种时钟同步型半导体存储器，其中由芯片使能信号控制输入信号的输入电路，并且可以确保通过锁存电路锁存由输入电路接收的输入信号。
在根据本发明一个方面的半导体存储器中，时钟输入缓冲器接收用于操作内部电路的时钟信号。使能输入缓冲器接收用于使存储器核心能工作的芯片使能信号。信号输入缓冲器在芯片使能信号激活时被激活并接收输入信号。信号输入缓冲器在芯片使能信号不激活时被禁止，从而停止其工作。通过只在芯片使能信号激活时激活信号输入缓冲器，减小了待机电流。锁存信号发生器与如下两个定时中的较晚一个同步地锁存信号通过将芯片使能信号延迟而获得的延迟芯片使能信号被激活的定时，和由时钟输入缓冲器接收的时钟信号的转变定时。锁存电路与锁存信号同步地锁存由信号输入缓冲器接收的输入信号。
根据上面的结构，在输入信号的建立时间相对于时钟信号长的情形中，输入信号与时钟信号同步地被锁存。在输入信号的建立时间相对于时钟信号短的情形中，输入信号与延迟芯片使能信号同步地被锁存，该延迟芯片使能信号与时钟信号不同步。这样，输入信号可以确保被锁存，而不增加待机电流。换言之，在由芯片使能信号控制信号输入缓冲器以减少待机电流的时钟同步型半导体存储器中，即使输入信号的建立时间相对于时钟信号短，输入信号也能确保被锁存。这样，可以减少电极电流，并防止可能由不充足的建立导致的输入信号的不正确锁存而引起的半导体存储器的误操作。
在根据本发明一个方面的半导体存储器的优选示例中，信号输入缓冲器是地址输入缓冲器，其接收指示要被访问的存储器单元的地址信号。通常，地址信号被共同提供给包含半导体存储器的系统中的多个其他器件。这样，用于在系统中传输地址信号的地址线上的负载变大。因此，地址信号到达半导体存储器的定时变得晚于芯片使能信号到达半导体存储器的定时。通过应用本发明，即使在地址线上的负载大并且因此地址信号晚于芯片使能信号被传输的情形中，输入信号也能确保被锁存，从而防止了误操作。
在根据本发明一个方面的半导体存储器的优选示例中，命令输入缓冲器接收对存储器核心进行访问的访问请求。命令译码器与锁存信号同步地接收由命令输入缓冲器接收的访问请求，对该访问请求译码，并输出用于操作存储器核心的操作控制信号。核心控制电路响应于命令译码器的译码结果(操作控制信号)，访问存储器核心。
在芯片使能信号的建立时间相对于时钟信号短并且地址信号与延迟芯片使能信号同步地被锁存的情形中，地址信号的锁存定时晚于在地址信号与时钟信号同步地被锁存的情形中的锁存定时。在这种情形中，命令译码器与根据延迟芯片使能信号生成的锁存信号同步地输出操作控制信号。类似地，在芯片使能信号的建立时间相对于时钟信号长并且地址信号与时钟信号同步地被锁存的情形中，与时钟信号同步地输出操作控制信号。以这种方式，根据地址信号的锁存定时改变命令译码器的工作定时。这样，可以使得向存储器核心提供地址信号的定时与存储器核心的开始工作的定时一致。由此，可以防止由不正确的地址信号导致的存储器核心的误操作。
在根据本发明一个方面的半导体存储器的优选示例中，刷新定时器以预定周期生成用于刷新存储器单元的刷新请求。刷新计数器与刷新请求同步地顺序生成指示要被刷新的存储器单元的刷新地址信号。当访问请求和刷新请求竞争时，仲裁器判断它们中的哪一个要被安排在另一个之前。这样，刷新操作自动执行，而不需要从半导体存储器外部被识别。因此，在自动执行刷新操作的时钟同步型半导体存储器(例如，伪SRAM)中，输入信号可以确保被锁存，而不增加待机电流，从而防止了误操作。
当结合附图阅读时，从下面的详细描述中，本发明的本质、原理和用途就会变得更加清楚，附图中相似的部件用相同的参考标号表示，其中图1是根据本发明的半导体存储器的实施例的框图；图2是示出了图1所示的锁存信号发生器的细节的电路图；图3是示出了图2所示的锁存信号发生器的操作的时序图；图4是示出了图2所示的锁存信号发生器的另一操作的时序图；图5是示出建立时间和保持时间的变化的时序图；图6是示出了伪SRAM直至访问操作开始时的操作的时序图；图7是示出了伪SRAM直至访问操作开始时的另一操作的时序图；图8是示出了没有应用本发明的伪SRAM的问题的时序图。
具体实施例方式
本发明是为了解决如下问题而作出的。
在时钟同步型半导体存储器中，时钟信号的频率趋于变得更高。这使得难以保证半导体存储器的内部电路的运行余量。因此，当时钟信号的频率(工作频率)高时，即使使用上面的日本未审查专利申请公开中所描述的方法，地址信号也不一定能与时钟信号同步地被锁存。
此外，近来已经提出了时钟同步型伪SRAM。在这种伪SRAM中，在地址信号的输入电路由芯片使能信号控制并且地址信号与时钟信号同步地被锁存的情形中，如同在时钟同步型半导体存储器中一样，当芯片使能信号的建立时间相对于时钟信号是短的时候，地址信号不能被正确地锁存。换言之，锁存电路中的建立时间被缩短了与输入电路中由芯片使能信号导致的地址信号的延迟相对应的量，从而减少了锁存电路中的锁存余量。
另外，在用于访问半导体存储器的系统中，地址信号通常被共同提供给多个器件。这样，系统中的布线长度变长，并且布线上的负载也增加。因此，在许多情形中，地址信号晚于芯片使能信号到达半导体存储器。以这种方式，系统中的信号线上的负载也对减少锁存电路中的建立时间起到作用。随着时钟信号频率更高，建立时间和保持时间变得更短。这样，随着时钟信号频率更高，前述问题更明显。
另一方面，在时钟同步型伪SRAM中，考虑这样的情形由输入电路接收到的地址信号通过由将芯片使能信号延迟而获得的延迟信号被锁存，如同在时钟非同步型伪SRAM中一样。在这种情形中，当时钟信号的频率改变时，地址信号就不能被正确地锁存。更具体地说，前述被延迟的信号的生成定时不取决于时钟的周期。因此，时钟周期的改变会改变锁存定时。
下文将参考附图描述本发明的实施例。附图中，用粗线表示的信号线由多个位组成，双圆圈表示外部接头(对应于芯片上的焊盘)。在其信号名称末尾包括“Z”的信号代表正逻辑，而在其名称开头包括“/”的信号以及在其名称末尾包括“X”的信号代表负逻辑。
图1示出了根据本发明的半导体存储器的实施例。该半导体存储器被形成为时钟同步型伪SRAM芯片(器件)，其包括DRAM存储器单元(动态存储器单元)和SRAM接口。该伪SRAM周期性地在芯片内执行刷新操作而不需要从外部接收刷新命令，并保持已经写在存储器单元中的数据。
该伪SRAM包括用于分别接收写使能信号/WE、输出使能信号/OE、时钟信号CLK、芯片使能信号/CE和地址信号ADD的输入缓冲器10、12、14、16和18，数据输入和输出电路20，命令译码器22，仲裁器24，核心控制电路26，刷新定时器28，刷新计数器30，锁存信号发生器32，锁存电路34，地址切换电路36，行译码器38，列译码器40和存储器核心42。
输入缓冲器14总是激活的，并将时钟信号CLK输出为内部时钟信号CLKZ。输入缓冲器14工作为时钟输入缓冲器，其接收时钟信号CLK以使得内部电路工作。内部时钟信号CLKZ被提供给伪SRAM中的主要部分。输入缓冲器16总是激活的，并将芯片使能信号/CE输出为内部芯片使能信号CEX和输入使能信号INPENZ。输入使能信号INPENZ具有通过反转芯片使能信号/CE的逻辑而获得的逻辑。输入缓冲器16工作为使能输入缓冲器，其接收芯片使能信号/CE以使能存储器核心42。请注意，芯片使能信号也被称作芯片选择信号，并被用于选择在系统地址映射上指定的伪SRAM。
输入缓冲器10在输入使能信号INPENZ的激活期间被激活，并将写使能信号/WE输出为内部写使能信号WEX。输入缓冲器12在输入使能信号INPENZ的激活期间被激活，并将输出使能信号/OE输出为内部输出使能信号OEX。写使能信号/WE和输出使能信号/OE是访问请求信号，分别用于使存储器核心42执行写操作和读操作。输入缓冲器10和12分别工作为命令输入缓冲器，它们分别接收访问请求(写请求和读请求)以访问存储器核心42。
输入缓冲器18在输入使能信号INPENZ的激活期间被激活，接收指示要被访问的存储器单元MC的地址信号ADD，并将所接收的信号输出为内部地址信号ADDZ。输入缓冲器18工作为信号输入缓冲器(地址输入缓冲器)，其在芯片使能信号/CE激活时被激活以接收地址信号，并在芯片使能信号/CE不激活时被禁止以停止接收地址信号的操作。因为在输入使能信号INPENZ的非激活期间输入缓冲器10、12和18被禁止，所以可以在待机期间减少输入缓冲器10、12和18中的漏电流(电源间的馈通电流)。此外，即使输入信号被改变，伪SRAM中的电路也不工作。这样，可以减少待机电流。
数据输入和输出电路20包括未在图中示出的输出缓冲器和输入缓冲器。输出缓冲器在读出操作期间经由公共数据总线CDB接收从存储器单元MC读出的数据，并将接收到的数据输出到数据接头DQ。输出缓冲器的运行与通过使用内部输出使能信号OEX和内部时钟信号CLKZ生成的定时信号同步。输入缓冲器在写操作期间经由数据接头DQ接收要被写入的数据，并将接收到的数据输出到公共数据总线CDB。输入缓冲器的运行与通过使用内部写使能信号WEX和内部时钟信号CLKZ生成的定时信号同步。
命令译码器22与地址锁存信号ALATZ同步地接收内部写使能信号WEX(命令信号)和内部输出使能信号OEX(命令信号)，并对接收到的信号译码。命令译码器22当内部写使能信号WEX低时激活写控制信号WRZ以执行写操作，并且当内部输出使能信号OEX低时输出读控制信号RDZ以执行读操作。写控制信号WRZ和读控制信号RDZ是用于操作存储器核心42的操作控制信号。
仲裁器24比较控制信号RDZ和WRZ(外部访问请求)以及内部刷新请求信号IREFZ(刷新请求)的转变沿，以便判断控制信号RDZ和WRZ以及内部刷新请求信号IREFZ是否竞争，然后判断访问操作(外部访问操作)和刷新操作(内部访问操作)中的哪一个被安排在另一个之前。在访问操作被安排在刷新操作之前的情形中，仲裁器24临时保持刷新请求，并响应于访问请求输出读定时信号RDPZ或写定时信号WRPZ。然后，仲裁器24响应于与定时信号RDPZ或WRPZ相对应的存储器核心42的访问操作的完成，根据仲裁器24所保持的刷新请求输出刷新定时信号REFPZ。
在刷新操作被安排在访问操作之前的情形中，仲裁器24临时保持访问请求，并响应于刷新请求输出刷新定时信号REFPZ。然后，仲裁器24响应于与刷新请求相对应的存储器核心42的访问操作的完成，根据仲裁器24所保持的访问请求输出读定时信号RDPZ或写定时信号WRPZ。
核心控制电路26在接收读定时信号RDPZ、写定时信号WRPZ或刷新定时信号REFPZ时，输出定时信号以操作存储器核心42(字线激活信号、读出放大器激活信号、位线复位信号等)。核心控制电路26与存储器核心42的访问操作完成同步地输出激活结束信号ACTEZ或突发结束信号BSTEZ。突发结束信号BSTEZ在突发操作完成时被输出，在突发操作中，响应于单个外部访问请求，数据不止一次被输入到存储器核心42或从存储器核心42输出。
刷新定时器28以预定周期输出内部刷新请求信号IREFZ用于刷新存储器单元MC。例如，刷新定时器28包括用于生成振荡信号的环形振荡器和用于从环形振荡器的输出生成内部刷新请求信号IREFZ的分频器。刷新计数器30与内部刷新请求信号IREFZ同步地执行计数操作，从而生成指示要被刷新的存储器单元MC的刷新地址信号REFAD。
锁存信号发生器32使用内部时钟信号CLKZ、内部芯片使能信号CEX、激活结束信号ACTEZ和突发结束信号BSTEZ，生成地址锁存信号ALATZ用于锁存内部地址信号ADDZ。锁存信号发生器32与如下两个定时中的较晚一个同步地生成地址锁存信号ALATZ通过将芯片使能信号/CE延迟而获得的延迟芯片使能信号(后面描述的图2中的节点ND3)被激活处的定时，和内部时钟信号CLKZ(图2中的节点ND2)的转变定时。地址锁存信号ALATZ还被用作命令译码器24的译码定时信号。
锁存电路34与地址锁存信号ALATZ同步地锁存内部地址信号ADDZ，并且将所锁存的地址输出为行地址信号RAZ(地址的高位)和列地址信号CAZ(地址的低位)。行地址信号RAZ被用来选择字线WL。列地址信号CAZ被用来选择位线BL(或者/BL)。
地址切换电路36在存储器核心42执行刷新操作时将刷新地址信号REFAD输出为行地址信号IRAZ，并且在存储器核心42执行写操作或读操作时将行地址信号RAZ输出为行地址信号IRAZ。响应于来自核心控制电路的切换信号(未示出)，执行地址切换电路36的切换操作。
行译码器38对行地址信号IRAZ译码以生成行地址译码信号，并将这样生成的信号提供给字译码器部分WDEC。列译码器40对列地址信号CAZ译码以生成列地址译码信号，并将这样生成的信号提供给列译码器部分CDEC。
存储器核心42包括存储器阵列ARY、字译码器部分WDEC、读出放大器部分SA、预充电部分PRE、列译码器部分CDEC、读出缓冲部分SB以及写入放大器部分WA。存储器阵列ARY包括多个易失性存储器单元MC(动态存储器单元)、连接到存储器单元MC的多个BL和/BL(互补位线)以及多个字线WL。每个存储器单元MC与典型的DRAM存储器单元相同，并包括用于将数据保持为电荷的电容器和布置在电容器与位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极连接到字线WL。通过选择字线WL，可以执行读操作、写操作和刷新操作中的任一种。在执行读操作、写操作和刷新操作中的任一种之后，存储器阵列ARY响应于来自核心控制电路26的位线复位信号，执行预充电操作，用于对位线BL和/BL预充电以使它们具有预定的电压。
字译码器部分WDEC与来自核心控制电路26的字线激活信号同步地选择多个字线WL中的一个，并将选中的字线WL的电平改变为高电平。列译码器部分CDEC根据列地址信号CAD输出列线信号，用于打开列开关(未示出)，该列开关将位线BL或/BL连接到数据总线DB。
读出放大器部分SA包括多个读出放大器。每一个读出放大器响应于来自核心控制电路26的读出放大器激活信号而工作，并将位线BL或/BL上的数据的信号幅度放大。被读出放大器放大后的数据在读操作期间经由列开关被传送到数据总线DB，在写操作期间经由位线被写到存储器单元MC上。预充电部分PRE包括多个分别连接到位线BL和/BL对的预充电电路。每个预充电电路响应于位线复位信号对位线BL或/BL预充电以使它们具有预定的电压。
读出缓冲部分SB将数据总线DB上的读出数据的信号幅度放大，并将该数据输出到公共数据总线CDB。写入放大器部分WA将公共数据总线CDB上的写入数据的信号幅度放大，并将该数据输出到数据总线DB。
图2示出了图1所示的锁存信号发生器32的细节。锁存信号发生器32包括或(OR)电路32a、与(NOR)门32b、触发器(flip-flop)32c、与非(NAND)门32d、触发器32e、定时发生器32f和AND电路32g。
OR电路32a在接收激活结束信号ACTEZ或突发结束信号BSTEZ时，将触发器32c的复位端R设置为高电平。在内部芯片使能信号CEX和内部时钟信号CLKZ都为低时，NOR门32b设置触发32c的置位端S。触发器32c当在其置位端S处接收高电平时被设置为低，当在其复位端R处接收高电平时被复位为高。换言之，在芯片使能信号/CE被激活为低后，触发器32c与时钟信号CLK的第一个下降沿同步地被置位，并与存储器核心42的操作完成同步地被复位。
在触发器32c输出低电平时期(置位期)期间，NAND门32d与内部时钟信号CLKZ的上升沿同步地设置触发器32e的置位端S。触发器32e当在其置位端S接收低电平时被设置为高，当在其复位端R接收低电平时被复位为低。换言之，在芯片使能信号/CE被激活为低后，触发器32e与时钟信号CLK的第一个上升沿同步地被置位，并与存储器核心42的操作完成同步地被复位。
在从内部芯片使能信号CEX的下降沿开始延迟了延迟电路DLY的延时之后，定时发生器32f将节点ND3设置为高电平。也就是说，定时发生器32f生成通过将芯片使能信号/CE延迟预定时间而获得的延迟芯片使能信号。在触发器32e的输出(节点ND2)和定时发生器32f的输出(节点ND3)都是高的时期期间，AND电路32g激活地址锁存信号ALATZ。
图3示出了图2所示的锁存信号发生器32的操作。图3中的波形示出了这样的示例输入的芯片使能信号/CE相对于时钟信号CLK的上升沿具有足够的建立时间t1S。
在时钟信号CLK和芯片使能信号/CE都变为低时，作为图2所示触发器32c的输出的节点ND1的电平变为低电平(图3中的(a))。在从芯片使能信号/CE激活开始的预定时间后，作为定时发生器32f的输出的节点ND3的电平变为高电平(图3中的(b))。在芯片使能信号/CE被激活后，作为触发器32e的输出的节点ND2的电平与时钟信号CLK的第一个上升沿同步地变为高电平(图3中的(c))。
在建立时间t1S长于延迟电路DLY的延时D1的情形中，即，建立时间t1S有余量的情形中，节点ND2转变为高电平的定时落后于节点ND3转变为高电平的定时。这样，地址锁存信号ALATZ与时钟信号CLK的上升沿同步地被激活(图3中的(d))。然后，执行访问操作(读操作或写操作)。在访问操作结束后，节点ND1和ND2与从核心控制电路26输出的激活结束信号ACTEZ或突发结束信号BSTEZ同步地被复位(图3中的(e))。地址锁存信号ALATZ与节点ND2的复位同步地被禁止(图3中的(f))。
图4示出了图2所示的锁存信号发生器32的另一操作。在图4的描述中，没有详细描述与图3相同的操作。图4中的波形示出了这样的示例输入的芯片使能信号/CE相对于时钟信号CLK的上升沿没有足够的建立时间t1S。
在该示例中，建立时间t1S没有足够的余量。这样，节点ND3转变为高电平的定时落后于时钟信号CLK的上升沿(图4中的(a))。也就是说，节点ND3转变为高电平的定时落后于节点ND2转变为高电平的定时。因此，地址锁存信号ALATZ与时钟信号CLK不同步。在从芯片使能信号/CE激活开始的预定时间后生成地址锁存信号ALATZ(图4中的(b))。
以这种方式，在建立时间t1S有足够余量的情形中，地址锁存信号ALATZ与时钟信号CLK同步地生成。另一方面，在建立时间t1S没有足够余量的情形中，地址锁存信号ALATZ与通过将芯片使能信号/CE延迟而获得的信号同步地生成。
图5示出了建立时间t1S和保持时间t1H的变化。建立时间t1S定义在时钟信号CLK上升之前要使输入信号有效的最短时间。保持时间t1H定义在时钟信号CLK上升后输入信号要被保持的最短时间。建立时间t1S和保持时间t1H是考虑到半导体制造过程中出现的半导体器件特性的变化以及半导体器件被操作时的温度和电源电压的变化而确定的，从而确保即使在最坏情况下也能接受输入信号。
通常，访问半导体存储器的系统(例如，CPU)输出信号(ADD、/CE等)，该信号与时钟信号CLK的上升沿同步地被提供给伪SRAM。由于输出该信号的电路的驱动性能(器件特性的制造误差)以及系统的电源电压和工作温度，从系统输出的该信号到达伪SRAM的定时变化了。
地址信号ADD等的有效期大致等于一个时钟周期(t1S+t1H＝一个时钟周期)，因为这样的信号与时钟信号CLK的上升沿同步地输出。更具体地，因为存在转变沿时间以及作为位之间的时间差的偏移，所以有效期变得略短于一个时钟周期。这样，随着地址信号ADD到达伪SRAM的定时更晚，建立时间t1S变得更短，而保持时间t1H变得更长。另一方面，随着地址信号ADD到达伪SRAM的定时更早，建立时间t1S变得更长而保持时间t1H变得更短。
从系统输出的信号经由诸如总线线路之类的在系统中形成的信号线被提供给伪SRAM。通常，地址信号ADD被共同提供给系统中多个器件。这种情形中，地址信号ADD的负载大于芯片使能信号/CE的负载。这样，在许多情形中，地址信号ADD晚于芯片使能信号/CE到达伪SRAM。考虑到上面的事实，在伪SRAM(包括本发明的伪SRAM)中，允许地址信号ADD在从芯片使能信号/CE被激活的定时开始预定时间tASCL后被输入。
图6示出了伪SRAM直至访问操作开始时的操作。图6中的波形示出了这样的示例输入的芯片使能信号/CE相对于时钟信号CLK的上升沿具有足够的建立时间t1S。用于访问伪SRAM的系统在相同的定时处向伪SRAM提供输入信号，诸如地址信号ADD和芯片使能信号/CE。实际上，如图5所示，因为系统中地址信号线上的负载，地址信号ADD晚于芯片使能信号/CE到达伪SRAM。
图1所示的输入缓冲器16与芯片使能信号/CE的激活同步地激活输入使能信号INPENZ(图6中的(a))。输入缓冲器18与输入使能信号INPENZ同步地接收地址信号ADD(图6中的(b))。因为建立时间t1S有足够的余量，所以与图3所示一样，地址锁存信号ALATZ与时钟信号CLK的上升沿同步地生成(图6中的(c))。然后，锁存电路34与地址锁存信号ALATZ同步地接收带有余量的内部地址信号ADDZ，并将接收到的信号输出为行地址信号RAZ和列地址信号CAZ(图6中的(d))。命令译码器22与地址锁存信号ALATZ同步地输出读控制信号RDZ或写控制信号WRZ(图6中的(e))。如上所述，地址信号ADD的有效期大致等于一个时钟周期。这样，在输入使能信号INPENZ是高的时期期间，内部地址信号ADDZ随着地址信号ADD的变化而改变(图6中的(f))。
图7示出了伪SRAM直至访问操作开始时的另一操作。在图7的描述中，没有详细描述与图6中相同的操作。图7中的波形示出了这样的示例输入的芯片使能信号/CE相对于时钟信号CLK的上升沿没有足够的建立时间t1S。
输入使能信号INPENZ相对于芯片使能信号/CE被激活处的定时与图6的示例一样。因为建立时间t1S没有足够的余量，所以与图4所示一样，通过使用通过将芯片使能信号/CE延迟而获得的信号，生成地址锁存信号ALATZ(图7中的(a))。然后，锁存电路34与地址锁存信号ALATZ同步地接收带有余量的内部地址信号ADDZ，并将接收到的信号输出为行地址信号RAZ和列地址信号CAZ(图7中的(b))。
图7的(c)中的虚线示出了地址锁存信号ALATZ与时钟信号CLK同步地生成的情形(即，没有应用本发明的情形)。当尽管建立时间t1S没有余量，还是与时钟信号CLK同步地生成地址锁存信号ALATZ时，锁存电路34在地址信号ADDZ变为有效之前开始锁存操作。在这种情形中，锁存了不正确的地址信号ADDZ，这样导致伪SRAM的误操作。
图7的(d)中的虚线示出了命令译码器22与时钟信号CLK同步运行的情形(即，没有应用本发明的情形)。在这种情形中，向存储器核心42提供行地址信号RAZ的定时与由核心控制电路26生成的定时信号(未示出)的定时彼此偏移。换言之，定时信号比行地址信号RAZ相对早地被提供给存储器核心42。这导致伪SRAM的误操作。
图8示出了没有应用本发明的伪SRAM的问题。通常，由于晶体管驱动性能(器件特性的制造误差)、电源电压和工作温度的变化，半导体存储器中的内部信号的发生定时会变化。这样，伪SRAM的内部电路被设计为即使在地址锁存信号ALATZ的定时由于内部信号的定时变化而改变的情形中，也要确保锁存地址信号ADD(图8中的(a))。
另一方面，在伪SRAM(其通过使用通过将芯片使能信号/CE延迟而获得的信号生成地址锁存信号ALATZ)被修改为时钟同步型的情形中，地址信号ADD的有效期大致等于时钟信号CLK的一个周期，如参考图5所描述的一样。这样，随着时钟信号CLK的频率变得更高，内部地址信号ADDZ的有效期变得更短(图8中的(b))。因此，如图8中粗箭头所示，在地址锁存信号ALATZ的发生定时较晚的情形中，不能锁存正确的内部地址信号ADDZ，这样导致伪SRAM的误操作(图8中的(c))。为了防止伪SRAM的误操作，必须降低时钟频率。但是，时钟频率的减小阻碍了伪SRAM性能的改进。
根据本发明，生成地址锁存信号ALATZ的锁存信号发生器32中的信号发生途径根据建立时间t1S的长度改变。因此，可以防止前述问题。更具体地，当建立时间t1S长时，锁存信号发生器32与时钟信号CLK同步地生成地址锁存信号ALATZ，并且当建立时间t1S短时，锁存信号发生器32与芯片使能信号/CE同步地生成地址锁存信号ALATZ。这样，可以只考虑建立时间t1S短的情形，设置通过将芯片使能信号/CE延迟而获得的信号的延时(图2所示延迟电路DLY)。因此，可以生成能够确保锁存内部地址信号ADDZ的地址锁存信号ALATZ。
如上所述，根据本实施例，在由输入使能信号INPENZ控制地址信号ADD的输入缓冲器18的时钟同步型伪SRAM中，即使在地址信号ADD的建立时间t1S相对于时钟信号CLK短的情形中，地址信号ADD也能确保被锁存。因此，可以减少待机电流，同时可以防止由地址信号ADD的不正确锁存导致的半导体存储器的误操作。
当建立时间t1S短时，地址信号ADD与通过将芯片使能信号/CE延迟而获得的信号同步地被锁存。这样，在考虑到含有伪SRAM的系统中的传输地址信号的信号线上的负载，设置定时规格tASCL(即，地址信号ADD相对于芯片使能信号/CE的延时)的情形中(即，在地址信号ADD的实质建立时间短的情形中)，地址信号ADD也能确保被锁存。
通过与地址锁存信号ALATZ同步地操作命令译码器22，即使地址锁存信号ALATZ的激活定时被改变，存储器核心42的工作定时也可以总是与被提供给存储器核心42的地址信号(即，地址译码信号)的供给定时一致。这样，可以防止由于提供给存储器核心42的信号之间的时滞导致的误操作。
在上面的实施例中，已经描述了其中将本发明应用到时钟同步型伪SRAM的示例。但是，本发明并不局限于此。例如，本发明可以被应用到其他时钟同步型半导体存储器中，诸如同步DRAM、同步SRAM和同步闪存。
在上面的实施例中，已经描述了其中将本发明应用到伪SRAM芯片中的示例。但是本发明并不局限于此。例如，当本发明被应用到安装在系统LSI上的伪SRAM核心时，可以获得相同的效果。
本发明并不局限于上面的实施例，可以做出各种修改而不脱离本发明的精神和范围。可以对部件中的一部分或全部做出改进。
本申请基于2004年5月20日提交的在先日本专利申请No.2004-150561，并要求享受其优先权，该申请的全部内容通过引用结合于此。
权利要求
1.一种半导体存储器，包括具有存储器单元的存储器核心；时钟输入缓冲器，所述时钟输入缓冲器接收用于操作内部电路的时钟信号；使能输入缓冲器，所述使能输入缓冲器接收使所述存储器核心能工作的芯片使能信号；信号输入缓冲器，所述信号输入缓冲器在所述芯片使能信号激活时被激活以接收输入信号，并且在所述芯片使能信号不激活时被禁止；锁存信号发生器，所述锁存信号发生器与如下定时中的较晚一个同步地生成锁存信号通过将所述芯片使能信号延迟而获得的延迟芯片使能信号被激活的定时，和由所述时钟输入缓冲器接收的所述时钟信号的转变定时；和锁存电路，所述锁存电路与所述锁存信号同步地锁存由所述信号输入缓冲器接收的输入信号。
2.根据权利要求1所述的半导体存储器，其中所述信号输入缓冲器是接收指示要被访问的所述存储器单元的地址信号的地址输入缓冲器。
3.根据权利要求2所述的半导体存储器，包括命令输入缓冲器，所述命令输入缓冲器接收对所述存储器核心进行访问的访问请求；命令译码器，所述命令译码器与所述锁存信号同步地接收并译码由所述命令输入缓冲器接收的所述访问请求，并输出用于操作所述存储器核心的操作控制信号；和核心控制电路，所述核心控制电路响应于所述命令译码器的译码结果访问所述存储器核心。
4.根据权利要求1所述的半导体存储器，包括刷新定时器，所述刷新定时器以预定周期生成刷新请求以刷新所述存储器单元；刷新计数器，所述刷新计数器与所述刷新请求同步地顺序生成刷新地址信号，所述刷新地址信号指示所述存储器单元中的哪一个要被刷新；和仲裁器，所述仲裁器当所述访问请求和所述刷新请求竞争时，判断它们中的哪一个要被安排在另一个之前。
全文摘要
本发明提供了一种半导体存储器。锁存信号发生器与如下定时中的较晚的一个同步地生成锁存信号通过将芯片使能信号延迟而获得的延迟芯片使能信号被激活的定时，和时钟信号的转变定时。锁存电路与锁存信号同步地锁存由信号输入缓冲器接收的输入信号。通过根据输入信号相对于时钟信号的建立时间改变生成锁存信号的定时，可以减少待机电流，并防止由输入信号的不正确锁存导致的半导体存储器的误操作。
文档编号G11C11/4076GK1700350SQ20051000176
公开日2005年11月23日 申请日期2005年1月19日 优先权日2004年5月20日
发明者池田仁史 申请人:富士通株式会社