专利名称：半导体存储器的制作方法
技术领域：
本发明涉及具有需要刷新(refresh)操作的动态存储器单元的半导体存储器，以及用于操作所述半导体存储器的方法。
背景技术：
最近几年，被称为伪SRAM(pseudo-SRAM)的半导体存储器已经受到关注。具有DRAM的存储器单元(动态存储器单元)的所述伪SRAM，通过自动地执行其内部存储器单元的刷新操作，来作为SRAM进行操作。所述动态存储器单元尺寸很小，因此其可以用于开发具有较低的每比特成本以及高容量的伪SRAM。
伪SRAM产生用于执行刷新操作的内部刷新请求，所述刷新操作与外部的访问请求(读取请求或写入请求)无关(与外部的访问请求异步)。
因此，存在刷新操作与访问操作(读取操作或写入操作)相冲突的情况。
由于伪SRAM具有SRAM接口，因此即使在发生冲突时，所述伪SRAM也需要对外部系统隐瞒刷新操作。因此，在这种类型的伪SRAM中，将外部访问周期(产品规格)设置得比在伪SRAM内部响应于外部访问请求所执行的单个访问操作的实际时间(内部访问操作时间)，和在伪SRAM内部所执行的单个刷新操作的实际时间(刷新操作时间)的总和还要长。外部访问周期指的是外部访问请求的最小提供间隔。在读取操作中，当读取请求与内部的刷新请求相冲突，并且在刷新操作之后执行读取操作时，读取访问时间最长，所述读取访问时间指的是从接收到读取请求到输出所读取的数据之间的时间。
为了救济由衬底中的晶体缺陷、在制造工艺期间的微粒等等所引起的缺陷，并且提高产量，诸如伪SRAM一类的半导体存储器都具有冗余电路。更具体地说，例如在测试过程中，使用冗余的字线代替有缺陷的字线，以对缺陷进行救济。在具有冗余电路的伪SRAM中，不得不在访问操作和刷新操作基础上判断是否使用了冗余电路。因此，用于冗余判断的时间导致访问时间的增加。尤其是在读取请求与内部的刷新请求相冲突，并且在刷新操作之后执行读取操作时，从接收到读取请求到输出所读取的数据之间，需要执行两次冗余判断。因此，对访问时间有很大影响。
诸如伪SRAM一类的半导体存储器具有刷新计数器，所述刷新计数器相继产生指出将被刷新的存储器单元的刷新地址。公开了一种基于刷新地址是相继产生的这一事实，预先执行下一刷新地址的冗余判断的技术。(例如，日本未经实审的专利申请公开号第2003-323798和2003-68071)在读取操作中，读取地址是同读取请求一起提供给伪SRAM的。因此，与刷新地址的冗余判断不同，不可能在接收到读取请求之前，预先执行读取地址的冗余判断。因此，按照惯例，当读取请求与内部的刷新请求相冲突，并且在刷新操作之后执行读取操作时，要在刷新操作之后执行读取地址的冗余判断。
发明内容
本发明的目的在于缩短半导体存储器的访问时间，所述半导体存储器在其内部自动地执行刷新操作。具体地说，本发明的目的在于，当内部的刷新请求与外部的访问请求相冲突，并且先执行刷新操作时，缩短对外部的访问请求进行响应的访问时间。
根据本发明的半导体存储器的一个方面，存储器核心具有多个常规存储器单元，以及用于救济有缺陷的常规存储器单元的至少一个冗余存储器单元。内部的请求产生器周期性地产生内部访问请求。命令输入电路接收通过外部端子所提供的外部访问请求。当内部访问请求与外部访问请求发生冲突时，仲裁器判断内部访问请求和外部访问请求中哪个具有更高的优先级。核心控制电路响应于所述内部访问请求和外部访问请求中的每个，使所述存储器核心执行内部访问操作和外部访问操作。
冗余判断电路响应于内部访问请求和外部访问请求中的每个，对访问常规存储器单元和冗余存储器单元中的哪个做出判断(冗余判断)。当仲裁器判断出优先级时，冗余判断电路以优先级的顺序执行与内部访问请求和外部访问请求中的每个相对应的冗余判断。当仲裁器赋予内部访问请求比外部访问请求更高的优先级时，冗余判断电路在响应于内部访问请求的内部访问操作期间执行与外部的访问请求相对应的冗余判断。因此，在响应于外部访问请求的外部访问操作期间，不需要执行冗余判断，并且因此可以缩短外部的访问时间。这样一来，可以缩短从接收到外部访问请求到读出存储器单元中所保存的数据之间的访问时间。具体地说，当把内部访问操作插入外部访问请求和外部访问操作之间时，访问时间变得最差。由于缩短了最差情况下的访问时间，因此可以改善半导体存储器的电特性。
保存电路在内部访问操作和外部访问操作中的每个操作开始时，与该开始同步地保存冗余判断电路的判断结果，并且将判断结果输出到存储器核心。这样，当在内部访问操作期间执行冗余判断的情况下，可以防止将判断结果发送到执行内部访问操作的存储器核心。换句话说，防止了存储器核心的误动作。
在本发明的半导体存储器的一个方面的优选实施例中，内部的地址产生器产生内部地址，该内部地址指示出根据内部访问请求所访问的常规存储器单元。地址输入电路通过外部端子接收外部地址，该外部地址指示出根据外部访问请求所访问的常规存储器单元。当仲裁器赋予内部访问请求比外部访问请求更高的优先级时，地址转换电路选择内部地址直到开始内部访问操作，并且响应于内部访问操作的开始，选择外部地址并且输出所选择的外部地址。根据该结构，在内部访问操作期间，冗余判断电路可以通过使用从地址转换电路所输出的外部地址而开始冗余判断。
在本发明的半导体存储器的一个方面的优选实施例中，预译码器对从地址转换电路所输出的地址进行预译码。冗余判断电路响应于从预译码器所输出的地址，执行冗余判断。
在本发明的半导体存储器的一个方面的优选实施例中，冗余判断电路具有编程电路，该编程电路对指示出有缺陷的常规存储器单元的地址进行编程。当被编程的地址与从地址转换电路中所输出的地址相符时，所述编程电路输出命中信号。保存电路在所述内部访问操作和外部访问操作中的每个操作开始时，与该开始同步地保存所述命中信号，并且将被保存的命中信号输出到所述存储器核心。这样，如果冗余判断电路在内部访问操作期间，执行外部地址的冗余判断，并且输出了命中信号，则在外部访问操作开始之前，由保存电路保存所述命中信号。因此，存储器核心可以响应于从保存电路中所输出的命中信号，禁止访问常规存储器单元，而是访问冗余存储器单元，而不会误动作。
在本发明的半导体存储器的一个方面的优选实施例中，冗余判断电路具有多个编程电路，所述编程电路对指示出有缺陷的常规存储器单元的地址进行编程。相应于所述冗余存储器单元，分别形成多个编程电路。当被编程的地址与从地址转换电路中所输出的地址相符时，编程电路中的每个都输出指示出相应的冗余存储器单元的命中信号和预译码信号。所述保存电路在内部和外部访问操作中的每个操作开始时，与该开始同步地保存所述命中信号和预译码信号，并且将被保存的命中信号和预译码信号输出到所述存储器核心。这样，如果在内部访问操作期间，冗余判断电路执行外部地址的冗余判断，并且输出了命中信号和预译码信号，则在外部访问操作开始之前，由所述保存电路保存所述命中信号和预译码信号。因此，存储器核心可以响应于从保存电路中所输出的命中信号，禁止访问常规存储器单元，而是访问与预译码信号相对应的冗余存储器单元，而不会误动作。
在本发明的半导体存储器的一个方面的优选实施例中，存储器核心具有多个存储器块，所述存储器块中的每个都包括常规存储器单元和冗余存储器单元。存储器核心中的译码电路，响应于通过所述保存电路所提供的命中信号和预译码信号，而选择出所述多个存储器块中包括了与所述预译码信号相对应的冗余存储器单元的一个存储器块。在冗余判断之后选择存储器块，这样使得可以容易地将冗余判断操作从外部访问操作中分离出来。这样一来，可以在内部访问操作期间，容易地执行外部地址的冗余判断。
在本发明的半导体存储器的一个方面的优选实施例中，内部访问操作所需时间和外部访问操作所需时间的总和等于或小于外部周期时间，所述外部周期时间是所述外部访问请求的最小提供间隔。因此，所述半导体存储器的用户无需知道内部访问操作，就可以设计系统，并且因此可以提高设计的效率。
当结合附图阅读以下详细描述时，本发明的本质、原理和效用将变得更加明显，在附图中，相同的标号指代相同的部分，在附图中图1是示出了本发明的半导体存储器的实施例的框图；图2是示出了图1所示的存储器核心的细节的框图；图3是示出了图1所示的冗余判断电路的细节的电路图；图4是示出了图1所示的锁存电路的细节的电路图；图5是示出了图1所示的字译码器部件的细节的框图；图6是示出了本发明的伪SRAM的读取操作的实施例的时序图；图7是示出了本发明的伪SRAM的写入操作的实施例的时序图；图8是示出了本发明的伪SRAM的读取操作的另一实施例的时序图；图9是图6所示的读取操作的概要的说明图；以及图10是本发明之前的读取操作的概要的说明图。
具体实施例方式
在下文中，将通过使用附图来描述本发明的实施例。在附图中，由粗线所示出的信号线由多个比特所组成。双圆圈代表外部端子(对应于芯片上的焊盘)。以“Z”结尾的信号指示正逻辑。以“/”开头的信号以及以“X”结尾的信号指示负逻辑。
图1示出了本发明的半导体存储器的实施例。该半导体存储器形成了具有DRAM存储器单元(动态存储器单元)和SRAM的接口的伪SRAM。伪SRAM无需从外部接收刷新命令，而在芯片内周期性地执行刷新操作，以保持在存储器单元上所写入的数据。该伪SRAM例如被用作安装在蜂窝电话上的工作存储器。
伪SRAM包含命令译码器10(命令输入电路)、刷新计时器12(内部请求产生器)、刷新计数器14(内部地址产生器)、地址转换电路16、地址输入电路18、数据输入/输出电路20、仲裁器22、核心控制电路24、预译码器26、冗余判断电路28、延迟电路30、锁存电路32(保持电路)和存储器核心34。
命令译码器10通过命令端子CMD(外部端子)而从外部接收命令信号CMD(芯片使能信号/CE1、输出使能信号/OE、写入使能信号/WE、低字节控制信号/LB、高字节控制信号/UB以及时钟信号CLK)。命令译码器10对命令信号CMD译码，并且输出用于执行读取操作的读取控制信号RDZ或者用于执行写入操作的写入控制信号WRZ。伪SRAM是时钟同步的存储器，其与时钟信号CLK同步进行操作。
刷新计时器12在规则的时间间隔上，输出内部刷新请求信号IREFZ(内部访问请求)。刷新计时器12例如包含用于产生振荡信号的环形振荡器，以及用于从环形振荡器的输出中产生内部刷新请求信号IREFZ的分频器。刷新计数器14响应于内部刷新请求信号IREFZ而执行计数操作，以相继产生刷新地址信号REFAD。
在激活了刷新开关信号RFSW时，地址转换电路16输出从刷新计数器14所输出的刷新地址信号REFAD，以作为内部的行(row)地址信号IRAD。在激活了读取/写入开关信号RWSW时，地址转换电路16输出行地址信号RAD，以作为内部的行地址信号IRAD。
地址输入电路18通过地址端子AD(AD0-20；外部端子)接收地址信号AD，从而输出所接收到的信号，以作为行地址信号RAD(高位地址)和列(column)地址信号CAD(低位地址)。伪SRAM是地址非复用(address non-multiplex)类型的存储器，其同时接收高位地址和低位地址。
数据输入/输出电路20在读取操作期间，通过公共数据总线CDB从存储器单元MC接收读取数据，并且将接收到的数据输出到数据端子D0(DQ0-15)。数据输入/输出电路20在写入操作期间，通过数据端子DQ(DQ0-15)接收写入数据，并且将所接收到的数据输出到公共数据总线CDB。只有在将低字节控制信号/LB激活到低电平时，数据端子DQ0-7才是有效的。只有在将高字节控制信号/UB激活到低电平时，数据端子DQ8-15才是有效的。
仲裁器22通过将控制信号RDZ或WRZ(读取请求或写入请求＝外部访问请求)的跳变沿与内部刷新请求信号IREFZ(刷新请求＝内部访问请求)的跳变沿进行比较，判断出访问操作(外部访问操作)和刷新操作(内部访问操作)中哪一个具有较高的优先级。当访问操作具有较高的优先级时，仲裁器22暂时保持刷新请求，并且响应于外部访问请求而输出读取定时信号RDPZ或写入定时信号WRPZ。这之后，仲裁器22响应于与定时信号RDPZ或WRPZ相对应的存储器核心34的访问操作的完成，而响应于被保持的刷新请求来输出刷新定时信号REFPZ。
另一方面，当刷新操作具有较高优先级时，仲裁器22暂时保持外部访问请求，并且响应于刷新请求而输出刷新定时信号REFPZ。这之后，仲裁器22在存储器核心34已经完成了与刷新请求相对应的刷新操作之后，响应于被保持的外部访问请求而输出读取定时信号RDPZ或写入定时信号WRPZ。
一旦接收到读取定时信号RDPZ、写入定时信号WRPZ或刷新定时信号REFPZ，核心控制电路24则输出字线控制信号TWZ、读出放大器激活信号LEZ和位线复位信号BRS，所述字线控制信号TWZ用来作为操作存储器核心34的定时信号。根据存储器核心34的操作状态，核心控制电路24还输出刷新开关信号RFSW、读取/写入开关信号RWSW、行块选择信号RBLKSELZ和锁存脉冲信号LATPZ。
预译码器26对内部的行地址信号IRAD进行预译码，并且将其作为预译码地址信号RAZ输出。由于将预译码器26布置在冗余判断电路28的前面，因此冗余判断电路28可以通过使用预译码地址信号RAZ来执行冗余判断。由于减少了冗余判断中所使用的地址的比特数，因此减小了冗余判断电路28的电路尺寸，并且缩短了冗余判断时间。冗余判断电路28响应于刷新请求、读取请求和写入请求中的每个请求，判断要访问存储器单元MC和冗余存储器单元RMC中的哪一个(冗余判断)。更具体地说，当预译码地址信号RAZ指示出有缺陷的存储器单元MC或者有缺陷的字线WL时，冗余判断电路28输出与代替有缺陷的字线WL而选择的冗余的字线RWL(参考后面将描述的图5)相对应的冗余地址信号REDADX，并输出命中信号(hit signal)HITZ。当刷新请求与访问请求相冲突时，以仲裁器22所给出的判断的顺序来执行冗余判断。
延迟电路30具有与冗余判断电路28的操作时间相同的延迟时间。延迟电路30延迟预译码地址信号RAZ，并且将其作为经延迟的预译码地址信号DRAZ输出。锁存电路32以与锁存脉冲信号LATPZ同步的形式锁存命中信号HITZ、冗余地址信号REDADX和经延迟的预译码地址信号DRAZ中的每一个。然后，锁存电路32以与行块选择信号RBLKSELZ同步的形式输出被锁存的信号。
存储器核心34包含存储器阵列ARY、字译码器部件WDEC、读出放大器部分SA、预充电部分PRE、列译码器部分CDEC、读出缓冲器部件SB和写入放大器部件WA。存储器阵列ARY具有多个易失性常规存储器单元MC(动态存储器单元)以及连接到存储器单元MC的多条字线WL和多条位线BL和/BL(互补位线)。虽然没有示出，但是存储器阵列ARY还具有多个易失性冗余存储器单元RMC(动态存储器单元)以及连接到冗余存储器单元RMC的多条冗余字线RWL。常规存储器单元MC和冗余存储器单元RMC连接到公共位线BL和/BL。存储器单元MC和RMC中的每一个都与一般的DRAM存储器单元相同，并且具有用于将数据作为电荷而保持的电容器，以及布置在所述电容器和位线BL(或/BL)之间的传输晶体管。传输晶体管的栅极连接到字线WL(或RWL)。通过选择字线WL或RWL，来执行读取操作、写入操作和刷新操作中的一种操作。在执行读取操作、写入操作和刷新操作中的一种操作之后，存储器阵列ARY响应于位线复位信号BRS而执行预充电操作，所述预充电操作用于以预定电压对位线BL和/BL进行预充电。
字译码器部件WDEC(译码器电路)响应于从锁存电路32输出的信号进行操作。字译码器部件WDEC以与字线控制信号TWZ同步的形式选择字线WL和RWL中的任意字线，并且将所选择的字线WL或RWL改变到高电平。列译码器部分CDEC根据列地址信号CAD输出列线信号，以接通列开关。列开关中的每一个将每条位线BL或/BL连接到数据总线DB。
读出放大器部分SA具有多个读出放大器。每个读出放大器响应于读出放大器激活信号LEZ进行操作，以放大位线BL或/BL上数据的信号量。在读取操作期间，通过列开关将由读出放大器所放大的数据发送到数据总线DB。在写入操作期间，通过位线将由读出放大器所放大的数据写入到存储器单元MC(或RMC)中。预充电部分PRE具有多个预充电电路，其中的每个预充电电路都连接到一对位线BL和/BL。每个预充电电路响应于位线复位信号BRS，以预定电压对位线BL和/BL进行预充电。
读出缓冲器部件SB放大数据总线DB上的读取数据的信号量，并且将其输出到公共数据总线CDB。写入放大器部件WA放大公共数据总线CDB上的写入数据的信号量，并且将其输出到数据总线DB。
图2示出了图1所示的存储器核心34的细节。存储器核心34具有一对存储器阵列ARY，并且它们彼此对称。存储器阵列ARY被图中在水平方向上伸展的虚线分割成多个行块RBLK(存储器块)。在图中，由粗线指示出其中一个行块RBLK。每个行块RBLK具有多条字线WL和两条冗余字线RWL。字线WL连接到未示出的常规存储器单元MC，并且冗余字线RWL连接到未示出的冗余存储器单元RMC。根据单个的读取操作、写入操作或刷新操作来选择行块RBLK中的一个。
在本实施例中，存储器核心34具有八个行块RBLK和十六条冗余字线RWL。通过不仅使用相同行块RBLK的冗余字线RWL，还使用另一行块RBLK的冗余字线RWL，可以救济某一行块RBLK中的存储器单元MC或者字线WL的缺陷。因此，即使单个行块RBLK中的十六条字线WL都有缺陷，也可以对缺陷进行救济。
存储器阵列ARY被图中在垂直方向上伸展的虚线分割成多个列块CBLK。每个列块CBLK具有多个位线对BL和/BL(未示出)，以及多条列选择信号线CL。列选择信号线CL由列译码器部分CDEC激活。在每个存储器阵列ARY中，根据单个读取操作、写入操作或刷新操作来选择列选择信号线CL中的任意列选择信号线(每个DQ一条列选择信号线CL)。换句话说，两个列块CBLK同时进行操作。
列译码器部分CDEC和预充电部分PRE被布置在存储器阵列ARY的一端(在列块CBLK的一端)。读出放大器部分SA、读出缓冲器部件SB和写入放大器部件WA被布置在存储器阵列ARY的另一端(在列块CBLK的另一端)。字译码器部件WDEC被布置在存储器阵列ARY之间，所述字译码器部件WDEC中的每一个对应于每个存储器阵列ARY。控制电路部分CONT被布置在字译码器部件WDEC之间。
图3示出了图1所示的冗余判断电路28的细节。对于每条冗余字线RWL形成一个图中所示的电路。换句话说，冗余判断电路28具有十六个图中所示的电路。冗余判断电路28具有冗余判断电路36、以每组四个(编程电路)形式存在的地址写入电路38、AND(与)电路40和OR(或)电路42。冗余判断电路36对是否使用相应的冗余字线RWL进行判断。将要被救济的字线WL的地址写入四个地址写入电路38中。
冗余判断电路36具有CMOS反相器36b和反馈电路36c(反相器+nMOS晶体管)。在CMOS反相器36b中，将判断熔丝布置在pMOS晶体管和nMOS晶体管之间。反馈电路36c锁存CMOS反相器36b的输出电平。当接通伪SRAM时，CMOS反相器36b的输入端接收启动器信号STTZ，所述启动器信号STTZ被暂时改变为高电平，以初始化锁存电路。根据判断熔丝36a的编程状态，冗余判断电路36响应于启动器信号STTZ而被初始化。将内部的电源电压VII施加到CMOS反相器36b。所述内部电源电压VII是一个将通过电源端子提供的外部电源电压变低而得到的电压。当判断熔丝36a被切断(编程)时，冗余判断电路36输出高电平的冗余信号REDZ以及低电平的冗余信号REDX。当没有切断判断熔丝36a时，冗余判断电路36输出低电平的冗余信号REDZ和高电平的冗余信号REDX。
每个地址写入电路38具有四个CMOS传输门38a、连接到CMOS传输门38a的输出端的四个熔丝38b，以及nMOS晶体管38c。在接收到高电平的冗余信号REDZ和低电平的冗余信号REDX时，四个CMOS传输门38a导通，以分别将四个预译码地址信号RAZ(RAZ0-3、RAZ4-7、RAZ8-11和RAZ12-15)发送到熔丝38b。将四个熔丝38b的每一个都布置在CMOS传输门38a的输出端和输出端子OUT之间。被布置在输出端子OUT和地线VSS之间的nMOS晶体管的栅极接收冗余信号REDX。
当使用相应的冗余字线RWL时，换句话说，当切断冗余判断电路36的熔丝36a时，将预译码地址信号RAZ编程到每个地址写入电路38，所述预译码地址信号RAZ指示出将被救济的字线WL。更具体地说，在每个地址写入电路38中，切断四个熔丝38b中的三个，从而只将四个预译码地址信号RAZ中的一个发送到输出端子OUT。
当从地址写入电路38中输出的所有预译码地址信号RAZ都在高电平上时，AND电路40输出高电平的命中信号HITZ0。相应于其他的地址写入电路38的多个AND电路40分别输出命中信号HITZ1-15，图中未示出所述其他的地址写入电路38。输出命中信号HITZ0的反相逻辑，以作为冗余地址信号REDADX0(或REDADX1-15)。当命中信号HITZ0-15中的任意信号在高电平上时，OR电路42输出高电平的命中信号HITZ。
在上述冗余判断电路28中，在伪SRAM的测试过程期间，根据指示出将被救济的字线WL的地址，对熔丝36a和38b进行编程。在从预译码器26中接收到被编程的预译码地址信号RAZ时，被编程的冗余判断电路28激活命中信号HITZ和冗余地址信号REDADX，所述冗余地址信号REDADX指示出用来代替有缺陷的字线WL的冗余字线RWL。判断熔丝36a和熔丝38b由多晶硅、插栓(plug)、非易失性存储器单元等构成。
图4示出了图1中所示的锁存电路32的细节。锁存电路32是为预译码地址信号DRAZ0-n、命中信号HITZ和冗余地址信号REDADX0-15中的每一个所形成的。
每个锁存电路32具有CMOS传输门32a、锁存部分32b和NAND(与非)门32c。在接收到高电平的锁存脉冲信号LATPZ时，CMOS传输门32a导通。锁存部分32b锁存通过CMOS传输门32a所传送的信号的逻辑电平。当行块选择信号RBLKSELZ在高电平上时，NAND门32c输出被锁存的信号电平，以作为预译码地址信号LRAZ0-n、命中信号LHITZ或冗余地址信号LREDADX0-15。
图5示出了图1中所示的字译码器部件WDEC的细节。字译码器部件WDEC具有行块选择器44、字线选择器46和冗余字线选择器48。行块选择44、字线选择器46和冗余字线选择器48对应于图2中所示的八个行块RBLK中的每一个。
在读取操作、写入操作或刷新操作中，当内部的行地址信号IRAD没有指示由冗余判断电路28所编程的地址(命中信号LHITZ＝低电平)，并且预译码地址信号LRAZ(LRAZ0-n)的高位比特指示相应的行块RBLK时，每个行块选择器44输出高电平的激活信号ACTZ(ACTZ0-n)以及低电平的冗余激活信号RACTZ(RACTZ0-8)，以选择字线WL中的一条。
在读取操作、写入操作或刷新操作中，当内部的行地址信号IRAD指示由冗余判断电路28所编程的地址(命中信号LHITZ＝高电平)时，每个行块选择器44输出低电平的激活信号ACTZ(ACTZ0-n)以及高电平的冗余激活信号RACTZ(RACTZ0-8)，以选择冗余字线RWL中的一条。换句话说，当内部的行地址信号IRAD(图1)指示有缺陷的字线WL时，选择与内部的行地址信号IRAD相对应的有缺陷的字线WL。为了避免访问常规的存储器单元MC，禁止将激活信号ACTZ激活。冗余激活信号RACTZ被激活，以选择冗余字线RWL中的一条，并且访问冗余存储器单元。
在接收到高电平的激活信号ACTZ时，每个字线选择电路46根据预译码地址信号RAZ的低位比特选择字线WL中的一条。当字线控制信号TWZ在高电平上时，将所选择的字线WL改变到高电平。当冗余激活信号RACTZ被激活(在高电平上)，并且相应的冗余地址信号LREDADX被激活(在低电平上)时，每个冗余字线选择电路48相应于冗余地址信号LREDADX选择冗余字线RWL中的一条。当字线控制信号TWZ在高电平上时，将所选择的冗余字线RWL改变到高电平。
图6示出了上述伪SRAM的读取操作的实施例。伪SRAM以与时钟信号CLK的上升沿同步的形式接收命令信号CMD。将命令信号CMD(读取命令或写入命令)的最小提供间隔的周期时间(产品规格)设置为五个时钟周期。
在本实施例中，通过以与时钟信号CLK的上升沿同步的形式接收低电平的芯片使能信号/CE和输出使能信号/OE(读取命令RD)，以及地址信号AD0-20来执行读取操作(图6(a))。刷新计时器12在与读取命令RD的接收相同的定时上输出内部的刷新请求信号IREFZ(图6(b))。刷新计数器14以与内部的刷新请求信号IREFZ同步的形式向上计数，并且将刷新地址信号REFAD从RA0改变到RA1(图6(c))。
命令译码器10响应于读取命令RD的接收激活读取控制信号RDZ(图6(d))。仲裁器22确定在读取操作之前执行刷新操作。仲裁器22暂时地保持读取命令RD，并且输出刷新定时信号REFPZ(图6(e))。
核心控制电路24响应于刷新定时信号REFPZ而将刷新开关信号RFSW激活到高电平(图6(f))。地址转换电路16输出刷新地址信号REFAD(RA1)，以作为内部的行地址信号IRAD(图6(g))。预译码器26对内部的行地址信号IRAD进行预译码，并且输出预译码地址信号RAZ(图6(h))。
冗余判断电路28判断预译码地址信号RAZ是否指示了有缺陷的字线WL。就是说，如图中的虚线所示，当预译码地址信号RAZ指示了有缺陷的字线WL时，则激活命中信号HITZ和冗余地址信号REDADX，所述命中信号HITZ和冗余地址信号REDADX指示出将被代替的冗余字线RWL(图6(i))。图中的粗箭头指示出冗余判断电路28的冗余判断周期。为了利用单个锁存脉冲信号LATPZ执行锁存电路32的锁存操作，将延迟电路30的延时设置到与冗余判断周期相同的时间上。
在从激活行控制信号RASZ(在核心控制电路24内所使用)开始的一段预定时间过去之后，核心控制电路24输出锁存脉冲信号LATPZ，所述行控制信号RASZ是用于操作存储器核心34的基本定时信号(图6(j))。锁存电路32以与锁存脉冲信号LATPZ的非激活(non-activation)同步的形式锁存冗余判断结果(HITZ和REDADX)，以及由延迟电路30所延迟的预译码地址信号DRAZ。在将行块选择信号RBLKSELZ激活到高电平时，锁存电路32与该激活同步地输出被锁存的信号，以作为预译码地址信号LRAZ、命中信号LHITZ和冗余地址信号LREDADX(图6(k))。换句话说，锁存电路32与刷新操作的开始同步地保持冗余判断电路28的判断结果，并且将所保持的判断结果输出到存储器核心34。
字译码器部件WDEC根据预译码地址信号LRAZ和RAZ、命中信号LHITZ和冗余地址信号LREDADX选择字线WL和RWL中的任意字线。字译码器部件WDEC以与字线控制信号TWZ同步的形式，将所选择的字线WL或RWL改变到高电平(图6(1))。然后，执行刷新操作(图6(m))。在本实施例中，在连接到将被刷新的存储器单元MC的字线WL中不存在缺陷，因此不激活冗余地址信号REDADX中的任意信号和命中信号HITZ。这样，字译码器部件WDEC的行块选择电路44(图5)的其中之一输出激活信号ACTZ。
核心控制电路24响应于由于刷新操作所产生的字线WL的激活，而将刷新开关信号RFSW禁止到低电平，并且将读取/写入开关信号RWSW激活到高电平(图6(n))。地址转换电路16响应于读取/写入信号RWSW的激活，输出行地址信号RAD，以作为内部的行地址信号IRAD(AD1读取地址) (图6(o))。换句话说，当仲裁器22赋予刷新请求比读取请求更高的优先级时，地址转换电路16选择刷新地址信号REFAD，直到开始刷新操作。地址转换电路16响应于刷新操作的开始而选择行地址信号RAD，并且输出所选择的地址。因此，冗余判断电路28在刷新操作期间，容易地开始行地址信号RAD(外部地址)的冗余判断。预译码器26对内部的行地址信号IRAD进行预译码，并且输出预译码地址信号RAZ(AD1)(图6(p))。
冗余判断电路28判断预译码地址信号RAZ(AD1)是否指示出有缺陷的字线WL。换句话说，当仲裁器22赋予刷新请求比读取请求更高的优先级时，冗余判断电路28在与刷新请求相对应的刷新操作期间，执行与读取请求相对应的冗余判断。在本实施例中，预译码地址信号RAZ指示出有缺陷的字线，因此激活了命中信号HITZ和指示出将被代替的冗余字线RWL的冗余地址信号REDADX(图6(q))。图中的粗箭头指示出冗余判断电路28的冗余判断周期。
在响应于读取操作的开始，而再次激活未被激活的锁存脉冲信号LATPZ之前，锁存电路32不接收从冗余判断电路28和延迟电路30所提供的信号。这样，如果在刷新操作期间冗余判断电路28输出了冗余判断结果(HITZ和REDADX)，则可以防止将所述判断结果发送到字译码器部件WDEC。这样一来，如果在刷新操作期间执行读取地址AD1的冗余判断，则所述冗余判断不会对存储器核心34产生影响。换句话说，可以在执行读取操作之前执行读取地址AD1的冗余判断，并且在开始读取操作之前，保持冗余判断的结果。
如图所示，当仲裁器22确定在读取操作之前执行刷新操作时，冗余判断电路28在刷新操作期间执行冗余判断操作。就是说，在用于执行读取操作的操作周期(五个时钟周期)内的刷新操作期间，执行地址信号AD0-20的冗余判断，所述地址信号AD0-20是同读取命令RD一起从伪SRAM的外部提供的。换句话说，在开始读取操作之前，完成了用于读取操作的冗余判断操作。
在已经完成了刷新操作之后，核心控制电路24在激活行控制信号RASZ时，与该激活同步地激活读取定时信号RDPZ(图6(r))。在从激活行控制信号RASZ开始的一段预定时间过去之后，核心控制电路24输出锁存脉冲信号LATPZ(图6(s))。在禁止锁存脉冲信号LATPZ时，锁存电路32与该禁止同步地锁存冗余判断结果(HITZ和REDADX)和由延迟电路30所延迟的预译码地址信号DRAZ。在将行块选择信号RBLKSELZ激活到高电平时，锁存电路32与该激活同步地输出被锁存的信号，以作为预译码地址信号LRAZ、命中信号LHITZ和冗余地址信号LREDADX(图6(t))。换句话说，锁存电路32与读取操作的开始同步地保持冗余判断电路28的判断结果，并且将被保持的判断结果输出到存储器核心34。如上所述，在已经开始读取操作之前，没有将在刷新操作期间所执行的读取地址的冗余判断的结果发送到字译码器部件WDEC。因此，可以防止在刷新操作期间存储器核心34的误动作。
在本实施例中，由于被连接到将进行读取访问的存储器单元MC的字线WL中的任意字线中存在缺陷，因此冗余判断电路28激活命中信号HITZ和冗余地址信号REDADX(REDADX0-15中的任意信号)(图6(u))。字译码器部件WDEC激活冗余激活信号RACTZ(RACTZ0-8)，并且根据命中信号HITZ和冗余地址信号REDADX而选择冗余字线RWL0-15中的一条。然后，字译码器部件WDEC以与字线控制信号TWZ同步的形式，将被选择的冗余字线RWL改变到高电平(图6(v))。然后，执行读取操作，并且因此通过数据端子DQ0-15而将从存储器单元MC中所读出的16比特的数据D0输出到伪SRAM的外部(图6(w))。
将从提供读取命令RD到输出读取数据D0之间的时间定义为读取访问时间。当在单个周期时间中，将刷新操作插入到读取操作之前时，读取访问时间(实际值)变得最差。但是，根据本发明，在刷新操作期间执行用于读取操作的冗余判断，因此和以前相比，可以缩短读取访问时间。这样一来，还可以缩短周期时间，所述周期时间是命令信号CMD的最小提供间隔。
在根据本发明的伪SRAM中，将刷新操作所需的存储器核心34的操作时间和读取操作或写入操作所需的存储器核心34的操作时间的总和设置为等于或小于周期时间。所述周期时间是命令信号CMD(读取命令或写入命令)的最小提供间隔(产品规格)。因此，伪SRAM的用户无需知道刷新操作就可以设计系统，并且因此可以提高设计的效率。
图7示出了上述伪SRAM的写入操作的实施例。相同的字符指代与上述图6相同的的操作，并且将省略其详细描述。在本实施例中，与图6所示的情况一样，刷新计时器12在与写入命令WR的接收相同的定时上，输出内部的刷新请求信号IREFZ。这样，在写入周期中，在写入操作之前执行刷新操作。在刷新操作期间执行写入操作的冗余判断。
图8示出了上述伪SRAM的读取操作的另一个实施例。在本实施例中，刷新请求(IREFZ)刚好出现在读取命令RD之后(图8(a))，并且在读取操作之后执行刷新操作。将省略与上述图6相同操作的详细描述。
仲裁器22响应于读取控制信号RDZ而输出读取定时信号RDPZ(图8(b))。这样，核心控制电路24激活读取/写入开关信号RWSW(图8(c))。预译码器26接收读取地址AD1，以作为内部的行地址信号IRAD，并且输出预译码地址信号RAZ(图8(d))。然后，冗余判断电路28执行读取地址AD1的冗余判断。在本实施例中，由于预译码地址信号RAZ(AD1)所指示的字线WL正常工作，因此不激活命中信号HITZ和冗余地址信号REDADX(图8(e))。然后，激活与读取地址AD1相对应的字线WL，并且执行读取操作(图8(f))。如图中的虚线所示，当预译码地址信号RAZ(AD1)指示出有缺陷的字线WL时，激活命中信号HITZ和冗余地址信号REDADX。
在从激活字线WL开始的一段时间过去之后，核心控制电路24将读取/写入开关信号RWSW禁止到低电平，并且将刷新开关信号RFSW激活到高电平(图8(g))。预译码器26接收刷新地址信号REFAD(RA1)，以作为内部行地址信号IRAD，并且输出预译码地址信号RAZ(图8(h))。然后，冗余判断电路28执行刷新地址信号RA1的冗余判断。在本实施例中，预译码地址信号RAZ(RA1)指示出有缺陷的字线WL，激活了命中信号HITZ和冗余地址信号REDADX(图8(i))。在完成了读取操作之后，激活冗余字线RWL0-15中的一条，并且执行刷新操作(图8(j))。
在读取操作中从存储器单元MC中所读出的数据D0例如被暂时保存在数据输入/输出电路20中，并且在预定的定时上，将所述数据D0输出到数据端子DQ0-15(图8(k))。当访问请求(读取命令RD)与刷新请求(内部的刷新请求信号IREFZ)相冲突，并且先执行读取操作时，从将数据读出到位线BL和/BL，到将其输出到数据端子DQ0-15之间存在足够的时间。因此，冗余判断周期不影响读取访问时间。
图9示出了图6中所示的读取操作的概要。根据本发明，当访问请求RD与刷新请求REF相冲突，并且在刷新操作之后执行读取操作时，在刷新操作期间，与读取地址的读取和读取命令的判断一起执行读取地址的冗余判断。因此，可以从读取操作的执行时间中消除用于冗余判断的时间。这样一来，缩短了从提供读取命令到输出读取数据之间的访问时间，缩短的量是读取地址冗余判断的时间。还缩短了周期时间，所述周期时间是访问命令(读取命令或写入命令)的最小提供间隔。
图10示出了本发明之前的读取操作的概要。在本发明之前，一直是在读取操作期间执行读取地址的冗余判断。这样，在读取操作中的访问时间和周期时间要比图9所示的本发明的读取操作中的访问时间和周期时间长。
如上所述，在本实施例中，当访问请求与刷新请求相冲突，并且先执行刷新操作时，在刷新操作期间执行访问请求的冗余判断。这样，可以缩短读取访问时间和周期时间。在开始访问操作之前，不会由于锁存电路32的操作而将在刷新操作期间所执行的冗余判断的结果发送到字译码器部件WDEC。因此，可以防止执行刷新操作的存储器核心34的误动作。
更具体地说，在冗余判断电路28中提供了用于对地址编程的熔丝38b，所述地址指示出有缺陷的存储器单元MC。当由熔丝38b所编程的地址与行地址信号RAD相符时，输出命中信号HITZ和冗余地址信号REDADX。锁存电路32在刷新操作和访问操作中的每个操作开始时，与该开始同步地锁存命中信号HITZ和冗余地址信号REDADX，并且将被锁存的信号输出到字译码器部件WDEC。因此，如果冗余判断电路28在刷新操作期间输出命中信号HITZ和冗余地址信号REDADX，则可以防止在刷新操作期间存储器核心34的误动作。
当访问请求与刷新请求相冲突，并且先执行刷新操作时，核心控制电路24响应于刷新操作的开始而输出刷新开关信号RFSW。这样，地址转换电路16可以在刷新操作期间，将通过地址端子AD所提供的行地址信号RAD输出到冗余判断电路28。这样一来，冗余判断电路28可以在刷新操作期间，开始行地址信号RAD(外部地址)的冗余判断。
通过使用冗余判断电路28的冗余判断结果来选择行块RBLK，可以很容易地将用于访问操作的冗余判断操作从访问操作中分离出来。这样一来，可以在刷新操作期间，容易地执行行地址信号EAD的冗余判断。
在上述实施例中，将本发明应用于时钟同步的伪SRAM。但是，本发明并不局限于这样的实施例。如果将本发明例如应用于时钟异步的伪SRAM，则可以获得同样的效果。
在上述实施例中，将本发明应用于伪SRAM芯片。但是，本发明并不局限于这样的实施例。如果将本发明例如应用于安装在系统LSI上的伪SRAM核，则可以获得同样的效果。
权利要求
1.一种半导体存储器，包括存储器核心，所述存储器核心具有多个常规存储器单元，以及用于救济有缺陷的常规存储器单元的至少一个冗余存储器单元；内部请求产生器，所述内部请求产生器周期性地产生内部访j请求；命令输入电路，所述命令输入电路接收通过外部端子而提供的外部访问请求；仲裁器，当所述内部访问请求与所述外部访问请求发生冲突时，所述仲裁器用于判断所述内部访问请求和所述外部访问请求中哪个具有更高的优先级；核心控制电路，所述核心控制电路响应于所述内部访问请求和所述外部访问请求中的每个请求，使所述存储器核心执行内部访问操作和外部访问操作；冗余判断电路，所述冗余判断电路响应于所述内部访问请求和所述外部访问请求中的每个请求，以所述仲裁器所判断的优先级的顺序执行冗余判断，所述冗余判断对将访问所述常规存储器单元之一，还是访问所述冗余存储器单元做出判断，并且当所述仲裁器赋予所述内部访问请求比所述外部访问请求更高的优先级时，所述冗余判断电路在响应于所述内部访问请求的所述内部访问操作期间，执行与所述外部访问请求相对应的冗余判断；以及保存电路，在开始所述内部访问操作和外部访问操作中的每个操作时，所述保存电路与所述开始同步地保存所述冗余判断电路的判断结果，并且将所述判断结果输出到所述存储器核心。
2.如权利要求1所述的半导体存储器，还包括产生内部地址的内部地址产生器，所述内部地址指示出根据所述内部访问请求而访问的常规存储器单元；通过外部端子接收外部地址的地址输入电路，所述外部地址指示出根据所述外部访问请求而访问的常规存储器单元；以及地址转换电路，当所述仲裁器赋予所述内部访问请求比所述外部访问请求更高的优先级时，所述地址转换电路选择所述内部地址直到开始所述内部访问操作，并且响应于所述内部访问操作的开始，而选择所述外部地址并且输出所选择的外部地址，并且其中所述冗余判断电路根据从所述地址转换电路中输出的地址，执行所述冗余判断。
3.如权利要求2所述的半导体存储器，还包括预译码器，所述预译码器对从所述地址转换电路中输出的地址进行预译码，并且其中所述冗余判断电路根据从所述预译码器中输出的预译码地址，执行所述冗余判断。
4.如权利要求2所述的半导体存储器，其中所述冗余判断电路具有编程电路，所述编程电路对指示出所述有缺陷的常规存储器单元的地址进行编程；当所述被编程的地址与从所述地址转换电路所输出的地址相符时，所述编程电路输出命中信号；在开始所述内部访问操作和外部访问操作中的每个操作时，所述保存电路与所述开始同步地保存所述命中信号，并且将被保存的命中信号输出到所述存储器核心；并且所述存储器核心响应于从所述保存电路所输出的所述命中信号，禁止访问所述常规存储器单元，而是访问所述冗余存储器单元。
5.如权利要求2所述的半导体存储器，其中所述冗余判断电路具有多个编程电路，所述编程电路对指示出有缺陷的常规存储器单元的地址进行编程，所述编程电路是分别对应于所述冗余存储器单元而形成的；当所述被编程的地址与从所述地址转换电路输出的地址相符时，所述编程电路中的每个编程电路输出命中信号和预译码信号，所述预译码信号指示出相应的冗余存储器单元；在开始所述内部访问操作和外部访问操作中的每个操作时，所述保存电路与所述开始同步地保存所述命中信号和所述预译码信号，并且将被保存的命中信号和预译码信号输出到所述存储器核心；并且所述存储器核心响应于从所述保存电路输出的所述命中信号，禁止访问常规存储器单元，而是访问与所述预译码信号相对应的所述冗余存储器单元。
6.如权利要求5所述的半导体存储器，其中所述存储器核心包括多个存储器块，所述存储器块中的每个都包括所述常规存储器单元和所述冗余存储器单元；以及译码电路，响应于通过所述保存电路所提供的所述命中信号和所述预译码信号，所述译码电路选择出所述多个存储器块中包括了与所述预译码信号相对应的冗余存储器单元的一个存储器块。
7.如权利要求1所述的半导体存储器，其中所述内部访问操作所需时间和所述外部访问操作所需时间的总和等于或小于外部周期时间，所述外部周期时间是所述外部访问请求的最小提供间隔。
全文摘要
当内部访问请求与外部访问请求发生冲突时，仲裁器判断内部访问请求和外部访问请求中哪个具有更高的优先级。冗余判断电路根据内部访问请求和外部访问请求中的每个请求，判断出要访问常规存储器单元和冗余存储器单元中的哪个单元。当仲裁器赋予内部访问请求更高的优先级时，冗余判断电路在内部访问操作期间执行用于外部访问请求的冗余判断。为了防止存储器核心的误动作，保存电路保存了冗余判断结果，并且防止将用于外部访问请求的冗余判断结果发送到执行内部访问操作的存储器核心。
文档编号G11C29/04GK1697077SQ200510001828
公开日2005年11月16日 申请日期2005年1月13日 优先权日2004年5月14日
发明者奥山好明, 森郁 申请人:富士通株式会社