专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，尤其是具有用于存储数据的存储单元和用于从存储单元中读取数据的读出放大器的半导体器件。
背景技术：
近年来，半导体存储器件朝着更大容量的趋势发展，如DRAM(动态RAM)。大量的有关存储单元阵列的布图的设计被提出来，这些布图通常具有多个存储单元和用于从存储单元中读取数据的读出放大器，其中的一种设计就是开放位线系统。例如，在日本专利公开文件2001-102549号和日本专利公开文件2001-273764号就描述了有关开放位线系统的设置。如图1所示，开放位线系统的设置含有由以纵列排布的多个读出放大器组成的多个读出放大器列110；和多个存储单元阵列(单元板)100；其中读出存储单元列110和存储单元列100是交替排列的。每个读出放大器是由一对位线120连接到相邻的两个存储单元阵列100，通过位线120从存储单元接收来的互补信号(位相相反的两个信号)所存储的数据由读出放大器进行再生。
开放位线系统中，存储单元阵列100和读出放大器列110和的交替分布意味着，分布在最外围的存储单元阵列(参照板)中可以被存取的存储单元的数量减半。换言之，由于参照板是必要的，开放位线系统的缺点就是芯片尺寸减小通常所带来的弊端。
解决这个问题的一个实例是采取这样一种设置，通过在两个存储单元阵列(单元板)100a之间集中多个读出放大器的排列来形成读出放大器列110a，如图2所示，(在下文中将此方案称之为“读出放大器集中分布”方案)(如图2所示)。
读出放大器集中分布方案不需要前述的参照板，因而从小尺寸芯片和提高集成度的角度看具有一定优点。
然而，在半导体器件中进行互连布图时，每个互连线宽的标准值取决于集成度和必要的载流容量，互连线的间隔又取决于这些标准值。更具体地说，当互连线宽的标准值是F时，互连线的布图必须是使互连间隔具有至少2F的水平，2F是最低水平。
在一个存储单元阵列中，必须保证足够的互连间隔，以绕开成矩阵形布置的存储单元，因而位线和字线以3F的间隔排布。
然而，在一个没有存储单元的读出放大器内，为了减小布图面积，每条互连线可以以2F的间隔分布。所以在一个读出器内的互连线间隔窄于存储单元阵列内的间隔，随之而来的问题是由信号间耦合而产生的噪声影响的增大。
在近年的半导体器件中，为了实现读出放大器的高速数据再生，传递门被插入到位线和读出放大器之间，通过执行一个流程，在一个读出放大器内放大位线电压时把传递门关闭，从而将读出放大器与具有大容量负荷的位线隔绝开。
因为传递门的读出放大器一侧的位线(下文中称之为“读出放大器内侧位线”)的容载被降低，使得这种设置的高速运行成为可能，但是，在外侧可能会出现噪声，这就增大了另一种危险，即，在读出放大器中无法保证足够的噪声容许范围。
在现有技术中，还没有一种方法可以减小读出放大器里面的位线中这种噪声的介入，所以减小噪声成了一个问题。
发明内容
本发明的一个目的是，提供一种半导体器件，它具有能够减小噪声引入到读出放大器内位线的互连线的布置。
为实现上述目的，本发明提供一种器件设置，它包括存储单元阵列，读出放大器，用于把存储单元和读出放大器连接的位线；插入在位线上、用来把存储单元和读出放大器间的连接开通和关闭的传递门，其中，读出放大器内侧位线，也就是在传递门的读出放大器一侧的位线，被布置在插置于外侧位线之间的位置上，这些外侧位线是在传递门的存储单元一侧的位线。
在这样一种器件设置中，读出放大器内侧位线具有一个小的容载因而倾向于被噪声介入，但它们被那些具有大的容载、相对来说不容易受噪声源影响的外侧位线所屏蔽，这样噪声对读出放大器内侧位线的介入就被限制了。
下面结合附图和实施例，对本发明的上述目的和其它目的、本发明的特征和优点做进一步说明。
图1是一个开放位线系统的设置示意图；图2是一个读出放大器被集中布置的系统的示意图；图3是本发明提供的半导体器件的一个读出放大器器件设置的示例的电路图；图4是本发明提供的半导体器件的第一实施例的器件设置的布图示意图；图5是本发明提供的半导体器件的第二实施例的器件设置的布图示意图；图6是本发明提供的半导体器件的第三实施例的器件设置的布图示意图；具体实施方式
下面首先结合附图对是本发明提供的半导体器件读出放大器加以说明。
图3是本发明提供的半导体器件的一个读出放大器器件设置的示例的电路图。在下文中，被称为“晶体管”的部件是指场效应晶体管(FET)。
如图3所示，读出放大器SA连接于位线(以下称之为“外侧位线”)BLT和BLN，位线BLT和BLN通过作为传递门的n沟道晶体管Q1和Q2顺序连接于一个存储单元阵列。来自控制电路(未示出)的开关控制信号TG被提供给n沟道晶体管Q1和Q2的栅极。
读出放大器SA包括下列组成部分用来对读出放大器内侧位线PT和PN进行预充电的n沟道晶体管Q7-Q9、用来对通过外侧位线BLT和BLN从存储单元读出的信号电压进行放大的n沟道晶体管Q3和Q4与p沟道晶体管Q5和Q6、用来对外提供已经被n沟道晶体管Q3和Q4和p沟道晶体管Q5和Q6放大过的读出放大器内侧位线PT和PN的电压的n沟道晶体管Q10和Q11。
从控制电路(未示出)向n沟道晶体管Q7-Q9的栅极提供用来控制预充电操作的控制信号PDL，由外部生成的设定的预充电电压HVCC被提供给n沟道晶体管Q7和Q8的源极。作为预充电电压HVCC提供的电压值，例如可以是电源电压VCC一半。
在预充电操作过程中，上述的预充电电压HVCC通过信号线SAN被提供给n沟道晶体管Q3和Q4的源极，在读出操作(即当对上述信号电压进行放大的时候)过程中接地电压被提供给n沟道晶体管Q3和Q4的源极。在预充电操作过程中，上述预充电电压HVCC通过信号线SAP被提供给p沟道晶体管Q5和Q6的源极；在读出操作(即当对上述信号电压进行放大的时候)过程中，电源电压VCC被提供给p沟道晶体管Q5和Q6的源极。
n沟道晶体管Q3、Q4和p沟道晶体管Q5、Q6把读出放大器内侧位线PT和PN间的初始电压差(信号电压的差)放大，并把读出放大器内侧位线PT和PN设置成电源电压VCC或接地电压。
用来选择读出放大器SA的开关转换信号YSW从控制电路(未示出)被提供给n沟道晶体管Q10和Q11的栅极；经n沟道晶体管Q3、Q4和p沟道晶体管Q5、Q6放大过的读出放大器内侧位线PT和PN各自的电压分别作为互补数据IOT和ION从n沟道晶体管Q10和Q11的漏极被提供出去。
在这种器件设置中，在对读出放大器SA进行预充电的过程中，“高压”作为控制信号从控制电路被提供给n沟道晶体管Q7、Q8和Q9的栅极，由此n沟道晶体管Q7、Q8和Q9分别被置成导通状态。此时，预充电电压HVCC被分别提供给读出放大器内侧位线PT和PN。
接下来，随着数据读出操作的开始，即读出放大器SA把数据从存储单元中读出来，预充电电压PDL转换成“低压”，晶体管Q7、Q8和Q9分别被置成截止状态。此外，开/关控制信号TG转换成“高压”，n沟道晶体管Q1和Q2分别被置成导通状态，从存储单元读出的信号电压通过外侧位线BLT和BLN分别被提供给读出放大器内侧位线PT和PN。
当信号电压已经被从存储单元读出到读出放大器内侧位线PT和PN，控制信号TG转换成“低压”，作为传递门的n沟道晶体管Q1和Q2分别被置成截止状态。此时，由于与连接着许多存储单元的外侧位线BLT和BLN隔离开，读出放大器内侧位线PT和PN的容载下降。所以，读出操作(放大信号电压)可以以高速方式实现。
n沟道晶体管Q3、Q4和p沟道晶体管Q5、Q6把读出放大器内侧位线PT和PN间的初始电压差分别进行放大，并把读出放大器内侧位线PT和PN设置成电源电压VCC或接地电压。
这里，信号线SAN和SAP的电压是处于上述预充电过程中的预充电电压HVCC的水平，并在读出操作过程中被设置成电源电压VCC或接地电压。这意味着信号线SAN和SAP的电压水平的变化是巨大的，导致这些线成为对其它线施加噪声的噪声源。
经存储单元SA放大过的读出放大器内侧位线PT和PN的电压作为互补数据IOT和ION被n沟道晶体管Q10和Q11提供出去。
在实现图3所示的读出放大器SA的布图时，外侧位线BLT、BLN与读出放大器内侧位线PT、PN是使用同一互连层进行布置的，并且基本上与两个存储单元阵列的定位方向(以下称之为水平方向)是平行的。此外，信号线SAN和信号线SAP也是按照与两个存储单元阵列的定位方向平行的方式布置，并且是使用在指定位置的另一互连层来布置，其方向是与读出放大器内侧位线PT和PN正交的(以下称之为垂直方向)。
其它信号线主要是使用其它互连层，按垂直方向，即与读出放大器内侧位线PT和PN垂直的方向，进行布置的。但是，用于预充电电压HVCC和互补数据IOT与ION的信号线有时在局部是以水平方向布置的。在与读出放大器内侧位线PT和PN成水平布置的信号线当中，信号线SAN与信号线是与读出放大器内侧位线PT和PN以平行的方式并行距离最长的信号线，因而成为影响读出放大器内侧位线PT和PN主要的噪声源。当驱动电路被插入信号线SAN和信号线SAP之间时，这些电路中使用的走线也可能成为噪声源。
下面结合附图对图3所示的读出放大器内侧位线PT和PN布图的具体方法加以说明。
下文的说明也把图2所示的读出放大器集中布置型半导体器件作为一个示例，即多个读出放大器以集中的方式布置在两个存储单元阵列之间。
第一实施例图4是本发明提供的半导体器件的第一实施例的器件设置的布图示意图如图4所示，第一实施例的半导体器件的设置是，四个读出放大器S0-S4顺序地排列在两个存储单元阵列之间，即存储单元阵列MS0和存储单元阵列MS1之间。
传递门TGR0和TGL0分布在读出放大器S0的两侧，传递门TGR1和TGL1分布在读出放大器S1的两侧，传递门TGR2和TGL2分布在读出放大器S2的两侧，传递门TGR3和TGL3分布在读出放大器S0的两侧。
在存储单元阵列MS0-MS1之间和读出放大器S0-S3之间，互连空间被设置成六条线路，(即第一路线至第六路线)，间隔为2F(最小间隔)；外侧位线BLT和BLN，读出放大器内侧位线PT和PN，或信号线SAN和SAP，分别被布置在这些互连线路。虽然图4仅示出两个存储单元阵列MS0和MS1以及四个读出放大器S0-S3，实际的半导体器件的设置可能在图中垂直方向上具有多个图4所示的设置。所以该图上部的第一路线(即与第六路线相邻的那个第一路线)是用来为相邻的存储单元MS0和MS1以及读出放大器S0-S3提供连线的线路。
该第一路线用来布置与图3所示的信号线SAN对应的信号线SAN0、SAN1、SAN2和SAN3，或布置与图3所示的每个读出放大器S0-S3的信号线SAP对应的信号线SAP0、SAP1、SAP2和SAP3。
图4所给出的例子是，信号线SAN0，SAN1，SAN2和SAN3被布置在图中上部的第一路线中，信号线SAP0，SAP1，SAP2和SAP3被布置在图中下部的第一路线中，但本发明并不局限于这一设置。例如，用于读出放大器S0的信号线SAN0a和信号线SAP0，可以都使用图中下部的第一路线来布置。在这种情况下，图中上部的第一路线是用来连线信号线SAN0和用于与图中上部相邻的读出放大器(未示出)的信号线SAP0a。
作为替换，用于读出放大器S0的信号线SAN0和信号线SAP0a可以都使用图中上部的第一路线来布置。在这种情况下，图中下部的第一路线是用来布置信号线SAN0a和用于与图中下部相邻的读出放大器(未示出)的信号线SAP0。
更进一步，图中上部的第一路线可以与布置在与图上部位置相邻的读出放大器(未示出)共用，或者，图中下部的第一路线可以与布置在与图下部位置相邻的读出放大器(未示出)共用。
虽然由于避免使附图过于复杂的缘故而没有示出，读出放大器S1，S2和S3分别连接于信号线SAN和信号线SAP，类似于读出放大器S0。虽然在下文的其它实施例中没有给出，该设置方式均类似地适用。
如图4所示，在作为第一实施例的半导体器件中，外侧位线BL0T-BL3T通过第二、第三、第五、第六路线均被连接至存储单元阵列MS0。此外，外侧位线BL0N-BL3N通过第二、第三、第五、第六路线被连接至存储单元阵列MS1。
外侧位线BL0T终止于传递门TGR0的一端。传递门TGR0的另一端经第四路线由读出放大器内侧位线P0T连接于读出放大器S0。
外侧位线BL1T在传递门TGR0上由第三路线走向第二路线(传递门与外侧位线处于不同的互连层)，又在传递门TGL0上由第二路线走向第三路线，终止于传递门TGR1的一端。传递门TGR1的另一端经第四路线由读出放大器内侧位线P1T连接于读出放大器S1。
外侧位线BL2T终止于传递门TGR2的一端。传递门TGR2的另一端经第五路线由读出放大器内侧位线P2T连接于读出放大器S2。
此外，外侧位线BL3T终止于传递门TRG3的一端。传递门TGR3的另一端经第五路线由读出放大器内侧位线P3T连接于读出放大器S3。
另一方面，外侧位线BL0N终止于传递门TGL0的一端。传递门TGL0的另一端经第三路线由读出放大器内侧位线P0N连接于读出放大器S0。
并且，外侧位线BL1N终止于传递门TGL1的一端。传递门TGL1的另一端经第三路线由读出放大器内侧位线P1N连接于读出放大器S1。
外侧位线BL2N在传递门TGL3上由第五路线走向第六路线，又在传递门TGR3上由第六路线走向第五路线，终止于传递门TGL2的一端。传递门TGL2的另一端经第四路线由读出放大器内侧位线P2N连接于读出放大器S2。
外侧位线BL3N终止于传递门TGL3的一端。传递门TGL3的另一端经第四路线由读出放大器内侧位线P3N连接于读出放大器S3。
采用以上所描述的布图方式，读出放大器内侧位线P(0-3)T和P(0-3)N被布置在第三、四、和五路线中，相对于被布置在第一路线的信号线SAN0-3和SAP0-3来说，布置在第二路线上的外侧位线BL0T、BL0N和BL1T是被插置于中间的，被布置在第六路线上的外侧位线BL3T、BL3N和BL2N也是被插置于中间的。
虽然外侧位线BLT和BLN邻近信号线SAN0-3和SAP0-3的线路，由于外侧位线BLT和BLN的容载是处于100fF的水平，该容载大于读出放大器内侧位线PT和PN的容载(几十fF的量级)，来自信号线SAN0-3和SAP0-3的噪声的影响相对较小。
由此，通过将外侧位线BLT和BLN布置于信号线SAN0-3、SAP0-3和读出放大器内侧位线P(0-3)T、P(0-3)N之间，读出放大器内侧位线P(0-3)T和P(0-3)N被外侧位线BLT和BLN屏蔽，来自信号线SAN0-3和SAP0-3的噪声的影响可以被减小。
第二实施例
图5是本发明提供的半导体器件的第二实施例的器件设置的布图示意图。如图5所示，第二实施例的半导体器件的设置是，如第一实施例那样，四个读出放大器S0-S4顺序地排列在两个存储单元阵列之间，即存储单元阵列MS0和存储单元阵列MS1之间。
传递门TGR0和TGL0分布在读出放大器S0的两侧，传递门TGR1和TGL1分布在读出放大器S1的两侧，传递门TGR2和TGL2分布在读出放大器S2的两侧，传递门TGR3和TGL3分布在读出放大器S0的两侧。
并且，互连间隔为2F的六条互连线路被设置于存储单元阵列MS0-MS1之间和读出放大器S0-S3之间，外侧位线BLT和BLN、读出放大器内侧位线PT和PN、以及信号线SAN和SAP，分别被布置在这些互连线路上。
如第一实施例那样，第一路线用来布置每个读出放大器S0-S3的信号线SAN0、SAN1、SAN2和SAN3，对应于图3所示的信号线SAN，还用来布置对应于信号线SAP的信号线SAP0，SAP1，SAP2和SAP3。
如图5所示，在第二个实施例的半导体器件中，外侧位线BL0T-BL3T通过第二、第三和第六路线被连接至存储单元阵列MS0。此外，外侧位线BL0N-BL3N通过第二、第四、第五和第六路线被连接至存储单元阵列MS1。
外侧位线BL0T终止于传递门TGR0的一端。传递门TGR0的另一端经第五路线由读出放大器内侧位线P0T连接于读出放大器S0。
外侧位线BL1T在传递门TGR0上由第三路线走向第二路线，又在传递门TGL0上由第二路线走向第三路线，终止于传递门TGR1的一端。传递门TGR1的另一端经第五路线由读出放大器内侧位线P1T连接于读出放大器S1。
外侧位线BL2T在传递门TGL1上由第四路线走向第五路线，并终止于传递门TGR2的一端。传递门TGR2的另一端经第五路线由读出放大器内侧位线P2T连接于读出放大器S2。
此外，外侧位线BL3T终止于传递门TRG3的一端。传递门TGR3的另一端经第五路线由读出放大器内侧位线P3T连接于读出放大器S3。
另一方面，外侧位线BL0N终止于传递门TGL0的一端。传递门TGL0的另一端经第三路由读出放大器内侧位线P0N连接于读出放大器S0。
外侧位线BL1N在传递门TGR2上从第四路线走向第三路线，并终止于传递门TGL1的一端。传递门TGL1的另一端经第三路由读出放大器内侧位线P1N连接于读出放大器S1。
外侧位线BL2N在传递门TGL3上由第五路线走向第六路线，又在传递门TGR3上由第六路线走向第五路线，终止于传递门TGL2的一端。传递门TGL2的另一端经第三路线由读出放大器内侧位线P2N连接于读出放大器S2。
外侧位线BL3N终止于传递门TGL3的一端。传递门TGL3的另一端经第三路线由读出放大器内侧位线P3N连接于读出放大器S3。
以上所描述的布图方式实现了这样一种器件设置，读出放大器内侧位线P(0-3)T被布置在第五路线，读出放大器内侧位线P(0-3)N被布置在第三路线，由此，每个读出放大器内侧位线P(0-3)T和P(0-3)N均被插置于外侧位线中间。
所以，就象在第一实施例中一样，将外侧位线BLT和BLN布置于信号线SAN0-3、SAP0-3和读出放大器内侧位线P(0-3)T、P(0-3)N之间，使得读出放大器内侧位线P(0-3)T和P(0-3)N被外侧位线BLT和BLN屏蔽，来自作为噪声源的信号线SAN0-3和SAP0-3的噪声的影响可以被减小。
不止如此，在该实施例中，读出放大器内侧位线(P0T和P0N，P1T和P1N，P2T和P2N，P3T和P3N)被布置在第四路线的外侧位线BL2T和BL1N彼此分隔，所以外侧位线BL2T和BL1N起屏蔽的作用，因而读出放大器内侧位线间的耦合效应被消除。
第三实施例图6是本发明提供的半导体器件的第三实施例的器件设置的布图示意图。
如图6所示，第三实施例所提供的半导体器件与第一和第二实施例的区别在于，位于两个存储单元阵列，即存储单元阵列MS0和存储单元阵列MS1之间的读出放大器S1和S3的位置的设置，S1和S2换位了。
伴随着这一换位，传递门TGR1和TGR2的位置交换了，传递门GTL1和TGL2的位置也交换了。其余的读出放大器S0和S3，以及其余的传递门TGR0、TGL0、TGR3和TGL3与在第一实施例与第二实施例中处于同样的位置。
就象在第一实施例与第二实施例中一样，第一路线用来布置每个读出放大器S0-S3的信号线SAN0、SAN1、SAN2和SAN3，对应于图3所示的信号线SAN，或者用来布置对应于信号线SAP的信号线SAP0，SAP1，SAP2和SAP3。
如图6所示，在第三个实施例提供的半导体器件中，外侧位线BL0T-BL3T通过第二、第四、第五和第六路线各被连接至存储单元阵列MS0。此外，外侧位线BL0N-BL3N通过第二、第四、第五和第六路线被连接至存储单元阵列MS1。
外侧位线BL0T终止于传递门TGR0的一端。传递门TGR0的另一端经第三路线由读出放大器内侧位线P0T连接于读出放大器S0。
外侧位线BL1T在传递门TGR0上由第三路线走向第二路线，终止于传递门TGR1的一端。传递门TGR1的另一端经第三路线由读出放大器内侧位线P1T连接于读出放大器S1。
外侧位线BL2T在传递门TGL0上由第四路线走向第三路线，并终止于传递门TGR2的一端。传递门TGR2的另一端经第三路线由读出放大器内侧位线P2T连接于读出放大器S2。
外侧位线BL3T在传递门TGL2上由第六路线走向第五路线，又在传递门TGR1上由第五路线走向第四路线，终止于传递门TRG3的一端。传递门TGR3的另一端经第三路线由读出放大器内侧位线P3T连接于读出放大器S3。
外侧位线BL0N在传递门TGR1上由第二路线走向第三路线，又在传递门TGL2上由第三路线走向第四路线，终止于传递门TRL0的一端。传递门TGL0的另一端经第五路线由读出放大器内侧位线P0N连接于读出放大器S0。
外侧位线BL1N在传递门TGR3上从第四路线走向第五路线，并终止于传递门TGL1的一端。传递门TGL1的另一端经第五路线由读出放大器内侧位线P1N连接于读出放大器S1。
外侧位线BL2N在传递门TGL3上由第五路线走向第六路线，终止于传递门TGL2的一端。传递门TGL2的另一端经第五路线由读出放大器内侧位线P2N连接于读出放大器S2。
外侧位线BL3N终止于传递门TGL3的一端。传递门TGL3的另一端经第五路线由读出放大器内侧位线P3N连接于读出放大器S3。
以上所描述的布图方式实现了这样一种器件设置，读出放大器内侧位线P(0-3)T被布置在第三路线中，读出放大器内侧位线P(0-3)N被布置在第五路线中，由此，每个读出放大器内侧位线P(0-3)T和P(0-3)N均被插置于外侧位线中间。
所以，就象在第一、第二实施例中一样，将外侧位线BLT和BLN布置于信号线SAN0-3、SAP0-3和读出放大器内侧位线P(0-3)T、P(0-3)N之间，使得信号线SAN0-3和SAP0-3对读出放大器内侧位线P(0-3)T和P(0-3)N的噪声影响减小。
不止如此，如在第二实施例中一样，读出放大器内侧位线(P0T和P0N，P1T和P1N，P2T和P2N，P3T和P3N)被布置在第四路线的外侧位线BL2T、BL0N、BL3T和BL1N彼此分隔，所以读出放大器内侧位线间的耦合效应的影响被消除。
以上对本发明的最佳实施例作了具体的描述，这些描述只是为了举例说明的目的，应当说明的是，在不背离以下权利要求的精神或范围的情况下，实施方式上其它的变化也是可能的。
权利要求
1.一种半导体器件，包括具有多个存储单元的存储单元阵列；用来读取已经存储在所述存储单元中的数据的读出放大器；用于把所述存储单元和所述读出放大器连接起来的位线；和插入在所述位线上、用来把所述存储单元和所述读出放大器间的连接开通和关闭的传递门；其中，读出放大器内侧位线，也就是在所述传递门的所述读出放大器一侧的位线，被布置在插置于外侧位线之间的位置上，这些外侧位线是在所述传递门的所述存储单元一侧的位线。
2.根据权利要求1所述的半导体器件，其特征在于，多个所述的读出放大器被顺序地布置在两个所述的存储单元阵列之间；所述存储单元阵列和所述读出放大器各由相互互补的信号在其中流动的一对位线连接；第一读出放大器内侧位线，也就是被插入在连接于任何读出放大器的一个位线上的传递门的读出放大器一侧的位线，和第二读出放大器内侧位线，也就是被插入在连接于该读出放大器的另一个位线上的传递门的读出放大器一侧的位线，被布置在插置于第一外侧位线和第二外侧位线之间的位置上，其中所述的第一外侧位线是，插入在连接于另一个读出放大器的一个位线上的传递门的所述存储单元一侧的位线，其中所述的第二外侧位线是，插入在连接于另一个读出放大器的另一个位线上的传递门的存储单元一侧的位线。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一外侧位线和所述第二外侧位线中的一个，被布置于所述第一读出放大器内侧位线和所述第二读出放大器内侧位线之间。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一读出放大器内侧位线，所述第二读出放大器内侧位线，所述第一外侧位线和所述第二外侧位线是彼此平行布置的。
5.根据权利要求2所述的半导体器件，其特征在于，所述第一读出放大器内侧位线，所述第二读出放大器内侧位线，所述第一外侧位线和所述第二外侧位线均以最小间隔布置。
6.根据权利要求2所述的半导体器件，其特征在于，所述第一读出放大器内侧位线，所述第二读出放大器内侧位线，所述第一外侧位线和所述第二外侧位线均布置在同一连线层上。
全文摘要
本发明提供了一种器件设置，包括存储单元阵列，读出放大器，连接存储单元和读出放大器的位线，插入在位线上、用来对存储单元和读出放大器间的连接进行开关控制的传递门，其中，读出放大器内侧位线，也就是在传递门的读出放大器一侧的位线，被布置在插置于外侧位线之间的位置上，这些外侧位线是在传递门的存储单元一侧的位线。
文档编号G11C7/00GK1674156SQ20051005475
公开日2005年9月28日 申请日期2005年3月11日 优先权日2004年3月12日
发明者春木直 申请人:尔必达存储器股份有限公司