专利名称：非易失性存储设备的制作方法
技术领域：
本发明涉及具有电可重写非易失性存储器和卡控制器的存储卡，并且尤其涉及一种解决由重写期间的断电造成的不方便的技术，以及一种当应用于例如闪速存储卡时有效的技术。
背景技术：
未审查的日本专利公开No.平5(1993)-204561(美国专利No.5,644,539)公开的配置为存储卡上安装的闪速存储器具有用于存储文件数据的数据存储区；代替错误区的备用存储区；以及用于存储数据存储区的错误信息的错误存储区。在错误存储区中，代替变为错误的数据存储器的备用存储器的地址被存储。
发明内容
然而，在常规技术中，为了在重写时检索备用区，必须执行顺序地读取物理扇区的管理信息的处理，或者执行从错误存储区读取备用存储器的地址等的处理。简而言之，为了检索要对其执行写的空闲扇区，从物理扇区顺序地读取信息的处理是必需的，并且它调节高速存取。
本发明人在此已检验了，当在闪速存储卡中的写处理期间电源被断开时，正在写的数据被破坏了，而且除写数据之外的数据消失了，进一步，有可能由于耗尽而使更广范围内的数据消失。
具体而言，在重写闪速存储器中存储的信息时，重写区中的擦除单位中的数据被保存在缓冲器中。此后，执行擦除处理，然后，执行写处理。如果在重写完成之前，操作电源被中断，则保存的数据从缓冲器丢失，并且擦除单位中的所有数据都和管理信息一起消失。当要重写的数据的大小小于擦除单位时，擦除单位中包括的、不要重写的数据也消失了。例如，通过将存储卡从存储器插槽弹出、或者切断卡主机的电池电源，来切断操作电源。当在擦除操作期间通过擦除获得阈值电压分布之前电源被切断时，有可能一部分非易失性存储单元保持为完全擦除状态(耗尽)。在其中非易失性存储单元并行地连接到位线或源线的存储阵列结构的情况下，即使在未被选择时，完全擦除状态下的非易失性存储单元也处于接通状态(正常地接通)，从而电流总是从位线漏到源线。即使当共享位线的非易失性存储单元中有一个耗尽的非易失性存储单元，在共享位线的所有非易失性存储单元中的读操作中也会发生错误。
本发明人在此从高速存取和防止由写处理期间的断电造成的写数据的破坏的观点，提出了一种具有可擦除及可写闪速存储器和卡控制器的存储卡。根据该提议，在闪速存储器的存储阵列中存储了擦除表，在该擦除表中，空闲信息标志与存储区的每一个物理地址相关联。空闲信息标志指示相应的存储区是否处于可擦除状态。卡控制器参考该擦除表，以便检索重写数据要被写到其上的存储区。在重写数据时，卡控制器参考擦除表。当卡控制器识别用于指示可擦除状态的空闲信息标志时，与该空闲信息标志相对应的物理地址的存储区(空闲块)被设置为新存储区，数据要被写到该新存储区上。简而言之，在写处理中，在写操作期间，新数据被写入空闲块中，并且旧数据被保存。在写操作之后，存储旧数据的块被设置为空闲块。因此，即使在写处理期间电源被切断的情况下，因为旧数据被保存了，因此数据也不丢失。根据该方法，数据被写入另一个存储区中，从而需要动态地管理逻辑地址与物理地址之间的对应关系。在闪速存储器上记录了地址转换表，作为管理对应关系的表。在闪速存储器上也记录了擦除表，作为管理空闲块位置的表，并且在写处理时，该擦除表用于检索可擦除块。每次写处理都更新地址转换表和擦除表。
本发明人在此特别检查了现有技术，并发现了以下要点。因为地址转换表和擦除表被记录在闪速存储器上，因此存在不能充分保证数据区的情况。当执行耗尽检查时，需要检查闪速存储器的所有区。在通电复位处理期间执行耗尽检查是不现实的。
本发明的一个目的是提供一种存储卡，该存储卡具有减少的保存管理信息区所需的存储区。
本发明的另一个目的是提供一种存储卡，即使当在存储信息的重写处理期间电源被切断了，该存储卡也实现对重写前数据丢失的抑制。
本发明的另一个目的是提供一种实现耗尽检查所需的时间的减少的存储卡。
根据说明书的描述和附图，本发明的以上和其它目的及新颖特征将变得显而易见。
说明书中公开的本发明的代表性发明的概要将简述如下。
根据本发明的非易失性存储设备具有电可重写非易失性存储器；以及用于执行存储器控制和外部接口控制的卡控制器。该非易失性存储器包括具有多个存储单元的非易失性存储部分。该非易失性存储部分包括作为非易失性存储区的与逻辑地址相对应的物理地址区和用于保存在物理地址区中存储的数据的保存区。响应于对所需逻辑地址的数据重写指令，卡控制器将与该逻辑地址相对应的预定物理地址区中的数据存储到保存区，并重写该物理地址区中存储的数据。当该物理地址区的重写不完全时，卡控制器执行将保存区中存储的数据重写到该物理地址区的控制。
根据本发明，通过在重写到保存区中之前存储数据，可以通过从保存区写数据来处理由重写完成之前的断电等造成的故障。因而，可以抑制不希望发生的由重写处理期间的断电造成的重写前数据丢失。进一步，当在重写处理期间发生断电时，由于断电而有可能耗尽的非易失性存储区或者是保存区，或者是最初保存在保存区中存储的数据的物理地址区。保存区不动态地变化，并且那时空闲区不被动态地分配为保存区。因此，足以在保存区和由保存区中存储的数据指定的物理地址区这两个区中进行耗尽检查。因此，没有花时间进行耗尽处理。当在保存区中发生耗尽时，原始数据被存储在最初存储要保存在保存区中的数据的物理地址区中。
物理地址区的重写的不完全状态表示，由于断电而造成的物理地址区自身的耗尽。物理地址区的重写的不完全状态表示，在物理地址区中没有有效写数据。例如，该状态是以下状态分配给物理地址区的逻辑地址的信息没有被存储。
作为本发明的具体方式，用于指示逻辑地址与物理地址之间的对应关系的表被存储在非易失性存储区中。物理地址区和保存区的每一个都具有数据区和用于数据区的管理区，并且保存区中的管理区保存在数据区中存储的数据的逻辑地址。在该情况下，在重写处理中，从对应关系表获取与要重写的逻辑地址相对应的物理地址，将获取的物理地址中存储的旧数据保存在保存区中，以及此后，将新数据写到该物理地址。在耗尽检查中，首先，检查保存区。当没有发生耗尽时，获得管理区中保存的保存源的逻辑地址。参考对应关系表，获得与逻辑地址信息(ADR)相对应的物理地址，并且足以对物理地址区进行耗尽检查。
作为本发明的进一步具体方式，管理区也保存用于指示相应数据区中保存的数据的有效性的标志信息(FLG)。
作为本发明的又一具体方式，通过对非易失性存储区的擦除处理和写处理来执行数据重写，物理地址区和保存区的每一个都被分成一个或多个擦除处理单位，该擦除处理单位可以一次全部地被擦除，该擦除处理单位的大小是写数据单位(一列512字节)的若干倍，以及标志信息具有能够基于写数据单位来指示数据有效性的多个位。
当在非易失性存储区的重写中，重写的写数据的大小小于擦除处理单位时，卡控制器将没有基于擦除单位给出的重写数据写到其中的非易失性存储区中的存储区保持为擦除状态，并在保存区中，将被维持为擦除状态的非易失性存储区中的存储区中的重写前数据保持为有效。
利用该配置，在执行写具有小于擦除处理单位的数据大小的与重写有关的写数据的处理，以便重写非易失性存储区时，以及此后，重写另一个物理地址区，则卡控制器足以执行写保存区中已保存的有效备份数据的处理，然后存储下一个物理地址的数据。
作为本发明的另一具体方式，当响应于从所需逻辑地址读数据的指令，而不能确认与所需逻辑地址相对应的预定物理地址区的有效性时，卡控制器检查该逻辑地址的数据被存储在保存区中，并将保存区中的数据输出到外部。因而，能够防止在执行把保存区中存储的数据写到相应物理地址区的处理之前，读操作中的数据错误的发生。
作为本发明的进一步具体方式，当在物理地址区的重写不完全时所执行的从保存区到该物理地址区的数据重写，是响应于通电复位或耗尽检查命令的执行结果而执行的。
作为本发明的进一步具体方式，当注意具有所谓的AG-AND存储阵列配置的非易失性存储器时，该非易失性存储器具有多个非易失性存储部分(FARY0至FARY3)以及与这些非易失性存储部分相对应的多个易失性缓冲部分(BMRY0至BMRY3)，非易失性存储部分的擦除单位是写单位的若干倍，并且每个易失性缓冲部分都具有写单位的存储容量。非易失性存储器响应于从卡控制器给出的存储信息重写操作指令，把要重写的物理地址区中的存储数据，临时存储到要重写的非易失性存储部分和另一个非易失性存储部分两者的易失性缓冲部分中。此时，卡控制器执行以下控制把易失性缓冲部分中临时存储的数据写到与该易失性缓冲部分相对应的非易失性存储部分的保存区。
根据本发明的另一方面的非易失性存储设备包括电可重写非易失性存储器；以及用于执行存储器控制和外部接口控制的卡控制器。该非易失性存储器具有非易失性存储部分。该非易失性存储部分包括作为非易失性存储区的与逻辑地址相对应的物理地址区和用于保存在物理地址区中存储的数据的保存区。当在预定定时确认保存区中存储的数据的有效性时，卡控制器确定与该保存区中存储的数据相对应的物理地址区中保存的数据的有效性。当确认数据的无效性时，卡控制器利用该保存区中存储的数据来重写该物理地址区中的数据。
根据本发明，通过在重写到保存区中之前存储数据，可以通过从保存区写数据来处理由重写完成之前的断电等造成的故障。因而，可以抑制不希望发生的由重写处理期间的断电造成的重写前数据丢失。进一步，当在重写处理期间发生断电时，由于断电而有可能耗尽的非易失性存储区或者是保存区，或者是最初保存在保存区中存储的数据的物理地址区。保存区不动态地变化，并且那时空闲区不被动态地分配为保存区。因此，足以在保存区和由保存区中存储的数据指定的物理地址区这两个区中进行耗尽检查。
作为本发明的一种具体方式，保存区中存储的数据的有效性表示保存区中没有存储有效数据。当确认物理地址区中存储的数据的无效性时所执行的从保存区到该物理地址区的存储数据重写是响应于通电复位或耗尽检查命令的执行结果而执行的。
作为本发明的另一种具体方式，响应于重写所需逻辑地址的数据的指令，卡控制器将与该逻辑地址相对应的预定物理地址区中的数据存储到保存区，并重写该物理地址区。此时，用于指示逻辑地址与物理地址之间的对应关系的表被存储在非易失性存储区中。物理地址区和保存区的每一个都具有数据区和用于数据区的管理区，并且保存区中的管理区保存数据区中存储的数据的逻辑地址。所希望的是，管理区也保存用于指示相应数据区中保存的数据的有效性的标志信息。
作为本发明的另一具体方式，通过对非易失性存储区进行擦除处理和写处理来执行数据重写。物理地址区和保存区的每一个都被分成一个或多个擦除处理单位，该擦除处理单位可以一次全部地被擦除，该擦除处理单位的大小是写数据单位的若干倍，以及标志信息具有能够基于写数据单位来指示数据有效性的多个位。
在利用与数据重写指令有关的逻辑地址相对应的物理地址区中的一个擦除处理单位中的重写数据来重写一个擦除处理单位中写入的数据的一部分的情况下，卡控制器执行以下控制把重写数据写入一个擦除处理单位中，将该一个擦除处理单位的其它部分保持为擦除状态，以及利用写入数据的其他部分将保存区中存储的数据保持为有效状态。
利用该配置，在执行写具有小于擦除处理单位的数据大小的与重写有关的写数据以便重写非易失性存储区的处理时，以及此后，重写另一个物理地址区，则卡控制器足以执行写保存区中已保存的有效备份数据的处理，然后将下一个物理地址的数据存储到保存区。
作为本发明的进一步具体方式，当注意具有所谓的AG-AND存储阵列配置的非易失性存储器时，该非易失性存储器具有多个非易失性存储部分以及与这些非易失性存储部分相对应的多个易失性缓冲部分，非易失性存储部分的擦除单位是写单位的若干倍，并且每个易失性缓冲部分都具有写单位的存储容量。非易失性存储器响应于从卡控制器给出的存储信息重写操作指令，把要重写的物理地址区中的存储数据，临时存储到要重写的非易失性存储部分和其他非易失性存储部分两者的易失性缓冲部分中。此时，卡控制器执行以下控制把易失性缓冲部分中临时存储的数据写到与该易失性缓冲部分相对应的非易失性存储部分的保存区中。
利用本说明书中公开的本发明的代表性发明所获得的效果将简述如下。
响应于数据重写指令而将要写的对象是物理地址区和保存区两者。当在写数据到保存区的期间发生了断电时，则使用物理地址区中保留的数据。当在写数据到物理地址区的期间发生了断电时，则可以使用保存区中保留的数据。因此，可以抑制不希望发生的由于重写处理期间的断电造成的重写前的数据丢失。
在重写处理期间发生断电的情况下，由于断电而造成有可能耗尽的非易失性存储区或者是保存区，或者是最初存储了保存区中存储的数据的物理地址区。因为保存区不动态地变化，并且那时空闲区不被动态地分配为保存区，因此，足以在保存区和由保存区中存储的数据指定的物理地址区这两个区中进行耗尽检查。因此，可以缩短耗尽检查所需的时间。
除地址转换表以外，用于管理空闲块位置的擦除表不是必需的。因而，可以减少保存管理用信息区所需的存储区。
图1所示为根据本发明的存储卡的例子的框图。
图2所示为地址转换表的说明图。
图3所示为对闪速存储器的重写控制过程的流程图。
图4所示为图3中的S2的处理中的数据备份状态的说明图。
图5所示为图3中的S3的处理中的数据写状态的说明图。
图6所示为对闪速存储器的数据读控制过程的流程图。
图7所示为耗尽检查和重写的控制过程的流程图。
图8所示为定义逻辑地址与物理地址之间的对应关系的地址转换表的说明图。
图9所示为闪速存储器的存储阵列的字段配置的说明图。
图10所示为管理区中的地址信息和标志信息的具体种类的说明图。
图11所示为在图9的状态下把数据D1至D4写到逻辑地址LA1的操作中，当数据D1至D4另外被写到与逻辑地址LA1相对应的物理地址PA1时，存储阵列的状态的说明图。
图12所示为在图11的状态下把数据D5至D8写到逻辑地址LA1的操作中，当与逻辑地址LA1相对应的物理地址PA1中的数据D1至D4第一次被写到保存块中时，存储阵列的状态的说明图。
图13所示为接着图12的当物理地址PA1被擦除时，存储阵列的状态的说明图。
图14所示为接着图13的当数据D5至D8被写到物理地址PA1的物理块时，存储阵列的状态的说明图。
图15所示为把数据D5至D7写到图11的状态下的逻辑地址LA1的情况下，当在图12和图13之后写入数据D5至D7和管理信息时，存储阵列的状态的说明图。
图16所示为把数据写到图15的状态下的逻辑地址LA1的列CL3的情况下，当数据另外被写到物理地址PA1的列CL3时，存储阵列的状态的说明图。
图17所示为把数据D13至D16写入图15的状态下的逻辑地址LA2中的情况下，当另一个数据已被写入逻辑地址LA2中时，存储阵列的状态的说明图。
图18所示为接着图17的当数据另外被写入与逻辑地址LA1相对应的物理块PA1的列CL3中时，存储阵列的状态的说明图，其中地址MA的保存块的列CL3的数据被保存到逻辑地址LA1。
图19所示为接着图18的当地址MA的保存块被擦除时，存储阵列的状态的说明图。
图20所示为接着图19的当物理地址PA2的数据D9至D12被写入地址MA的保存块22中时，存储阵列的状态的说明图。
图21所示为接着图20的当物理地址PA2的物理块被擦除时，存储阵列的状态的说明图。
图22所示为接着图21的当数据D13至D16被写入物理地址PA2的物理块中时，存储阵列的状态的说明图。
图23所示为AG-AND型闪速存储器的图解配置的平面图。
图24所示为AG-AND型闪速存储器的存储体和物理块的配置的说明图。
图25所示为AG-AND型闪速存储器的存储体BNK0至BNK3的每一个中的一个物理块23和一个保存块22的说明图。
图26所示为AN-AND型闪速存储器2上保存的地址转换表的说明图。
图27所示为当把数据写到图25的状态下的与逻辑地址LA0至LA7相对应的物理地址PA0至PA3的物理块时，存储阵列的状态的说明图。
图28所示为在把数据A0和A1写入图27的状态下的逻辑地址LA0的物理块PA0的写单位中的高位列CL0和CL1中的操作中，当第一次将数据保存在物理块PA0和PA1的保存块中时，存储阵列的状态的说明图。
图29所示为接着图28的当对物理地址PA0和PA1的物理块执行擦除时，存储阵列的状态的说明图。
图30所示为接着图29的当数据A0和A1被写入与逻辑地址LA0相对应的物理块中的写单位的高位列中时，存储阵列的状态的说明图。
图31所示为接着图30的在把数据A2写入逻辑地址LA0的列CL2中的情况下，当数据另外被写入时，存储阵列的状态的说明图。
图32所示为在把数据B5、B6和B7写到图31的状态下的逻辑地址LA5的列CL1至CL3的处理中，当第一次将逻辑地址LA4至LA7(PA2和PA3)的数据写到保存块MA0至MA3的低位侧时，存储阵列的状态的说明图。
图33所示为接着图32的当PA2和PA3的物理块被擦除时，存储阵列的状态的说明图。
图34所示为接着图33的当数据B5、B6和B7被写到逻辑地址LA5的列CL1至CL3时，存储阵列的状态的说明图。
图35所示为在把数据C0至C7写到图34的状态下的逻辑地址LA8和LA9(除保存块中的数据以外的数据的地址)的处理中，当将保存块中的有效数据重写到相应的物理块时，存储阵列的状态的说明图。
图36所示为接着图35的当保存块MA0至MA3被擦除时，存储阵列的状态的说明图。
图37所示为接着图36的当与逻辑地址LA8至LA11相对应的物理地址PA4和PA5的物理块被保存到保存块MA0至MA3的高位侧时，存储阵列的状态的说明图。
图38所示为接着图37的当物理地址PA4和PA5的物理块被擦除时，存储阵列的状态的说明图。
图39所示为接着图38的当数据C0和C7被写到物理地址PA4和PA5的高位物理块(被分配给逻辑地址LA8和LA9)时，存储阵列的状态的说明图。
图40所示为接着图39的在把数据C8至CF写入逻辑地址LA8和LA9中的情况下，当数据另外被写入时，存储阵列的状态的说明图。
具体实施例方式
存储卡图1显示了根据本发明的存储卡的例子。存储卡1在安装板上具有可擦除及可写非易失性存储器，诸如闪速存储器2；取DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)形式的缓冲存储器4；以及用于执行存储器控制和外部接口控制的卡控制器5。
缓冲存储器4和闪速存储器2受卡控制器5的存取控制。尽管未显示，但闪速存储器2具有存储阵列ARY，许多电可擦除及可写非易失性存储单元晶体管以矩阵形式排列在该存储阵列ARY中。尽管未显示，但存储单元晶体管(也被描述为闪速存储单元)由以下构成在半导体衬底或阱中形成的源极和漏极；通过源极与漏极之间的沟道区中的隧道氧化膜形成的浮动栅；以及通过层间绝缘膜、在浮动栅上方形成的控制栅。控制栅连接到相应的字线，漏极连接到相应的位线，以及源极连接到源线。当电子被注入浮动栅时，存储单元晶体管的阈值电压增大，以及当电子从浮动栅离开时，存储单元晶体管的阈值电压减小。存储单元晶体管根据相对于读数据用的字线电压(施加于控制栅的电压)的阈值电压来存储信息。虽然不受限，但是在本说明书中，将把减小存储单元晶体管的阈值电压的处理称为擦除处理，以及把增大存储单元晶体管的阈值电压的处理称为写处理。
在图1中，卡控制器5是例如与主计算机(主机装置)6进行外部接口控制。卡控制器5具有根据来自主计算机6的指令存取闪速存储器2的存取控制功能。存取控制功能是硬盘兼容的控制功能。例如，当主计算机6将一组扇区数据管理为文件数据时，卡控制器5通过将扇区地址作为与物理存储地址相对应的逻辑地址，来对闪速存储器2执行存取控制。在图1中，卡控制器5包括主机接口电路10，作为计算控制装置的微处理器(MPU)11，闪速控制器12，以及缓冲控制器13。闪速控制器12具有未显示的ECC(检错与纠错)电路。
MPU 11具有CPU(中央处理单元)15、程序存储器(PGM)16、工作RAM(WRAM)17等，并作为整体控制卡控制器5。程序存储器16存储CPU 15的操作程序等。
主机接口电路10是按照预定的协议，诸如ATA(AT附属装置ATAttachment)、IDE(集成设备电路)、SCSI(小型计算机系统接口)、MMC(多媒体卡)或PCMCIA(个人计算机存储卡国际协会)，与诸如个人计算机或工作站的主计算机6进行接口的电路。主机接口操作受MPU 11控制。
缓冲控制器13根据从MPU 11给出的存取指令，来控制对缓冲存储器4的存储器存取操作。输入到主机接口10的数据或从主机接口10输出的数据被临时保存在缓冲存储器4中。从闪速存储器2读出的数据或要写到闪速存储器2上的数据被临时存储在缓冲存储器4中。
闪速控制器12根据从MPU 11给出的存取指令，来控制对闪速存储器2的读操作、擦除操作和写操作。闪速控制器12在读操作中输出诸如读命令码和读地址信息的读控制信息，在写操作中输出诸如写命令码和写地址信息的写控制信息，以及在擦除操作中输出诸如擦除命令的擦除控制信息。未显示的ECC电路根据从MPU 11给出的指令，来产生用于要写到闪速存储器2的数据的纠错码，并将该纠错码加到写数据上。ECC电路利用添加到读出数据上的纠错码，对从闪速存储器2读出的数据执行错误检测和纠正处理，以便纠正可纠错范围内的错误。
闪速存储器2在非易失性存储阵列(ARY)20中具有地址转换表(ACTLB)21，其作为指示逻辑地址与物理地址之间的对应关系的表；保存区(或保存块)22；以及多个物理地址区(或物理块)23。保存区22和物理地址区23具有相同的字段配置，包括数据区DAT和用于相应的数据区的管理区。管理区保存在相应数据区中保存的数据的逻辑地址信息LA；以及指示相应数据区中保存的数据的有效性的多位标志信息FLG。标志信息FLG指示物理地址区中的数据区的有效性/无效性，并指示保存区中的数据区的使用/未使用状态。只要保存区22的数据保存特性没有恶化，保存区22中的物理地址MA就被固定。当保存区22变得有缺陷时，新的物理地址被分配给该保存区。虽然不受限，但是利用地址转换表21中的最后存储区，来定义保存区的物理地址。作为替换，可以将存储阵列20中除地址转换表21以外的特定存储区用作定义区。
图2显示了地址转换表21。在地址转换表21中，逻辑地址LA和物理地址PA彼此相关联。当物理地址变得有缺陷时，新的物理地址被分配给与地址转换表21上的该有缺陷的物理地址相对应的逻辑地址，由此更新地址转换表21。
图3显示了重写闪速存储器的控制过程。首先，响应于从卡主机收到的、指定了逻辑地址的数据重写指令，卡控制器5参考地址转换表21，并获得与逻辑地址LA相对应的物理地址PA(S1)。接下来，卡控制器5利用所获得的物理地址PA来读闪速存储器2，并将读出的数据(旧数据)存储到物理地址MA的保存区22中(S2)。在保存区22中的管理区中，存储了与物理地址PA相对应的逻辑地址LA，并且标志信息FLG从表示未使用的码改变为表示使用中的码。图4显示了步骤S2中的数据备份的状态。此后，卡控制器擦除具有物理地址PA的物理地址区，并将写数据(新数据)从卡主机写入受到擦除处理的物理地址区(S3)。在管理区中，写入被分配了物理地址区的逻辑地址LA，并且写入“有效”码作为标志信息。图5显示了步骤S3中的数据写处理的状态。
图6显示了从闪速存储器读数据的控制过程。首先，在读逻辑地址LA的情况下，通过参考图2的地址转换表21，来获得与逻辑地址LA相对应的物理地址PA(S11)。读出物理地址PA的管理信息(S12)，并确定物理地址PA是否为有缺陷的块(S13)。如果不是，则从物理地址PA的物理块读出数据(S14)，并结束读处理。在步骤S13中物理地址PA是有缺陷块的情况下，读取保存块的管理信息(S15)，从读出的管理信息获得保存的逻辑地址，并确定该地址是否与要读取的逻辑地址LA相匹配(S16)。如果该地址与逻辑地址LA相匹配，则读取保存块(S17)，并结束读处理。如果该地址与逻辑地址LA不匹配，则认为它是读错误。
图7显示了耗尽检查及重写的控制过程。图7的处理响应于通电复位的取消，或响应于来自卡主机的耗尽检查命令而开始。
首先，当指示耗尽检查时，对地址MA的保存块进行耗尽检查(S21)。通过以下处理来进行耗尽检查当未选中闪速存储单元时，确定在漏极与源极之间是否发生漏电流。当在步骤S22中发现了耗尽时，则擦除地址MA的保存块(S23)，在地址MA的保存块中产生管理信息(S24)，以及将地址MA的保存块重现为可用状态。简而言之，将标志信息FLG设置为未使用状态，以及将地址信息ADR设置为未定义的。当保存块中存储的数据的逻辑地址是LA、并且在具有地址MA的保存块中发生耗尽时，在与逻辑地址LA相对应的物理地址PA的物理块中没有耗尽。
当在步骤S22中、在具有地址MA的保存块中没有耗尽时，读取该保存块的管理信息(S25)，并从读出的管理信息获得保存块的逻辑地址LA(S26)。利用地址转换表21，从逻辑地址LA获得相应的物理地址PA(S27)。对所获得的物理地址PA的物理块进行耗尽检查(S28)。当在步骤S29中有耗尽时，从物理地址MA的保存块获得数据(S30)，擦除物理地址PA的物理块(S31)，以及将从物理地址MA的保存块获得的数据写入物理地址PA的物理块中(S32)。
在存储卡1中，将要响应于数据重写指令而被写的对象是物理块23和保存块22两者。当在写数据到保存块22的期间发生了断电时，使用物理块23中保留的数据。当在写数据到物理块23的期间发生了断电时，可以使用保存块22中保留的数据。因此，可以抑制不希望发生的、由于重写处理期间的断电而造成的重写前的数据丢失。
在重写处理期间发生断电的情况下，由于断电而有可能发生耗尽的非易失性存储区或者是保存块22，或者是最初存储备份在保存块22中的数据的物理块23。因为保存块22不动态地变化，并且空闲区不被动态地分配给保存块22，因此足以对保存块22和由保存块22中存储的备份数据指定的物理块23这两个块进行耗尽检查。可以缩短耗尽检查所需的时间。
此外，除地址转换表以外，不需要用于管理空闲块的位置的擦除表，从而可以减少保存管理用信息所需的存储区。
使用AND(“与”)型闪速存储器的具体例子接下来，将具体描述在所谓的AND型闪速存储器被用作存储卡1上安装的闪速存储器2的情况下执行的重写操作。尽管未显示，但是在AND型闪速存储器的存储阵列中，基于存储块单位、以矩阵形式排列的非易失性存储单元的控制栅在X方向上连接到字线，非易失性存储单元的漏极在Y方向上连接到子位线，非易失性存储单元的源极共同地连接到源线。子位线通过选择开关连接到总位线。擦除单位等于存储块单位。在日本未审查的专利公开No.平11(1999)-232886中，公开了所谓的AND型闪速存储器的细节。
在闪速存储器2中，保存了图8中所示的逻辑地址与物理地址的地址转换表。AND型闪速存储器2的擦除处理和写处理的单位是2112字节。如图9所示，在闪速存储器2的存储阵列中，一个物理块具有2112字节的存储容量，并由每一列都具有512字节的列CL0至CL3的数据区、和32字节的管理区构成。在管理区中，存储了相应的地址信息和标志信息。物理地址MA的物理块用作保存块。
图10显示了管理区的地址信息和标志信息的具体种类。在物理块的数据区中，标志信息FLG被分配给列CL0至CL3。“F000”表示列CL0有效。“0F00”表示列CL1有效。“00F0”表示列CL2有效。“000F”表示列CL3有效。因此，当CL0与CL1的数据有效、并且CL2与CL3的数据无效时，标志信息为“FF00”。在保存块的数据区中，标志信息FLG不被分配给列CL0至CL3的每一列。作为整个数据区，“0000”表示未使用，“FF00”表示使用中，以及“FFFF”表示已使用。其它信息被忽略。
图9显示了在写数据之前存储阵列的状态。在物理地址PA1的物理块的管理区中，记录了逻辑地址LA1和标志“0000”的信息。
在图9的状态下、把“512字节×4”的数据D1至D4写到逻辑地址LA1的情况下，如图11所示，数据D1至D4和标志信息“FFFF”另外被写到与逻辑地址LA1相对应的物理地址PA1。
图12至14显示了，在图11的状态下、把“512字节×4”的数据D5至D8写到逻辑地址LA1的情况下所执行的操作。首先，如图12所示，将与逻辑地址LA1相对应的物理地址PA1的数据D1至D4保存在物理地址MA的保存块22中。标志信息“FF00”(使用中)和地址LA1被设置，作为保存块22中的管理信息。此后，如图13所示，擦除物理地址PA1中的数据。最后，如图14所示，将数据D5至D8、标志信息“FFFF”(所有列都有效)和地址信息LA1写入物理地址PA1的物理块23中。保存块22的标志信息被设置为“FFFF”(已使用)。
在图11的状态下、把“512字节×3”的数据D5至D7写到逻辑地址LA1的物理块23的情况下，执行图12和13的操作，此后，执行图15的操作。具体而言，在图15中，将数据D5至D7写到物理地址PA1的物理块23中，将管理信息的标志信息设置为“FFF0”，以及使列CL0至CL2有效。地址MA的保存块22中的标志信息“FF00”保持不变。当在该状态下执行读处理时，可以从物理地址PA1的物理块23中的管理区中的标志信息确定，在列CL0至CL2中存在有效数据。关于无效列CL3中的数据，根据图6的流程图来读取地址MA的保存块22中的列CL3中的数据。
在图15的状态下、把数据写到与逻辑地址LA1相对应的物理块23中的列CL3的情况下，如图16所示，另外将数据写到物理地址PA1的列CL3上，将管理区的标志信息设置为“FFFF”，以及使列CL3的数据D8有效。将保存块22中的管理区中的标志信息改变为表示“已使用状态”的“FFFF”就足够了。
图17至22显示了在图15的状态下、把“512字节×4”的数据D13至D16写到逻辑地址LA2的情况下所执行的操作。假定，如图17所示，数据D9至D12已被写入与逻辑地址LA2相对应的物理地址PA2中。首先，如图18所示，地址MA的保存块22中的列CL3中的数据另外被写到与作为目的地的逻辑地址LA1相对应的PA1的物理块23中的列CL3上。接下来，如图19所示，擦除地址MA的保存块22。此后，如图20所示，将物理地址PA2的数据D9至D12写到地址MA的保存块22上。将管理区的标志信息设置为“FF00”(使用中)，并将地址信息设置为LA2。此后，如图21所示，擦除物理地址PA2的物理块23。最后，如图22所示，将数据D13至D16写入物理地址PA2的物理块23中。将物理块的标志信息设置为“FFFF”。另外写入了表示“已使用”的“FFFF”，作为地址MA的保存块22中的标志信息。
使用AG-AND型闪速存储器的具体例子以下将具体描述在所谓的AG-AND型闪速存储器用作存储卡上安装的闪速存储器的情况下所执行的重写操作。尽管未显示，AG-AND型闪速存储器中的存储阵列具有以下配置用于AND型闪速存储器中的存储阵列的邻近两个子位线被组合成一个子位线，并且擦除单位被设置成是写单位的两倍大。在国际公开WO 03/073431中描述了所谓的AG-AND型闪速存储器的细节。在此将描述存储簇(memory mat)的配置的细节。图23所示为AG-AND型闪速存储器的图解配置平面图。
图23所示的闪速存储器1具有，例如四个存储体BNK0至BNK3和控制器CNT。存储体BNK0至BNK3分别把闪速存储阵列FARY0至FARY3作为非易失性存储器，以及把缓冲存储器BMRY0至BMRY3作为易失性缓冲器。缓冲存储器被设置在一个闪速存储阵列的右侧和左侧。为方便起见，为右侧的缓冲存储器附加后缀(R)，以及为左侧的缓冲存储器附加后缀(L)。
闪速存储器1的外部输入/输出端子i/o0至i/o7用作地址输入端子、数据输入端子、数据输出端子以及命令输入端子。闪速存储器1接收外部存取控制信号，诸如命令锁存使能信号CLE。控制器CNT根据存取控制信号的状态来控制与外部的信号接口功能，而且也根据输入的命令来控制内部操作。四个存储体BNK0至BNK3能够并行地操作。
闪速存储阵列FARY0至FARY3的每一个都具有许多以矩阵形式排列的非易失性存储单元。虽然不受限，但是一个非易失性存储单元由周知的浮动栅型晶体管构成。例如，非易失性存储单元由以下构成在阱区域中形成的源极和漏极；通过源极与漏极之间的沟道区中的隧道氧化膜形成的浮动栅；以及通过层间绝缘膜在浮动栅上方形成的控制栅。控制栅连接到字线，漏极连接到位线，以及源极连接到源线。
在AG-AND型闪速存储器2中，一个物理块具有4224字节的存储容量，写单位是2112字节，即4224字节的一半，以及擦除单位是4224字节。一个物理块的上面一半和下面一半各由以下构成四列的数据区DAT，每一列都具有512字节；以及32字节的管理区(逻辑地址信息ADR和标志信息FLG)。在一个物理块中，提供了高位逻辑地址和低位逻辑地址。
保存块22被分配给存储体BNK0至BNK3的每一个中的特定物理地址。保存块的功能和AND型闪速存储器中的相同。
缓冲存储器BMRY0至BMRY3取例如SRAM(静态随机存取存储器)的形式，临时保存从闪速存储阵列FARY0至FARY3读出的存储数据，以及临时保存要写到闪速存储阵列FARY0至FARY3的数据。为存储体而设置的缓冲存储器BMRY0至BMRY3的每一个的存储容量是2112字节，等于写处理单位。缓冲存储器BMRY0至BMRY3被分开到存储体的右侧和左侧。分开的一个缓冲存储器的存储容量是1056字节。
图24显示了AG-AND型闪速存储器的存储体和物理块的配置。如上所述，AG-AND型闪速存储器2有四个存储体。一个存储体包括具有8192个物理块的擦除块。擦除块由两个写单位构成。
图25显示了AG-AND型闪速存储器的存储体BNK0至BNK3的每一个中的一个物理块23和保存块22。显示了物理地址PA0至PA3的物理块和物理地址MA0至MA3的保存块。如上所述，物理块和保存块的每一个都等于擦除单位，写单位是擦除单位的一半，并且基于写单位来分配逻辑地址。具体而言，图25显示写数据之前的初始状态，在该初始状态下，数据区DAT处于擦除状态，逻辑地址LA0至LA7被存储为管理区中的地址信息ADR，以及分配逻辑地址的方式为使得逻辑地址LA0被分配在PA0的写单位的高位侧，逻辑地址LA2被分配在PA0的写单位的低位侧，逻辑地址LA1被分配在PA1的写单位的高位侧，以及逻辑地址LA3被分配在PA1的写单位的低位侧。物理地址MA0至MA3是分配给保存块的固定的物理地址，并具有擦除单位的大小。数据区DAT是四列CL0至CL3的集合，每一列都以类似于以上的方式具有512字节。当在存储区发生错误时，分配给保存块的物理地址被改变。
物理块和保存块的每一个都具有基于写单位的管理信息。标志信息FLG和逻辑地址信息ADR被记录，作为管理信息。标志信息FLG和地址信息ADR与图10所示的相同。在物理块中，写入了与物理地址相对应的逻辑地址。在保存块中，写入了所保存的数据的逻辑地址。
图26显示了AG-AND型闪速存储器2中存储的地址转换表。这样分配与逻辑地址相对应的物理地址，使得不象如上所述的那样将连续的逻辑地址分配给一个物理块，其原因如下因为缓冲存储器BMRY0至BMRY3的每一个的存储容量等于写单位，并且存储体BNK0至BNK3能够彼此并行地操作，利用这种配置，能够高速地执行对连续逻辑地址的写和读操作。
图27显示了一种状态，其中将数据写入图25的状态下的与逻辑地址LA0至LA7相对应的物理地址PA0至PA3的物理块中。因为写入了有效数据，因此“FFFF”被记录为管理信息中的标志FLG。
图28至30显示了把数据A0和A1写入在图27的状态下被分配了逻辑地址LA0的物理块PA0的写单位的高位的列CL0和CL1中的处理。首先，如图28所示，将物理块PA0的写单位的高位中的数据0至3保存到保存块M0的写单位的高位，将物理块PA0的写单位的低位中的数据8至B保存到保存块MA2的写单位的高位，将物理块PA1的写单位的高位中的数据4至7保存到保存块MA1的写单位的高位，以及将物理块PA1的写单位的低位中的数据C至F保存到保存块MA3。只使用保存块MA0至MA3的每一个的高位侧的原因是，利用存储体BNK0至BNK3的并行写操作立即保存数据。LA0、LA1、LA2和LA3被写入，作为保存块中的管理区中的地址信息ADR，以及“FF00”被写入，作为标志信息FLG。在图29中，物理地址PA0和PA1的物理块被擦除。在图30中，数据A0和A1被写到与逻辑地址LA0相对应的物理地址PA0的物理块的写单位的高位中的列CL0和CL1上。在PA0的写单位的高位的管理区中，写入了逻辑地址信息LA0和标志信息“FF00”。在PA1的写单位的高位的管理区中，写入了逻辑地址信息LA1和标志信息“0000”。
在读处理中，如同通过参考图6所述的，确定在保存块中是否存在要读取的数据。在图30中，LA0的数据被记录在保存块MA0和物理块PA0两者中。从物理块PA0读取其中在物理块中设置了有效标志的列。从保存块MA0读取其中在物理块中设置了无效标志的列。因为物理块PA1的标志是无效标志，如同LA1和LA3中的数据一样，因此从保存块MA0读取所有列CL0至CL3中的数据。
在图30的状态下、把数据A2写入逻辑地址LA0的列CL2中的情况下，因为数据已被保存，并且逻辑地址LA0的列CL2处于已擦除状态，因此如图31所示，另外写数据并且另外将“F”写入逻辑地址LA0的列CL2的标志中就足够了。
图32至34显示了，把数据B5、B6和B7写到在图31的状态下的逻辑地址LA5的列CL1至CL3的操作的处理。在图32中，逻辑地址LA4至LA7(PA2、PA3)中的数据被写到保存块MA0至MA3的低位侧。LA4至LA7被写入，作为保存块MA0至MA3的低位侧的管理区中的地址信息，并且表示“使用中”的“FF00”被写入作为标志信息。在图33中，物理块PA2和PA3被擦除。在图34中，数据B5、B6和B7被写入物理地址LA5的列CL1至CL3中。与列CL1至CL3相一致地写入了“F”、并在其它列中写入了“0”，作为物理块PA3的高位侧的管理区中的标志信息。
图35至39显示了，把数据C0至C7写到在图34的状态下的逻辑地址LA8和LA9(除保存块中的数据之外的数据的地址)的处理。在图35中，图34状态下的保存块中的有效数据，具体为，逻辑地址LA0的列CL3中的数据和逻辑地址LA1至LA3中的数据被重写到相应的物理块。通过物理块的标志，来确定保存块是否有效。在图36中，保存块MA0至MA3被擦除。在图37中，与逻辑地址LA8至LA11相对应的物理地址PA4和PA5的物理块被保存到保存块MA0至MA3的高位侧。LA8至LA11被写入，作为保存块MA0至MA3的管理区的地址信息，并且表示“使用中”的“FF00”被写入，作为标志信息。在图38中，物理地址PA4和PA5的物理块被擦除。在图39中，数据C0至C7被写到物理地址PA4和PA5的高位物理块(被分配给逻辑地址LA8和LA9)。在与逻辑地址LA8和LA9相对应的管理区中，写入了“FFFF”，作为标志信息。在与逻辑地址LA10和LA11相对应的管理区中，写入了“0000”，作为标志信息。因为在保存块MA0和MA1的高位侧有效数据消失了，因此表示“已使用”的标志信息“FFFF”被写入相应的管理区中。
在把数据C8至CF写入图39的状态下的逻辑地址LA8和LA9中的情况下，因为数据已被保存，并且逻辑地址LA8和LA9处于已擦除状态，因此如图40所示，又写入了数据，并且另外和逻辑地址LA8和LA9相一致地写入了标志信息“FFFF”。
虽然以上已经根据实施例具体描述了本发明人在此实现的本发明，但是显然，可以在不背离要点的情况下以各种方式修改本发明。
例如，可以适当地改变物理块和保存块的大小，标志信息的含义等。另外，也可以改变存储阵列的存储体配置。在根据本发明的存储卡上，也可以安装由IC(集成电路)卡微型计算机代表的安全控制器。本发明不限于存储诸如四位的多值的非易失性存储单元，而是自然地，也可以采用存储两位信息的非易失性存储单元。此外，闪速存储器中的非易失性存储单元不限于堆叠栅结构，而可以采用其中选择晶体管部分和存储晶体管部分串联地排列的分离栅结构。
虽然已经描述了将本发明人在此实现的本发明应用于上面安装了AND型闪速存储器的存储卡、以及上面安装了AG-AND型闪速存储器的存储卡的情况，作为背景应用领域，但是本发明也可应用于上面安装了NAND(“与非”)型闪速存储器的存储卡、以及上面安装了NOR(“或非”)型闪速存储器的存储卡。
权利要求
1.一种非易失性存储设备，包括电可重写非易失性存储器；以及卡控制器，用于执行存储器控制和外部接口控制，其中，所述非易失性存储器包括具有多个存储单元的非易失性存储部分，所述非易失性存储部分包括作为非易失性存储区的物理地址区和保存区，该物理地址区的每一个都与一逻辑地址相对应；该保存区用于保存在所述物理地址区的任意之一中存储的数据，其中，在响应于从其外部收到的对所需逻辑地址的数据写指令的第一存取中，所述卡控制器将与所述所需逻辑地址相对应的第一物理地址区中存储的第一数据存储到所述保存区，并将第二数据写入所述第一物理地址区中，以及其中，当在与响应于所述数据写指令的所述第一存取不同的对所述第一物理地址区的存取中，检测到所述第一物理地址区的写不完全时，所述卡控制器执行把所述保存区中存储的所述第一数据写到所述第一物理地址区的控制。
2.根据权利要求1所述的非易失性存储设备，其中所述第一物理地址区的写不完全状态是由于在所述第一存取期间发生的断电而造成的所述第一物理地址区的一个或多个存储单元的阈值电压处于负电压电平。
3.根据权利要求1所述的非易失性存储设备，其中所述第一物理地址区的写不完全状态表示在该物理地址区中没有正确的写数据。
4.根据权利要求1所述的非易失性存储设备，其中，用于在逻辑地址与物理地址之间进行转换的地址转换表被存储在所述非易失性存储区中，其中，所述物理地址区和所述保存区的每一个都具有数据区和用于该数据区的管理区，以及其中，所述保存区中的所述管理区保存所述保存区中存储的所述第一数据的所述所需逻辑地址。
5.根据权利要求4所述的非易失性存储设备，其中所述管理区保存用于指示在相应的数据区中保存的数据的有效性的标志信息。
6.根据权利要求5所述的非易失性存储设备，其中，在响应于对所述非易失性存储区的所述数据写指令而执行写处理之前，执行擦除处理，其中，所述物理地址区和所述保存区的每一个都被分成所述擦除处理的一个或多个擦除单位，所述擦除单位的大小是写数据单位的若干倍，以及其中，所述标志信息具有能够基于所述写数据单位来指示数据有效性的多个位。
7.根据权利要求6所述的非易失性存储设备，其中，在利用与所述数据写指令有关的所述所需逻辑地址相对应的所述第一物理地址区中的一个擦除单位中的重写数据，来重写一个写数据单位中写入的数据的一部分的情况下，所述卡控制器执行以下控制把所述第一物理地址区中存储的所述第一数据存储到所述保存区中，擦除包括所述第一物理地址区的第一擦除单位中存储的数据，将所述重写数据写入所述第一物理地址区的一部分中，将所述第一物理地址区的其它部分保持为擦除状态，以及将所述保存区中存储的所述第一数据的其他部分保持为有效状态。
8.根据权利要求7所述的非易失性存储设备，其中，在所述保存区中的所述第一数据的所述其他部分保持为有效状态的情况下，在响应于与第二擦除单位中包括的第二物理地址区相对应的所述数据写指令的第二存取中，所述卡控制器将所述保存区中存储的所述第一数据的所述其他部分存储到所述第一物理地址区中，并且此后，执行把所述第二物理地址区中存储的第三数据存储到所述保存区的控制。
9.根据权利要求5所述的非易失性存储设备，其中，当与响应于数据读指令的第三存取的所需逻辑地址相对应的物理地址区的有效性不能被确认时，所述卡控制器检查响应于所述数据读指令的所述所需逻辑地址的数据被存储在所述保存区中，并将该保存区中的数据输出到外部。
10.根据权利要求1所述的非易失性存储设备，其中，当检测到其所述写不完全时所执行的从所述保存区到所述第一物理地址区的所述第一数据的写是响应于通电复位而执行的。
11.根据权利要求2所述的非易失性存储设备，其中，当检测到其所述写不完全时所执行的从所述保存区到所述第一物理地址区的所述第一数据的写是响应于耗尽检查命令的执行结果而执行的。
12.根据权利要求5所述的非易失性存储设备，其中，所述非易失性存储器具有多个组，所述组的每一个都包括所述非易失性存储部分以及与所述非易失性存储部分相对应的易失性缓冲部分，所述非易失性存储部分的擦除单位是写数据单位的若干倍，所述易失性缓冲部分具有所述写数据单位的存储容量，其中，所述非易失性存储器响应于从所述卡控制器给出的重写操作指令，把要重写的物理地址区中的存储数据临时存储到要重写的非易失性存储部分和另一个非易失性存储部分两者的易失性缓冲部分中，以及其中，所述卡控制器执行以下控制把所述易失性缓冲部分中存储的所述存储数据写到与所述物理地址区相对应的非易失性存储部分的所述保存区中。
13.一种非易失性存储设备，包括电可重写非易失性存储器；以及卡控制器，用于执行存储器控制和外部接口控制，其中，所述非易失性存储器具有非易失性存储部分，所述非易失性存储部分包括作为非易失性存储区的物理地址区和保存区，该物理地址区与逻辑地址相对应，该保存区用于保存该物理地址区中存储的数据，以及其中，当在预定定时确认所述保存区中存储的数据的有效性时，所述卡控制器确定与该保存区中存储的数据相对应的物理地址区中保存的数据的有效性，以及当确认该数据的无效性时，利用所述保存区中存储的数据来重写该物理地址区中的数据。
14.根据权利要求13所述的非易失性存储设备，其中所述保存区中存储的数据的有效性表示在所述保存区中没有存储有效数据。
15.根据权利要求13所述的非易失性存储设备，其中，当确认所述物理地址区中存储的数据的无效性时所执行的从所述保存区到所述物理地址区的存储数据的重写是响应于通电复位而实现的。
16.根据权利要求13所述的非易失性存储设备，其中，当确认所述物理地址区中存储的数据的无效性时所执行的从所述保存区到该物理地址区的备份数据的重写是响应于耗尽检查命令的执行结果而实现的。
17.根据权利要求13所述的非易失性存储设备，其中，响应于重写所需逻辑地址的数据的指令，所述卡控制器将与该逻辑地址相对应的预定物理地址区中的数据存储到所述保存区中，并重写该物理地址区。
18.根据权利要求17所述的非易失性存储设备，其中，用于指示逻辑地址与物理地址之间的对应关系的表被存储在所述非易失性存储区中，其中，所述物理地址区和所述保存区的每一个都具有数据区和用于该数据区的管理区，以及其中，所述保存区中的所述管理区保存该数据区中存储的数据的逻辑地址。
19.根据权利要求18所述的非易失性存储设备，其中，所述管理区也保存用于指示相应的数据区中保存的数据的有效性的标志信息。
20.根据权利要求19所述的非易失性存储设备，其中，通过对所述非易失性存储区进行擦除处理和写处理来执行所述数据重写，其中，所述物理地址区和保存区的每一个都被分成一个或多个擦除处理单位，该擦除处理单位可以一次全部地被擦除，该擦除处理单位的大小是写数据单位的若干倍，以及其中，所述标志信息具有能够基于所述写数据单位来指示数据有效性的多个位。
21.根据权利要求20所述的非易失性存储设备，其中，在利用与所述数据重写指令有关的逻辑地址相对应的所述物理地址区中的一个擦除处理单位中的重写数据来重写该一个擦除处理单位中写入数据的一部分的情况下，所述卡控制器执行以下控制把所述重写数据写入一个擦除处理单位中，将该一个擦除处理单位的其它部分保持为擦除状态，以及利用该写入数据的其他部分将所述保存区中存储的数据保持为有效状态。
22.根据权利要求21所述的非易失性存储设备，其中，在所述写入数据的其他部分将所述保存区中存储的数据保持为有效状态的情况下，在响应于与另一个擦除处理单位相对应的所述数据重写指令而重写数据时，所述卡控制器基于所述一个擦除处理单位来存储所述保存区中存储的所述写入数据的其他部分，并且此后，执行把基于所述另一个擦除处理单位存储的数据存储到所述保存区的控制。
23.根据权利要求20所述的非易失性存储设备，其中，所述非易失性存储器具有所述多个非易失性存储部分以及与所述非易失性存储部分相对应的多个易失性缓冲部分，所述非易失性存储部分的擦除单位是写单位的若干倍，所述易失性缓冲部分的每一个都具有所述写单位的存储容量，其中，所述非易失性存储器响应于从所述卡控制器给出的存储的信息重写操作指令，把要重写的物理地址区中的存储数据临时存储到要重写的非易失性存储部分和另一个非易失性存储部分两者的易失性缓冲部分中，以及其中，所述卡控制器执行以下控制把所述易失性缓冲部分中临时存储的数据写到与该易失性缓冲部分相对应的非易失性存储部分的保存区中。
全文摘要
本发明涉及抑制由重写处理期间的断电造成的数据丢失，并涉及缩短进行耗尽检查所需的时间。一种非易失性存储设备包括可重写非易失性存储器和卡控制器。该非易失性存储器具有与逻辑地址相对应的物理地址区和保存区。响应于对所需逻辑地址的数据重写指令，卡控制器将与该逻辑地址相对应的预定物理地址区中的数据存储到保存区，并重写该物理地址区中存储的数据。当物理地址区的重写不完全时，卡控制器利用保存区中存储的数据来重写物理地址区中的数据。因而，利用数据备份可以抑制由断电造成的数据丢失，并且足以在保存区和物理地址区这两个地方进行耗尽检查。
文档编号G11C16/06GK1677571SQ200510054740
公开日2005年10月5日 申请日期2005年3月11日 优先权日2004年3月12日
发明者白石敦, 四方淳史, 中村靖宏, 小昌诚 申请人:株式会社瑞萨科技