专利名称：部分双端口存储器和使用它的电子设备的制作方法
技术领域：
本发明涉及到一种部分双端口存储器和使用这种存储器的电子设备。尤其是，本发明涉及到一种部分双端口存储器，它适合于使用在含有多个处理器和面对必需减小尺寸与重量的电子设备(诸如具有照相机功能的移动电话)中；和使用这种存储器的电子设备。
背景技术：
诸如移动电话这样的电子设备面对减小尺寸和重量的需求。近来的移动电话除正常通信功能之外还具有照相机功能、电视电话功能等等。这样的移动电话具有用于控制与无线基站数据通信的通信中央处理器(CCPU)，用于处理例如照相机功能和振铃曲调功能的应用软件的应用中央处理器(ACPU)，和用于存储各种数据的存储器。
这类传统的移动电话具有天线1、无线电通信部分2、按钮操作部分3、中央处理器(CPU)4、照相机部分5、数字信号处理器(DSP)6、静态随机存取存储器(SRAM)7、仲裁器8、接口(I/F)9、金/金球10和同步动态随机存取存储器(SDRAM)11，如图8所示。无线电通信部分2经由天线1发送与接收往返于无线基站的无线电波W，这里没有示出无线基站。按钮操作部分3由发送按键、英文/日语片假名/日文汉字/数字转换按键、电源开启/关闭按键、光标控制十字按键和结束按键等组成。CPU 4起到CCPU和控制整个移动电话的作用。
照相机部分5由电荷耦合器件(CCD)照相机等组成以便拍摄移动电话附近影像。DSP 6起到ACPU的作用并且处理通过照相机部分5拍摄的图像信号。SRAM 7由每个单元具有六个元件的存储器单元组成，六个元件由四个晶体管和两个电阻或者六个晶体管构成。SRAM 7存储由CPU 4和DSP 6共享的数据，例如，正由DSP 6处理的图像数据。仲裁器8对经由接口9来自CPU 4和DSP 6的对SDRAM 11的同时访问进行仲裁，以便避免冲突。金/金球10在接口9的输入/输出端口与SDRAM 11的输入/输出端口之间构成接触点。SDRAM 11是一种双倍速率(DDR)类型DRAM，它由每个单元具有一个晶体管和一个电容器的两个元件的存储器单元构成。为了加倍数据传送效率而不增加时钟频率，SDRAM 11与外部时钟信号的上升和下降沿两者同步地与CPU 4或DSP 6交换数据。
这类技术也公开在日本未经审查的申请号No.59-129989(Ikeda)的专利公报中。Ikeda介绍的是由2T-1C存储器单元组成的双端口动态随机存取存储器，每个单元包括两个传输门和一个电容器。每个存储单元有两个分开的访问路径，因此如果操作适当可以避免数据总线的互斥性使用。
然而，本发明已经认识到上述用于移动电话的存储器具有下列问题。
因为仲裁器8对由CPU 4和DSP 6对SDRAM 11的同时访问进行仲裁，所以它妨碍高速处理。
此外，虽然Ikeda介绍的存储器可以消除数据总线的互斥性使用，但是它也不允许高速处理。
发明内容
根据本发明的一个实施例，在此提供一种具有给定容量存储区的部分双端口存储器。该存储区域包括仅仅由第一处理器访问的第一区域，仅仅由第二处理器访问的第二区域，和由第一和第二处理器共享并具有两个端口、而且经由两个端口同时可访问的公用区域。
根据本发明的另一个方面，在此提供一种使用上述部分双端口存储器的电子设备。
还根据本发明的另一个方面，在此提供一种使用上述部分双端口存储器的移动电话。
再根据本发明的另一个实施例，在此提供一种移动电话，其包括处理图像信号和产生图像数据的数字信号处理器(DSP)，存储由DSP产生图像数据的部分双端口存储器，和从部分双端口存储器读取图像数据以及传送图像数据到基站的中央处理器(CPU)。该部分双端口存储器包括给定容量的存储区域，它包含仅仅由DSP访问的第一区域，仅仅由CPU访问的第二区域，和由DSP和CPU共享并具有两个端口、而且经由两个端口同时可访问的公用区域。
因为这个发明设置了由第一处理器和第二处理器共享而且可由两个处理器同时访问的公用区域，所以与全部由2T-1C存储单元组成的第一区域和第二区域情况相比较，它取得存储器的高集成度和高速的数据传输。即使移动电话有很高的功能并且需要大容量的存储器，这也允许它们减小尺寸和重量。此外，因为第一区域仅仅由第一处理器访问而第二区域仅仅由第二处理器访问，所以在第一和第二处理器之间没有冲突发生，并且由仲裁器而引起的时间损耗保持在最低限度，因此允许高速处理。
从下列结合附图的描述中，本发明的上述和其它目的、优点与特点将变得更清楚，其中附图包括图1是使用本发明实施例的部分双端口存储器的电子设备的实际部件的电子结构方框图；图2是图1中时钟同步SRAM接口(I/F)的电子结构方框图；图3是图1中第一DRAM单元阵列、双端口DRAM单元阵列和第二DRAM单元阵列的结构例子视图；图4是构成图3中第一和第二DRAM单元阵列存储单元的电路结构图；图5是构成图3中双端口DRAM单元阵列存储单元的电路结构图；图6是实际部件在写入数据到图1中部分双端口随机存取存储器(PDPRAM)时的状态图；图7是当从图1中PDPRAM读取数据时实际部件的状态图；图8是常规电子设备的实际部件电路结构的方框图。
具体实施例方式
现在将参考说明性实施例描述本发明。那些技术精通的人将认识到，利用本发明的介绍能够实现许多替换实施例，而且本发明不局限于为了解释的目的而举例说明的那些实施例。
本发明的部分双端口存储器包括仅仅由第一处理器访问的第一区域，仅仅由第二处理器访问的第二区域，和由第一和第二处理器共享而且可以同时访问的公用区域。
图1显示使用本发明实施例的部分双端口存储器的电子设备实际部件的电路结构。这个例子的电子设备是移动电话，它包括天线11、无线电通信部分12、按键操作部分13、CPU 14、照相机部分15、DSP 16和部分双端口随机存取存储器(PDPRAM)20。无线电通信部分12经由天线11发送与接收往返于无线基站的无线电波W，这里没有示出基站。按键操作部分13由发送按键、英文/日文片假名/日本汉字/数字转换按键、电源开启/关闭按键、用于光标控制的十字按键、结束按键等组成。CPU 14控制与无线基站的通信以及控制整个移动电话。照相机部分15由电荷耦合器件(CCD)照相机或类似器件组成以便拍摄移动电话附近的影像。DSP16处理诸如照相机功能和振铃乐曲功能的应用软件。在这个实施例中，DSP 16处理由照相机部分15拍摄的图像信号。
PDPRAM 20具有给定容量的存储区并且包括时钟(CLK)同步的SRAM接口(I/F)21、DRAM单元阵列22、双端口DRAM单元阵列23和DRAM单元阵列24。时钟同步SRAM接口21允许PDPRAM 20(它以DRAM存储单元为基础)工作为伪SRAM(PSRAM)。虽然，PSRAM以DRAM存储单元为基础，但是它包括SRAM类型控制部分以便如同SRAM那样操作。因为没有必要按行地址和列地址分开地输入地址到PSRAM，所以就不需要诸如行地址选通(RAS)和列地址选通(CAS)的定时信号。正如SRAM一样，PSRAM仅仅需要一次性地址输入而且它借助于芯片使能信号(其与时钟同步存储器的时钟有关)触发的地址，并且读出和写入数据。
DRAM单元阵列22仅仅由CPU 14访问。双端口单元阵列23由CPU14和DSP 16共享。双端口DRAM单元阵列23具有两个端口而且可以由CPU 14和DSP 16经由每个端口同时访问。DRAM单元阵列24仅仅由DSP 16访问。在这个实施例中，时钟同步SRAM接口(I/F)21、DRAM单元阵列22、双端口DRAM单元阵列23和DRAM单元阵列24被集成在一个芯片Q中。
图2显示图1中时钟同步SRAM接口21的电子结构。时钟同步SRAM接口21包括解码器25、26，输入/输出(I/O)缓冲器27、28，和仲裁器29。这些元件连接到由DRAM单元阵列22、双端口DRAM单元阵列23和DRAM单元阵列24组成的芯片Q。根据来自CPU 14的访问或者地址数据A0L到A63L的输入，解码器25与时钟“ck”同步地选择双端口DRAM单元阵列23的存储单元的一个端口地址或DRAM单元阵列22的存储单元的地址。另一方面，根据来自DSP 16的访问或地址数据A0R到A63R的输入，解码器26与时钟“ck”同步地选择双端口DRAM单元阵列23的存储单元的另一个端口地址或DRAM单元阵列24的存储单元的地址。
输入/输出缓冲器27使双端口DRAM单元阵列23的一个端口和DRAM单元阵列22如同SRAM那样操作，并且起到CPU 14的数据输入/输出接口的作用。输入/输出缓冲器28使双端口DRAM单元阵列23的另一个端口和DRAM单元阵列24如同SRAM那样操作，而且起到DSP 16的数据输入/输出接口的作用。仲裁器29对同时来自解码器25和解码器26的对双端口DRAM单元阵列23的访问进行仲裁，以便避免冲突。
图3显示图1中的DRAM单元阵列22、双端口DRAM单元阵列23和DRAM单元阵列24的结构例子。DRAM单元阵列22包括存储区221，222，...，到227。存储区221由1T-1C存储器单元组成，每个存储器单元包括一个第一传输门和一个第一电容器。第一传输门根据CPU 14的访问被控制导通/截止。在第一传输门导通时，第一电容器充电以便存储信息。例如，存储区221的容量是16兆位。存储区222到227具有如存储区221同样的结构。
DRAM单元阵列24包括存储区241，242，...，到247。存储区241由1T-1C存储器单元组成，每个存储器单元包括一个第二传输门和一个第二电容器。第二传输门根据DSP 16的访问被控制导通/截止。在第二传输门导通时，第二电容器充电以便存储信息。例如，存储区241的容量是16兆位。存储区242到247具有如存储区241同样的结构。
双端口单元阵列23包括存储区231和232。存储区231由2T-1C存储器单元组成，每个存储器单元包括第三传输门，第四传输门和第三电容器。第三传输门根据CPU 14的访问被控制导通/截止。第四传输门根据DSP16的访问被控制导通/截止。在第三或第四传输门导通时，第三电容器充电以便存储信息。例如，存储区231的容量是8兆位。存储区232具有如存储区231同样的结构。DRAM单元阵列22、双端口DRAM单元阵列23和DRAM单元阵列24集成到具有256兆位总容量的一个芯片。虽然2T-1C存储器单元大约是1T-1C存储器单元的尺寸或者面积的两倍，但是16兆位的1T-1C存储器单元的面积与8兆位的2T-1C存储器单元的面积实质上是相同的，这个256兆位的存储器单元实质上与256兆位的1T-1C存储器单元同样大小，而存储容量是256M-16M。
图4显示构成图3中DRAM单元阵列22和24的存储器单元的电路结构。存储单元30具有用作第一传输门或第二传输门的MOS晶体管31和电容器32。存储器单元30形成在选择线33与信号线34的交叉点。MOS晶体管31根据图2中解码器25或26经由选择线33提供的地址数据被控制导通/截止。根据图2中的输入/输出缓冲器27或者28经由信号线34提供的数据，在MOS晶体管31导通时，电容器32充电从而存储信息。
图5显示构成图3中双端口DRAM单元阵列23的存储器单元的电气结构。存储单元40具有用作第三和第四传输门的MOS晶体管41与42和一个电容器43。存储器单元40形成在选择线44和45与信号线46和47的交叉点。MOS晶体管41根据图2的解码器25经由选定线44提供的地址数据被控制导通/截止。MOS晶体管42根据图2的解码器26经由选定线45提供的地址数据被控制导通/截止。根据图2中的输入/输出缓冲器27经由信号线46提供的数据，在MOS晶体管41导通时，电容器43充电从而存储信息。根据图2中的输入/输出缓冲器28经由信号线47提供的数据，在MOS晶体管42导通时，电容器43充电从而存储信息。
图6显示在对PDPRAM 20写入数据时，实际部件的状态。图7显示从PDPRAM 20读出数据时，实际部件的状态。参考这些附图，在下文中将描述使用这个实施例的部分双端口存储器的移动电话的操作。
在这个移动式电话中，例如，照相机部分15摄取周围的影像，而DSP16处理该图像信号。然后DSP 16构成经由解码器26对PDPRAM 20的双端口DRAM单元阵列23的一个端口地址的访问，以便在其中存储已处理图像数据。在这种情况下，如图6所示，响应来自控制部分(图中未示出)的读/写控制信号R/W，信号线47经过输入/输出缓冲器28连接到高位写线，其由图6和7中的高位线组52中的虚线所示。此外，MOS晶体管42根据从解码器26经由选择线45提供的地址数据导通，从而利用图像数据对电容器43充电。
在读出存储的图像数据时，CPU 14经由解码器25进行对双端口DRAM单元阵列23的另一个端口地址的访问，并且读出数据。在这种情况下，如图7所示，响应来自控制部分的读/写控制信号R/W，信号线46经过输入/输出缓冲器27连接到低位读线，其由图6和7中的低位线组51中的实线表示。此外，根据从解码器25经由选择线44提供的地址数据，MOS晶体管41导通，从而电容器43放电。然后图像数据借助于无线电波W从无线电通信部分12经由天线11发送到无线基站(图中没有示出)。如果解码器25和解码器26同时访问双端口DRAM单元阵列23，则仲裁器29对这个访问进行仲裁，以致避免冲突。
CPU 14通过解码器25进行对DRAM单元阵列22的存储器单元地址的访问，以便经由输入/输出缓冲器27输入/输出数据。在这种情况下，如图6所示，响应读/写控制信号R/W，信号线34经由输入/输出缓冲器27连接到低位写线，其由图6和7中的低位线组51中的虚线表示。此外，MOS晶体管31根据从解码器25经由选择线33提供的地址数据导通，从而利用该数据对电容器32充电。另一方面，如图7所示，响应读/写控制信号R/W，信号线34经由输入/输出缓冲器27连接到低位读线，而根据从解码器25经由选择线33提供的地址数据，MOS晶体管31导通，从而电容器32放电。
DSP 16通过解码器26进行对DRAM单元阵列24的存储器单元地址的访问，以便经由输入/输出缓冲器28输入/输出数据。在这种情况下，执行与图6和7所示相同的操作。
如上文中所描述，因为这个实施例中使用的是由CPU 14和DSP 16共享并且可由他们同时访问的双端口DRAM单元阵列23，所以与DRAM单元阵列22和24全部是由2T-1C存储器单元组成的情况相比较，它获得更高集成度的存储器，以及更高速的数据传输。即使移动式电话有很高的功能而且要求大容量存储器，这也能够减小移动电话的尺寸和重量。此外，因为DRAM单元阵列22仅仅由CPU 14访问而DRAM单元阵列24仅仅由DSP 16访问，所以在CPU 14和DSP 16之间不会发生冲突，而且由仲裁器29导致的时间损耗保持在最低限度，因此允许高速处理。
虽然如上参考附图详细地描述了本发明的实施例，但是具体结构不局限于如上所述的那些实施例。例如，上述实施例中，CPU 14经由解码器25进行对双端口DRAM单元阵列23或DRAM单元阵列22的存储单元地址的访问，而DSP 16经由解码器26进行对双端口DRAM单元阵列23或者DRAM单元阵列24的存储单元地址的访问；然而，也可以将构成DRAM单元阵列22的存储区221到227作为提供公共地址数据的存储体，以至于只有选择信号选择的存储体才能被访问。同样地，也可以配置成将构成DRAM单元阵列24的存储区241到247作为提供公共地址数据的存储体，以至于只有选择信号选择的存储体才能被访问。此外也可以配置成将构成DRAM单元阵列23的存储区231到232作为提供公共地址数据的存储体，以至于只有选择信号选择的存储体才能被访问。
虽然上述实施例描述的本发明应用于移动电话的的情况，但是它也适用于含有多个处理器和面临必需减小尺寸和重量的每一种电子设备，例如个人数字助理(PDA)。
很明显本发明不局限于上述实施例，在不脱离本发明的范围和精神下能够做出修改和改变。
权利要求
1.一种部分双端口存储器，其包括具有给定容量的存储区域，其特征在于所述存储区域包括仅仅由第一处理器访问的第一区域；仅仅由第二处理器访问的第二区域；以及由第一和第二处理器共享并具有两个端口、而且经由两个端口同时可访问的公用区域。
2.根据权利要求1所述的部分双端口存储器，其特征在于还包括存储器单元阵列，其包含与存储区的容量相对应的多个存储器单元；第一解码器，它根据来自第一处理器的访问，选择分配给公用区域的存储器单元的一个端口的地址，或选择分配给第一区域的存储器单元的地址；和第二解码器，它根据来自第二处理器的访问，选择分配给公用区域的存储器单元的另一个端口的地址，或选择分配给第二区域的存储器单元的地址。
3.根据权利要求2所述的部分双端口存储器，其特征在于还包括仲裁器，它对来自第一解码器和第二解码器的对公用区域的同时访问仲裁，以至于避免冲突。
4.根据权利要求2所述的部分双端口存储器，其特征在于分配给第一区域的存储器单元包括根据来自第一处理器的访问被控制导通/截止的第一传输门，和当第一传输门导通时为了存储信息而充电的第一电容器，分配给第二区域的存储器单元包括根据来自第二处理器的访问被控制导通/截止的第二传输门，和当第二传输门导通时为了存储信息而充电的第二电容器，和分配给公用区域的存储器单元包括根据来自第一处理器的访问被控制导通/截止的第三传输门，根据来自第二处理器的访问被控制导通/截止的第四传输门，和当第三传输门或第四传输门导通时为了存储信息而充电的第三电容器。
5.根据权利要求1所述的部分双端口存储器，其特征在于第一区域、第二区域和公用区域被集成到一个芯片。
6.一种电子设备，其特征在于使用了权利要求1所述的部分双端口存储器。
7.一种移动电话，其特征在于使用权利要求1所述的部分双端口存储器。
8.一种移动电话，其特征在于包括处理图像信号和产生图像数据的数字信号处理器；存储由所述数字信号处理器产生的图像数据的部分双端口存储器；和中央处理器，其从所述部分双端口存储器读取图像数据并且传送所述图像数据到无线基站，其中所述部分双端口存储器包括具有给定容量的存储区域，该存储区域包括仅仅由所述数字信号处理器访问的第一区域，仅仅由所述中央处理器访问的第二区域，和具有两个端口并由所述数字信号处理器和所述中央处理器共享、而且经由两个端口同时可访问的公用区域。
9.根据权利要求8所述的移动电话，其特征在于所述部分双端口存储器还包括存储器单元阵列，它包括与存储区域的容量相对应的多个存储器单元；第一解码器，它根据来自所述数字信号处理器的访问，选择分配给公用区域的存储器单元的一个端口的地址，或选择分配给第一区域的存储器单元的地址；和第二解码器，它根据来自所述中央处理器的访问，选择分配给公用区域的存储器单元的另一个端口的地址，或选择分配给第二区域的存储器单元的地址。
全文摘要
一种为电子设备如移动电话所使用的部分双端口存储器，其包括给定容量的存储区域。该存储区域具有仅仅由第一处理器访问的第一区域，仅仅由第二处理器访问的第二区域，以及具有两个端口并由第一和第二处理器共享、并且可以经由两个端口同时访问的公用区域。
文档编号G11C8/00GK1677556SQ200510055050
公开日2005年10月5日 申请日期2005年3月15日 优先权日2004年3月15日
发明者福造幸雄 申请人:恩益禧电子股份有限公司