专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种半导体存储器，其要求周期性的刷新操作以保持写在动态存储单元中的数据。更具体而言，本发明涉及一种半导体存储器，其在内部自动执行刷新操作，而无需来自外部的刷新命令。
背景技术：
在具有动态存储单元的伪SRAM和具有自刷新模式的DRAM中，有必要利用内部电路周期性地刷新存储单元，以保持写在存储单元中的数据。具体而言，此类半导体存储器结合了刷新定时器，该刷新定时器生成用于执行刷新操作的刷新请求信号。一般而言，刷新定时器包括生成振荡信号的振荡器，以及通过对振荡信号进行分频来周期性地生成刷新请求信号的分频器。
振荡信号的频率随着半导体的制造条件的波动(例如晶体管等的属性的波动)以及半导体的操作环境而变化。例如，当振荡信号的频率变低，刷新周期延长时，就可能在刷新操作被执行之前存储单元中的数据已丢失。为了防止这种缺点，提出了具有可变分频比的分频器(例如日本未经审查的专利申请公布No.2003-30983、日本未经审查的专利申请公布No.Sho 63-241790)。通过在振荡信号的频率较低时减小分频比，可以防止刷新请求信号的生成周期延长。从而防止了存储单元中的数据丢失的缺点。
近年来，DRAM或伪SRAM已被用作便携式设备的工作存储器。便携式设备要求呈现低功耗，以延长电池使用时间。尤其重要的是便携设备未工作时的待机电流要低。
为了降低刷新定时器的功耗和待机电流，可降低振荡器的频率。例如，通过将振荡信号的频率降低到等于刷新请求信号的频率，大大降低了刷新定时器的功耗。但是，为了在不使用分频器的情况下改变刷新请求信号的频率，必须更改振荡器的振荡频率。为了改变振荡信号的频率，则扩大了振荡器的电路规模。尤其是由于振荡信号被用作标准信号，因此振荡信号的频率需要有一定精确度。因而这使得振荡器的电路设计以及振荡器的测试都变得复杂。因此不希望改变振荡器的振荡频率。
发明内容
因此，本发明的一个目的是降低可改变为刷新操作提供的刷新信号的生成频率的刷新信号生成电路的功耗，从而降低半导体存储器的待机电流。
根据本发明的一个方面，振荡器周期性地生成刷新请求信号，用于刷新动态存储单元。存储电路包括保存存储值的保存部件，并且响应于刷新请求信号而使存储值变化预定值以便其偏离初始值。另外，存储电路响应于对应于刷新请求信号的刷新操作而使存储值变化1以便其接近初始值。
状态检测电路检测半导体存储器从第一状态到第二状态的变化，以及从第二状态到第一状态的变化。存储控制电路响应于状态检测电路检测到从第一状态到第二状态的变化而增大存储电路所使用的预定值。另外，存储控制电路响应于状态检测电路检测到从第二状态到第一状态的变化而减小存储电路所使用的预定值。刷新判决电路接收保存在保存部件中的存储值，并输出多个刷新信号，直到存储值返回初始值，所述刷新信号的个数对应于存储值。核心控制电路响应于多个刷新信号之一而允许存储核心执行刷新操作，并响应于外部访问请求而允许存储核心执行访问操作。
在本发明中，可以将第二状态期间响应于一个刷新请求信号执行的刷新操作的数目设置为大于第一状态期间响应于一个刷新请求信号执行的刷新操作的数目。因此，在不更改振荡器的振荡周期的情况下，就可以响应于半导体存储器的操作状态的变化而更改刷新操作的频率。通过利用振荡器在不使用分频器的情况下生成作为刷新请求信号的振荡信号，可防止振荡器的不必要的振荡。因此，可以降低生成用于执行刷新操作的刷新信号的电路的功耗。在半导体存储器的待机时段期间，刷新操作也是必要的。因此，本发明的应用尤其可以降低待机电流。
在本发明的一个方面的优选示例中，状态检测电路包括仲裁器。在响应于多个刷新信号之一执行的刷新操作期间一旦接收到外部访问请求，该仲裁器即允许核心控制电路缩短刷新操作并开始访问操作。状态检测电路根据刷新操作的缩短来检测从第一状态到第二状态的变化。存储控制电路响应于检测到从第一状态到第二状态的变化而增大预定值。
具有缩短的刷新操作的存储单元(短恢复存储单元)呈现小电荷恢复量。因此，保存在短恢复存储单元中的数据与完成了刷新操作的存储单元中保存的数据相比较易丢失。通过在存在短恢复存储单元的情况下增大刷新操作的频率，可以缩短直到对短恢复存储单元进行的下一次刷新操作的时间。根据本发明，可以在不更改振荡器的振荡周期的情况下增大刷新操作的频率。从而可以防止保存在存储单元中的数据丢失，同时使功耗增大量最小。
在本发明的一个方面的另一优选示例中，状态检测电路包括刷新计数器。该刷新计数器同步于刷新信号执行计数操作，生成刷新地址以指定连接到要刷新的动态存储单元的字线。在本发明中，短恢复存储单元的不存在是通过利用刷新计数器检测对应于缩短的刷新操作的字线被重新选中以用于执行刷新操作，从而来检测的。从而，状态检测电路检测从第二状态到第一状态的变化。存储控制电路响应于检测到从第二状态到第一状态的变化而减小所述预定值。因此，可以响应于不存在短恢复存储单元的状态再次减小刷新操作的频率。
在本发明的一个方面的优选示例中，状态检测电路包括用于检测刷新地址的最高位的逻辑电平的反向的反向检测电路。状态检测电路在反向检测电路三次检测到逻辑电平的反向时，检测到刷新计数器已完成一轮操作。因此，状态检测电路检测从第二状态到第一状态的变化。根据本发明，可以通过只监视最高位来检测短恢复存储单元不存在。因此，可以利用简单电路实现对从第二状态到第一状态的变化的检测。
在本发明的一个实施例的优选示例中，状态检测电路包括用于检测半导体存储器的温度的温度检测单元。状态检测电路在温度检测单元检测到的温度超过预设值时，检测从第一状态到第二状态的变化。存储控制电路响应于检测到从第一状态到第二状态的变化而增大预设值。一般而言，随着半导体存储器的温度的升高，保持在动态存储单元中的电荷倾向于减少。因此，为了防止保存在存储单元中的数据丢失，有必要增大刷新操作的频率。在本发明中，当温度升高时，可以在不更改振荡器的振荡周期的情况下增大刷新操作的频率。从而，可以防止保存在存储单元中的数据丢失，同时使功耗的增大量最小。
在本发明的一个方面的优选示例中，振荡器包括电流源、电容器、刷新请求生成器和放电电路。电容器被用从电流源提供的电荷充电，并且根据电荷的量生成输出电压。刷新请求生成器在输出电压超过参考电压时生成刷新请求信号。放电电路同步于刷新请求信号的生成而释放电容器的电荷。根据电容器的电荷量生成振荡信号的振荡器需要具有多个电容器以便改变振荡信号的频率。然后振荡信号的频率根据连接到振荡器的电容器电容值而改变。为了在半导体衬底上形成电容器，需要相对大的面积。因此，为了提供具有频率变动功能的振荡器，其布图尺寸增大了，从而半导体存储器的芯片尺寸增大了。但是，根据本发明，可以在不增大振荡器的布图尺寸的情况下更改刷新操作的频率。
在本发明的一个方面的优选示例中，存储控制电路包括程序电路，其将预定值设置为多个值中的任何一个。这使得可以根据程序电路的程序值来合乎需要地设置预定值。因此，当半导体存储器的电特性由于半导体制造条件的波动而改变时，预定值可依照特性的变化来改变。这使得能够提高半导体存储器的产量。
在本发明的一个方面的优选示例中，核心控制电路响应于刷新操作的完成而输出刷新结束信号。存储电路同步于刷新结束信号使存储值变化1以便其接近初始值。依照刷新操作的结束时间来更改存储值使得可以防止刷新操作的数目的错误减小。从而可以防止存储电路错误地进行操作，以防止保存在存储单元中的数据丢失。
当联系附图理解以下详细描述时，可从中更明显地看出本发明的性质、原理和实用性，附图中类似的部件由相同的标号表示，其中图1是示出本发明的半导体存储器的第一实施例的框图；图2是示出图1所示的刷新定时器的细节的框图；图3是示出图2所示的振荡器的细节的电路图；图4是示出图3所示的振荡器的操作的波形图；图5是示出本发明的第一状态中的刷新操作的时序图；图6是示出本发明中当FCRAM的操作状态从第一状态变为第二状态时的刷新操作的时序图；图7是示出本发明中当FCRAM的操作状态从第二状态变为第一状态时的刷新操作的时序图；图8是示出刷新计数器的操作方式的时序图；图9是示出本发明的半导体存储器的第二实施例的框图；图10是示出图9所示的刷新定时器的细节的框图；图11是示出图10所示的刷新定时器的操作方式的时序图。
具体实施例方式
以下将结合
本发明的实施例。在附图中，粗线所表示的信号线包括多个比特。附图中的双圆圈表示外部端子。粗线所连接到的块的一部分包括多个电路。为了表示信号被发送到的信号线，使用了等于信号名称的符号。头部附有“/”的信号表示负逻辑。尾部附有“Z”的信号表示正逻辑。
图1示出本发明的半导体存储器的一个实施例。半导体存储器利用CMOS技术形成，并且包括具有DRAM存储单元(动态存储单元)和SRAM接口的FCRAM(快速周期RAM)。具有SRAM接口的FCRAM是一种伪SRAM，其在不接收来自外部的刷新命令的情况下在芯片内周期性地执行刷新操作，并且保存写在存储单元中的数据。FCRAM可同步于时钟信号CLK进行操作，并且例如用作安装在移动电话上的工作存储器。
FCRAM包括命令译码器10、刷新定时器12、仲裁器14、核心控制电路16、刷新计数器18、地址输入电路20、地址切换电路22、预译码器24和26、数据输入/输出电路28和存储核心30。
命令译码器10对经由命令端子CMD提供的命令信号CMD(外部访问命令信号)译码，并输出用于执行读操作的读信号RDZ以及用于执行写操作的写信号WRZ。命令信号CMD包括芯片使能信号/CE、输出使能信号/OE、写使能信号/WE、地址有效信号/ADV、高字节信号/UB、低字节信号/LB和时钟信号CLK。高字节信号/UB被设置为低逻辑电平，以允许数据端子DQ的高8位有效。低字节信号/LB被设置为低逻辑电平，以允许数据端子DQ的低8位有效。
刷新定时器12输出刷新信号REFZ，用于以预定周期执行刷新操作。刷新定时器12从接收到短恢复信号SREFZ的激活开始到接收到短恢复结束信号SREFENDZ的激活为止，增大刷新信号REFZ的生成频率。刷新定时器12的细节结合图2来说明。
仲裁器14将读信号RDZ或写信号WRZ的转变边沿与刷新信号REFZ的转变边沿相比较，确定这些信号是否彼此冲突，并决定访问操作(读操作和写操作)和刷新操作中的哪一个被优先执行。当仲裁器14将优先权分配给访问操作时，响应于读信号RDZ或写信号WRZ，读开始信号RDPZ或写开始信号WRPZ被输出。这里，仲裁器14暂时保存刷新信号REFZ，并同步于访问操作的结束而输出刷新开始信号REFPZ。
另外，当优先级被分配给刷新操作时，仲裁器14响应于刷新信号REFZ而输出刷新开始信号REFPZ。这里，仲裁器14暂时保存读信号RDZ或写信号WRZ，并同步于刷新操作的结束而输出读开始信号RDPZ或写开始信号WRPZ。
另外，当在输出刷新开始信号REFPZ之后立即接收到读信号RDZ或写信号WRZ时，仲裁器14输出读开始信号RDPZ或写开始信号WRPZ，并激活短恢复信号SREFZ，以允许核心控制电路16缩短且终止刷新操作，并执行访问操作。即当在刷新操作期间接收到外部访问命令时，则缩短刷新操作并执行访问操作。短恢复信号SREFZ被保持为高逻辑电平，直到短恢复结束信号SREFENDZ被激活。
短恢复信号SREFZ的激活时段是这样的一个时段，在该时段中，刷新操作被缩短，并且存在具有不充足的电荷恢复量的存储单元(短恢复存储单元)。此时段期间FCRAM的操作状态被称为第二状态。短恢复信号SREFZ的失活时段是这样的一个时段，在该时段中，对于所有存储单元的电荷恢复量都是充足的，并且不存在短恢复存储单元。此时段期间FCRAM的操作状态被称为第一状态。第一状态和第二状态由短恢复信号SREFZ的低逻辑电平和高逻辑电平表示。即仲裁器14充当状态检测电路，其检测由于刷新操作的缩短而引起的FCRAM的操作状态从第一状态到第二状态的变化。
核心控制电路16同步于读开始信号RDPZ或写开始信号WRPZ的输出而输出读/写切换信号RWSW，并同步于刷新开始信号REFPZ而输出刷新切换信号RFSW。另外，为了允许存储核心30在接收到读开始信号RDPZ、写开始信号WRPZ或刷新开始信号REFPZ时执行读操作、写操作或刷新操作，核心控制电路16输出读出放大器激活信号LEZ、均衡信号EQLZ、字线激活信号WLZ和位线转接信号BLTZ。读出放大器激活信号LEZ被输出以用于激活读出放大器部件SA的读出放大器。均衡信号EQLZ被输出以用于均衡一对位线BL、/BL，以便设置预充电电压。字线激活信号WLZ被输出以用于响应于行地址信号RAD和刷新地址信号REFAD而选择字线WL中的任何一个。位线转接信号BLTZ被输出以用于将该对位线BL、/BL连接到读出放大器。
刷新计数器18同步于刷新信号REFZ而执行计数操作，并顺序生成指示要刷新的存储单元MC的刷新地址信号REFAD。更具体而言，刷新地址REFAD指定与要刷新的存储单元MC相连接的字线WL。另外，当刷新地址REFAD的最高位REFAD23的逻辑电平在短恢复信号SEEFZ被激活后被改变三次时，刷新计数器18激活短恢复结束信号SREFENDZ(脉冲信号)。刷新计数器18包括图中未示出的反向检测部件，用于检测最高位REFAD23的逻辑电平的反向。
由于最高位REFAD23的逻辑电平三次反向，因此检测到在接收到短恢复信号SREFZ的激活之后刷新地址REFAD已完成一轮操作。因此，检测到其刷新操作被中断的字线WL被再次选中以进行常规刷新操作，还检测到不再存在具有不充足的电荷恢复量的短恢复存储单元。即，刷新计数器18充当状态检测电路，其检测到由于刷新地址REFAD的最高位REFAD23的逻辑电平变化三次，因此刷新地址REFAD执行一轮操作，并且基于这种检测，检测到FCRAM的操作状态从第二状态变成了第一状态。通过只监视刷新地址REFAD的最高位REFAD23，可以容易地检测到不再存在短恢复存储单元。因此，对于从第二状态到第一状态的变化的检测可用简单电路来实现。
地址输入电路20通过地址端子AD接收地址信号AD(AD0-23)，并输出接收到的信号作为行地址信号RAD(高位地址AD15-23)和列地址信号CAD(低位地址)。这里FCRAM是地址非多路复用型存储器，其同时接收高位地址和低位地址。
当刷新操作被执行时，地址切换电路22同步于刷新切换信号RFSW，输出刷新地址信号REFAD，作为内部行地址信号IRAD。当读操作或写操作被执行时，地址切换电路22同步于读/写切换信号RWSW，输出行地址信号RAD，作为内部行地址信号IRAD。
预译码器24对内部行地址信号IRAD译码，并生成行译码信号RAZ。预译码器26对列地址信号CAD译码，并生成列译码信号CAZ。
数据输入/输出电路28通过公共数据总线CDB接收来自存储单元MC的读出的数据，并将接收到的数据输出到数据端子DQ(DQ0-15)。另外，数据输入/输出电路28通过数据端子DQ接收写入的数据，并将接收到的数据输出到公共数据总线CDB。
存储核心30包括存储单元阵列ARY、字译码器部件WDEC、读出放大器部件SA、列译码器部件CDEC、读放大器部件RA和写放大器部件WA。存储单元阵列ARY包括多个挥发性动态存储单元MC、连接到动态存储单元MC的多个字线WL以及多对位线BL、/BL。
每个存储单元MC一般而言等于DRAM的一个存储单元，并且包括将数据保持为电荷的电容器，以及安排在电容器和位线BL(或/BL)之间的转接晶体管。转接晶体管的栅极连接到字线WL。当字线WL被选中时，读操作、写操作和刷新操作中的任何一种操作被执行。在读操作、写操作和刷新操作中的任何一种操作被执行之后，存储单元阵列ARY同步于均衡信号EQLZ执行预充电操作，以将位线BL、/BL预充电到预定的电压。
字译码器部件WDEC一旦接收到高逻辑电平的字线激活信号WLZ，即响应于行译码信号RAZ选择字线WL中的任何一个，并将选中的字线WL更改为高逻辑电平。列译码器部件CDEC响应于列译码信号CAZ，输出列线信号，该列线信号接通用于连接位线BL、/BL和数据总线DB的列开关。
读出放大器部件SA包括多个读出放大器。每个读出放大器同步于读出放大器激活信号LEZ而被操作，并且放大位线BL、/BL上的数据的信号量。被读出放大器放大的数据在读操作期间通过列开关被传输到数据总线DB，并且在写时段期间通过位线BL、/BL被写入存储单元MC中。
读放大器部件SB包括多个读放大器。每个读放大器放大数据总线DB上的读出的数据的信号量，并将放大后的读出数据输出到公共数据总线CDB。写放大器部件WA包括多个写放大器。每个写放大器放大公共数据总线CDB上的写入的数据的信号量，并将放大后的写入的数据输出到数据总线DB。
图2示出图1所示的刷新定时器12的细节。刷新定时器12包括振荡器32、存储值更改电路34、附加值控制电路36、刷新请求存储电路40和刷新判决电路42。
振荡器32周期性地生成刷新请求信号RREQZ。例如每6微秒生成刷新请求信号RREQZ。振荡器32的细节结合图3来说明。存储值更改电路34响应于刷新请求信号RREQZ输出加信号PZ，并响应于刷新结束信号REFENDZ输出减信号MZ。
附加值控制电路36包括具有熔丝FS的程序电路38，并激活附加值信号P1Z、P2Z和P3Z中的任何一个。在制造FCRAM之后的测试过程中，程序电路38中的熔丝在必要时被切断。在短恢复信号SREFZ未被激活时(第一状态期间)，附加值控制电路36激活附加值信号P1Z。
当熔丝FS未被切断时，附加值控制电路36响应于短恢复信号SREFZ的激活而解除激活附加值信号P1Z，并激活附加值信号P2Z(第二状态)。当熔丝FS被切断时，附加值控制电路36响应于短恢复信号SREFZ的激活而解除激活附加值信号P1Z，并激活附加值信号P3Z(第二状态)。另外，在短恢复结束信号SREFENDZ被激活后，附加值控制电路36同步于刷新结束信号REFENDZ的激活而解除激活附加值信号P2Z(或P3Z)，并激活附加值信号P1Z。
刷新请求存储电路40包括图中未示出的用于4位的保存部件，其保存存储值S0Z、S1Z、S2Z和S3Z。在附加值信号P1Z被激活期间，刷新请求存储电路40同步于加信号PZ而将保存部件中的存储值增大“1”，并且同步于减信号MZ而将保存部件中的存储值减小“1”。保存部件中保存的存储值被输出为4位的存储值信号S0Z、S1Z、S2Z和S3Z(S0Z具有低序位)。
以同样的方式，在附加值信号P2Z被激活期间，刷新请求存储电路40同步于加信号PZ将存储值增大“2”，并且同步于减信号MZ将存储值减小“1”。另外，在附加值信号P3Z被激活期间，刷新请求存储电路40同步于加信号PZ将存储值增大“3”，并且同步于减信号MZ将存储值减小“1”。
通过这种方式，附加值信号P1Z至P3Z指示响应于刷新请求信号RREQZ存储值被增大的增量(预定值)。即，附加值控制电路36充当存储控制电路，其将刷新请求存储电路40所使用的存储值的增量(预定值)更改为“1”、“2”、“3”中的任何一个。更具体而言，附加值控制电路36响应于FCRAM从第一状态变化到第二状态，而将存储值的增量从“1”增大到“2”或从“1”增大到“3”。另外，附加值控制电路36响应于FCRAM从第二状态变化到第一状态，而将存储值的增量从“2”减小到“1”或从“3”减小到“1”。
当熔丝FS未被切断时，存储值的增量被从“1”增大到“2”。当熔丝FS被切断时，存储值的增量被从“1”增大到“3”。因此，当FCRAM的电特性由于半导体制造条件的波动而变化时，可以依照电特性的变化自由地更改存储值的增量。因此，可以提高FCRAM的产量。
存储值更改电路34和刷新请求存储电路40充当存储电路，该存储电路响应于刷新请求信号RREQZ而将存储值从初始值(例如“0”)增大由附加值信号P1Z至P3Z所指示的预定值，并且响应于刷新结束信号REFENDZ(响应于刷新请求信号RREQZ完成刷新操作)将存储值减小“1”。
这里，在此实施例中，存储值的初始值被设置为“0”。响应于刷新请求信号RREQZ，存储值被增大，响应于刷新结束信号REFENDZ，存储值被减小。但是，初始值可被设置为除“0”外的其它值，并且存储值的增大和减小可以颠倒。
当存储值S3Z-S0Z中指示的二进制数表现为正数时，刷新判决电路42顺序激活刷新信号REFZ，激活次数对应于该正数。即，刷新信号REFZ被输出对应于存储数的次数，直到存储值返回初始值。刷新信号REFZ的激活间隔被设置为这样的一个间隔，该间隔允许半导体存储器在刷新操作后正确执行预充电操作。利用存储值S3Z-S0Z，未执行的刷新操作的次数可被保持为最多达15次。
图3示出图2所示的振荡器32的细节。振荡器32包括差分放大器AMP、波形整形电路44、pMOS晶体管P1、反相器INV、nMOS晶体管N1、电流源CS和电容器C1。差分放大器AMP比较参考电压Vrfv的幅度和电容器C1的充电后电压RIP的幅度，并输出对应于比较结果的输出电压OUT。波形整形电路44将输出电压OUT的波形延迟预定的延迟量。反相器INV使延迟后的输出电压OUT的波形反向，并输出输出电压OUT，作为刷新请求信号RREQZ。差分放大器AMP、波形整形电路44和反相器INV充当刷新请求生成器，该生成器在充电后电压RIP超过参考电压Vrfv时，生成刷新请求信号RREQZ。
当波形整形电路44的输出呈现低逻辑电平状态时(在刷新请求信号RREQZ呈现高逻辑电平的时段期间)，pMOS晶体管P1将差分放大器AMP的输出节点OUT重置为高逻辑电平(内部电源电压VII)。在刷新请求信号RREQZ呈现高逻辑电平的时段期间，nMOS晶体管N1将电容器C1的节点RIP重置为低逻辑电平(地电压VSS)。nMOS晶体管N1充当放电电路，其同步于刷新请求信号RREQZ的生成而释放电容器C1的电荷。响应于输出节点OUT呈现高逻辑电平这一事实，在经过预定的延迟量之后，刷新请求信号RREQZ返回低逻辑电平。
电流源CS和电容器C1经由节点RIP串联在内部电源线VII和地线VSS之间。电容器C1被以从电流源CS提供的电流Icmn充电。这里，内部电源电压VII是通过利用图中未示出的内部电压生成电路来降低外部电源电压VDD而生成的。内部电源电压VII被保持为固定值，而不受外部电源电压VDD和FCRAM的操作温度的影响。
图4示出图3所示的振荡器32的操作。在电容器C1的充电后电压RIP低于参考电压Vrfv的时段期间，差分放大器AMP将输出节点OUT设置为高逻辑电平。当电容器C1的充电后电压RIP变得高于参考电压Vrfv时，差分放大器AMP将输出节点OUT变为低逻辑电平。然后，振荡器32同步于输出节点OUT的上升沿，输出具有预定脉冲宽度的刷新请求信号RREQZ。
由于刷新请求信号RREQZ变为高逻辑电平，因此nMOS晶体管N1和pMOS晶体管P1导通，并且节点RIP和节点OUT分别被重置为低逻辑电平和高逻辑电平。当节点RIP的电压变得低于参考电压Vrfv时，差分放大器AMP将输出节点OUT设置为高逻辑电平。通过重复上述操作，刷新请求信号RREQZ被以恒定周期Tosc输出。通过将电容器C1的电容值设置为C，周期Tosc由以下式(1)表示。在此实施例中，如上所述，电容器C1的电容值被设计为这样一个值，该值将刷新请求信号RREQZ的周期设置为6微秒。
Tosc＝(C×Vrfv)/Icmn ... (1)图5示出第一状态中的刷新操作，在该状态中短恢复存储单元未出现在本发明中。不论程序电路38中的熔丝FS的状态如何，第一状态中的刷新操作都是相等的。在图5中，刷新操作是在不与访问操作竞争的情况下执行的。在第一状态中，短恢复信号SREFZ和短恢复结束信号SREFENDZ被保持为低逻辑电平。存储值更改电路34响应于每6微秒生成的刷新请求信号RREQZ而输出加信号PZ(图5(a))。
附加值控制电路36将附加值信号P1Z激活为“H”(图5(b))。因此，刷新请求存储电路40同步于加信号PZ将存储值增大“1”，并将存储值S3Z-S0Z从“0”变为“1”(图5(c))。刷新判决电路42响应于存储值S3Z-S0Z的“1”而激活刷新信号REFZ。刷新信号REFZ的激活时段基本上等于刷新操作时间。然后刷新操作被执行。
图1所示的核心控制电路16同步于刷新操作的完成输出刷新结束信号REFENDZ(图5(e))。存储值更改电路34响应于刷新结束信号REFENDZ输出减信号MZ(图5(f))。刷新请求存储电路40同步于减信号MZ将存储值减小“1”，并将存储值S3Z-S0Z从“1”变为“0”(图5(g))。因此，这之后刷新信号REFZ不被激活。即，在第一状态中，响应于一个刷新请求信号RREQZ，刷新信号REFZ仅被激活一次。上述操作是在每次刷新请求信号RREQZ被生成时被执行的。
图6示出根据本发明当FCRAM的操作状态从第一状态变为第二状态时的刷新操作。即，图6示出这样一个示例，在该示例中在刷新操作期间提供访问请求，并且执行缩短刷新操作的短恢复操作。
首先，按照与图5所示的操作相同的方式，刷新操作被启动(图6(a)至(d))。
图1所示的仲裁器14响应于刷新操作期间提供的访问请求缩短刷新操作，并且激活短恢复信号SREFZ(图6(e))。由于短恢复信号SREFZ的激活，FCRAM的操作状态从第一状态变为了第二状态。即，FCRAM呈现短恢复状态，在该状态中存在短恢复存储单元。
同步于刷新操作的完成，刷新结束信号REFENDZ被输出(图6(f))。响应于刷新结束信号REFENDZ，减信号MZ被输出(图6(g))，并且存储值S3Z-S0Z返回“0”(图6(h))。在此示例中，图2所示的附加值控制电路36的熔丝FS未被切断。因此，附加值控制电路36响应于刷新结束信号REFENDZ将附加值信号P1Z解除激活为“L”，并将附加值信号P2Z激活为“H”(图6(i))。因此，在后续操作中，响应于加信号PZ，存储值S3Z-S0Z从“0”变为“2”。
接下来，刷新请求信号RREQZ被输出(图6(j))，并且加信号PZ被输出(图6(k))。刷新请求存储电路40同步于加信号PZ并响应于附加值信号P2Z为高逻辑电平，而将存储值增大“2”。因此，存储值S3Z-S0Z从“0”变为“2”(图6(l))。这之后刷新操作按与前述方式相同的方式操作。同步于刷新操作的完成，刷新结束信号REFENDZ被输出(图6(m))，并且减信号MZ被输出(图6(n))。刷新请求存储电路40同步于减信号MZ将存储值减小“1”，并将存储值S3Z-S0Z从“2”变为“1”(图6(o))。
在从刷新操作完成开始经过了预定时间之后，刷新判决电路42读出存储值S3Z-S0Z(图6(p))。由于存储值S3Z-S0Z不是“0”，因此刷新判决电路42再次激活刷新信号REFZ(图6(q))。从而刷新操作再次被执行。
通过这种方式，当FCRAM呈现短恢复状态(第二状态)时，响应于一个刷新请求信号RREQZ，刷新操作被执行两次。因此，在存在具有不充足的电荷恢复量的存储单元的短恢复状态中，可以增大刷新操作的频率。即，对于具有不充足的电荷恢复量的存储单元，到执行下一次刷新操作的时间可被缩短，从而可以防止存储单元中保存的数据丢失。
这里，当熔丝FS被切断并且附加值控制电路36激活附加值信号P3Z时，响应于一个刷新请求信号RREQZ，刷新操作被执行三次。例如，当由于半导体制造条件的波动而导致的FCDRAM的电特性的变化使得有必要增大短恢复状态中刷新操作的频率时，熔丝FS被切断。以这种方式，通过依照FCRAM的电特性的变化而更改存储值的增量(预定值)，可以增大FCRAM的产量。
在此实施例中，在不更改从振荡器32输出的刷新请求信号RREQZ的频率的情况下，就可以更改刷新操作的频率。即使刷新定时器12没有分频器，也不必更改振荡器32的振荡周期，因此不必形成用于更改振荡器32的频率周期的额外的电容器。因此，可在不增大振荡器32的布图尺寸的情况下就可更改刷新操作的频率。从而可以防止增大FCRAM的芯片尺寸。
图7示出当FCRAM的操作从第二状态变为第一状态时的刷新操作。如前所述，当在短恢复信号SREFZ的激活之后刷新地址REFAD的最高位REFAD23的逻辑电平变化三次时，刷新计数器18激活短恢复结束信号SREFENDZ(图7(a))。刷新定时器12响应于短恢复结束信号SREFENDZ解除激活短恢复信号SREFZ(图7(b))。从而FCRAM的操作状态从第二状态(短恢复状态)变为第一状态，在第一状态中不存在短恢复存储单元。
接下来，刷新结束信号REFENDZ被输出(图7(c))并且加信号PZ被输出(图7(d))。由于在这种状态中附加值信号P2Z被激活，因此刷新请求存储电路40同步于加信号PZ将存储值S3Z-S0Z从“0”变为“2”(图7(e))。这之后，正如以上结合图6所述，刷新操作被连续执行两次。
同步于第一刷新操作的完成，刷新结束信号REFENDZ被输出(图7(f))。响应于刷新结束信号REFENDZ，减信号MZ被输出(图7(g))，并且存储值S3Z-S0Z变为“1”(图7(h))。另外，由于短恢复信号SREFZ被解除激活，因此附加值控制电路36响应于刷新结束信号REFENDZ而将附加值信号P2Z解除激活为“L”，并将附加值信号P1Z激活为“H”(图7(i))。因此，在后续操作中，响应于加信号PZ，存储值S3Z-S0Z从“0”变为“1”。从而按照与图5所示的操作相同的方式，响应于一个刷新请求信号RREQZ，刷新操作被执行一次。通过这种方式，由于不再存在短恢复存储单元，因此刷新操作的频率可再次被降低。
图8示出刷新计数器18的操作方式。在该图中，“REF”表示内部刷新请求RREQZ，“ACT”表示外部访问请求。当在刷新请求REF和刷新操作被中断之后外部访问请求ACT立即被提供时，短恢复信号SREFZ从高逻辑电平变为低逻辑电平(图8(a))。在此示例中，其刷新操作被缩短的刷新地址REFAD23-15按十进制数来说是“510”。这里刷新地址REFAD的最高位REFAD23是“1”。
每次刷新操作被执行时，刷新地址REFAD被增大。这里，半导体存储器可采用这样一种电路规格，在该电路规格中每次刷新操作被执行时刷新地址REFAD被减小。当刷新地址REFAD从“511”变为“0”时，最高位REFAD23从“1”变为“0”(图8(b))。通过这种方式，当刷新地址REFAD从“255”变为“256”时，最高位REFAD23从“0”变为“1”(图8(c))。当最高位REFAD23又从“1”变为“0”时，即，当最高位REFAD23的逻辑电平变化三次时，刷新计数器18将短恢复结束信号SREFENDZ激活预定的时段(图8(d))。
施加到其中刷新操作被缩短的刷新地址REFAD(＝“510”)的下一刷新操作必然在最高位REFAD23的逻辑电平变化三次之前被执行。因此，当最高位REFAD23的逻辑电平变化三次时，则不再存在具有不充足的电荷恢复量的短恢复存储单元。然后FCRAM的操作状态从短恢复状态(第二状态)变为第一状态。
如上所述，根据第一实施例，在存在具有不充足的电荷恢复量的短恢复存储单元的第二状态期间，响应于一个刷新请求信号RREQZ而执行的刷新操作的数目与第一状态中刷新操作的数目相比增大了，从而可以增大第二状态期间刷新操作的频率，而无需更改振荡器32的振荡周期。刷新定时器12可在不使用分频器的情况下更改用于执行刷新操作的刷新信号REFZ的生成频率，从而可以防止振荡器32的浪费性的振荡。因此，刷新定时器12的功耗可降低，从而FCRAM的功耗可降低。尤其是FCRAM的待机电流可降低。
图9示出本发明的半导体存储器的第二实施例。与第一实施例中说明的元件相同的元件被给予了相同的符号，并且对这些元件的详细说明被省略。在此实施例中，取代第一实施例中的刷新定时器12、仲裁器14和刷新计数器18，提供了刷新定时器12A、仲裁器14A和刷新计数器18A。另外新提供了温度检测电路46(温度检测单元)。其他构造与第一实施例中的相应构造相同。即半导体存储器被用CMOS技术形成为FCRAM。FCRAM例如被用作安装在移动电话上的工作存储器。
取代第一实施例的短恢复信号SREFZ和短恢复结束信号SREFENDZ，刷新定时器12A接收来自温度检测电路46的温度信号TEMP。刷新定时器12A的细节结合图10来说明。仲裁器14A是在从第一实施例的仲裁器14中省略生成短恢复信号SREFZ的功能的状态中形成的。
刷新计数器18A是在从第一实施例的刷新计数器18中省略对刷新地址REFAD的最高位REFAD23的逻辑电平的变化计数的功能的状态中形成的。
当FCRAM的芯片温度等于或小于第一温度(例如70℃)时，温度检测电路46将温度信号TEMP设置为低逻辑电平，而当FCRAM的芯片温度超过第一温度时，温度检测电路46将温度信号TEMP设置为高逻辑电平。
图10示出图9所示的刷新定时器12A的细节。刷新定时器12A包括振荡器32、存储值更改电路34、附加值控制电路36A、刷新请求存储电路40和刷新判决电路42。在温度信号TEMP被保持为低逻辑电平的时段期间，附加值控制电路36A激活附加值信号P1Z并解除激活附加值信号P2Z至P3Z(第一状态)。当熔丝FS未被切断时，响应于温度信号TEMP变为高逻辑电平，附加值控制电路36A解除激活附加值信号P1Z，并激活附加值信号P2Z(第二状态)。当熔丝FS被切断时，响应于温度信号TEMP变为低逻辑电平，附加值控制电路36A解除激活附加值信号P1Z，并激活附加值信号P3Z(第二状态)。
在此实施例中，当FCRAM的芯片温度等于或小于第一温度时，响应于刷新请求信号RREQZ，刷新操作被执行一次。当FCRAM的芯片温度超过第一温度时，响应于一次刷新请求信号RREQZ，刷新操作被连续执行两次或三次。当芯片温度高时，存储单元MC的数据保持时间变短。因此，有必要增大刷新操作的频率以防止存储单元MC的数据丢失。在此实施例中，可以在不更改振荡器32的振荡频率(刷新请求信号RREQZ的生成频率)的情况下更改刷新操作的频率。
图11示出刷新定时器12A的操作方式。在刷新定时器12A接收到低逻辑电平的温度信号TEMP的时段期间，刷新定时器12A将短恢复信号SREFZ设置为低逻辑电平(第一状态)。在刷新定时器12A接收到高逻辑电平的温度信号TEMP的时段期间，刷新定时器12A将短恢复信号SREFZ设置为高逻辑电平(第二状态)。另外，响应于温度信号TEMP从高逻辑电平变为低逻辑电平这一事实，刷新定时器12A将短恢复信号SREFZ变为低逻辑电平，并且这之后所有存储单元MC的刷新操作被执行。可按照与第一实施例相同的方式，响应于刷新计数器18A的最高位REFAD23的逻辑电平变化三次来检测温度信号TEMP从高逻辑电平变为低逻辑电平并且之后所有存储单元MC的刷新操作被执行这一事实。
如上所述，第二实施例也可获得与上述第一实施例基本上相等的有利效果。另外，当FCRAM的芯片温度升高时，可以在不更改振荡器32的振荡频率的情况下增大刷新操作的频率。从而，可以防止存储在存储单元中的数据丢失，同时使功耗增大量最小。
这里，虽然在上述实施例中已说明了本发明被应用到FCRAM的示例，但是即使在本发明被应用到具有自刷新功能的DRAM的情况下也可获得基本上相等的有利效果。
可以结合第一实施例和第二实施例，以便响应于刷新操作的缩短和温度升高而将第一状态变为第二状态。在此情况下，例如，当刷新操作的缩短或温度升高中的任何一种情况出现时，存储值S3Z-S0Z的增量被设置为“2”(P2Z)，而当刷新操作的中断和温度升高这两种情况都出现时，存储值S3Z-S0Z的增量被设置为“3”(P3Z)。
在上述第一实施例中，已就以下示例进行了说明当刷新地址REFAD的最高位REFAD23变化三次时确定刷新操作完成一轮操作这一事实。例如，刷新操作完成一轮操作这一事实可通过监视刷新地址REFAD23-15的多个最高位来确定。在此情况下，第二状态的时段可被缩短。
在上述实施例中，已就以下情况进行了说明同步于刷新请求信号RREQZ，存储值S3Z-S0Z被增大，同步于刷新结束信号REFENDZ，存储值S3Z-S0Z被减小，增大和减小可颠倒。
权利要求
1.一种半导体存储器，包括存储核心，其具有动态存储单元；振荡器，其周期性地生成刷新请求信号，用于刷新所述动态存储单元；存储电路，其包括保存存储值的保存部件，响应于所述刷新请求信号而使所述存储值变化预定值以便其偏离初始值，并且响应于对应于所述刷新请求信号的刷新操作而使所述存储值变化1以便其接近所述初始值；状态检测电路，其检测所述半导体存储器从第一状态到第二状态的变化，以及从所述第二状态到所述第一状态的变化；存储控制电路，其响应于所述状态检测电路检测到从所述第一状态到所述第二状态的变化而增大所述存储电路所使用的所述预定值，并响应于所述状态检测电路检测到从所述第二状态到所述第一状态的变化而减小所述存储电路所使用的所述预定值；刷新判决电路，其接收保存在所述保存部件中的所述存储值，并输出多个刷新信号，直到所述存储值返回所述初始值，所述刷新信号的个数对应于所述存储值；以及核心控制电路，其响应于所述多个刷新信号中的每一个而允许所述存储核心执行所述刷新操作，并响应于外部访问请求而允许所述存储核心执行访问操作。
2.如权利要求1所述的半导体存储器，其中所述状态检测电路包括仲裁器，该仲裁器用于在响应于所述多个刷新信号之一执行的刷新操作期间一旦接收到所述外部访问请求即允许所述核心控制电路缩短所述刷新操作并开始所述访问操作，并且所述状态检测电路根据所述刷新操作的缩短来检测从所述第一状态到所述第二状态的变化；并且所述存储控制电路响应于检测到从所述第一状态到所述第二状态的变化而增大所述预定值。
3.如权利要求2所述的半导体存储器，其中所述存储核心包括多个字线，所述多个字线分别与所述动态存储单元相连接，并且响应于用于执行所述刷新操作的所述多个刷新信号中的每一个而被顺序选中；所述状态检测电路包括刷新计数器，该刷新计数器同步于所述多个刷新信号中的每一个执行计数操作，生成刷新地址以指定所述多个字线之一，并且检测对应于缩短的刷新操作的字线被重新选中以用于执行所述刷新操作，并且所述状态检测电路根据所述字线的重新选中来检测从所述第二状态到所述第一状态的变化，所述多个字线之一连接到要刷新的动态存储单元；并且所述存储控制电路响应于检测到从所述第二状态到所述第一状态的变化而减小所述预定值。
4.如权利要求3所述的半导体存储器，其中所述状态检测电路包括用于检测所述刷新地址的最高位的逻辑电平的反向的反向检测电路，并且在所述反向检测电路三次检测到所述逻辑电平的反向时，检测到从所述第二状态到所述第一状态的变化；并且所述存储控制电路响应于检测到从所述第二状态到所述第一状态的变化而减小所述预定值。
5.如权利要求1所述的半导体存储器，其中所述状态检测电路包括用于检测所述半导体存储器的温度的温度检测单元，并且在所述温度检测单元检测到的温度超过预设值时，检测到从所述第一状态到所述第二状态的变化；并且所述存储控制电路响应于检测到从所述第一状态到所述第二状态的变化而增大所述预设值。
6.如权利要求1所述的半导体存储器，其中所述振荡器包括电流源；电容器，其被用从所述电流源提供的电荷充电，并且根据所述电荷的量生成输出电压；刷新请求生成器，其在所述输出电压超过参考电压时生成所述刷新请求信号；以及放电电路，其同步于所述刷新请求信号的生成而释放所述电容器的电荷。
7.如权利要求1所述的半导体存储器，其中所述存储控制电路包括程序电路，该程序电路将所述预定值设置为多个值中的任何一个。
8.如权利要求1所述的半导体存储器，其中所述核心控制电路响应于所述刷新操作的完成而输出刷新结束信号；并且所述存储电路同步于所述刷新结束信号使所述存储值变化1以便其接近所述初始值。
全文摘要
振荡器周期性地生成刷新请求信号。存储电路响应于刷新请求信号而使存储值变化预定值，并响应于刷新操作使存储值回退1。当状态检测电路检测到半导体存储器的操作状态的变化时，存储控制电路增大或减小存储电路所使用的预定值。刷新判决电路输出多个刷新信号，直到存储值返回初始值，其中刷新信号的个数对应于存储值。这使得可以根据操作状态的变化来更改刷新的频率，而无需更改振荡器的振荡周期。可以在没有振荡器的不必要振荡的情况下，减小半导体存储器的待机电流。
文档编号G11C11/406GK1881467SQ200510115248
公开日2006年12月20日 申请日期2005年11月11日 优先权日2005年6月14日
发明者奥山好明 申请人:富士通株式会社