专利名称：半导体存储器器件的制作方法
技术领域：
本发明涉及半导体存储器器件，更具体地说，涉及用于检测半导体存储器件中的位线泄漏的测试技术。
背景技术：
在诸如DRAM(动态随机访问存储器)之类的半导体存储器器件中，如果例如由于位线和字线之间的短路而导致位线泄漏，则有时会通过下述读操作读出错误的数据。在半导体存储器器件处于备用状态时，到均衡电路的均衡控制信号被激活。均衡控制电路将一对位线彼此连接，并且将这对位线连接到预充电电压线路。因此，这对位线的电压被设置为位线预充电电平。此外，在半导体存储器器件处于备用状态时，到字线驱动电路的字线控制信号被激活。字线驱动电路激活多条字线之一。因此，所有位线都处于非激活状态，电压为地电压。
当半导体存储器器件从备用状态转移到活动状态时，到均衡电路的均衡控制信号被去激活。这使该位线对处于漂浮状态。此时，如果例如一对位线中的一条和字线之间出现短路，则这对位线中的该条位线的电压从位线预充电电平下降，这是由于所有的字线都被设置为地电压。此后，到字线驱动电路的字线控制信号被激活，以使对应于连接到这对位线中的该条位线的存储器单元的字线被激活到字线高电平电压。因此，如果数据“1”被存储在连接到该对位线中的该条位线的存储器单元中，则该对位线中该条位线的电压上升，这是由于在该存储器单元中的电荷积累所致。
然后，当到用于放大该对位线之间的电压差的读出放大器的读出放大器控制信号被激活时，连接到选出的存储单元的位线的电压和该对位线中的另一条的电压分别被放大到位线高电平电压和地电压，并且通过读操作读出正确的数据。如果在位线和字线之间存在短路，则该位线的电压低于位线预充电电平，并且因此即使在从存储器单元读出数据“1”时其也不会变得比该对位线中的另一条位线的电压高。如果在这种状态中读出放大器控制信号被激活，连接到选出的存储器单元的位线的电压和该对位线中的另一条的电压分别被放大到地电压和位线高电平电压，结果，通过读操作读出错误的数据。通过读操作读出正确的数据还是错误的数据是通过字线被激活时位线电压的下降量确定的，从而取决于位线泄漏电流的大小。
在具有位线泄漏的半导体存储器器件中，位线泄漏可能在产品出厂后导致电路中的缺陷，这是由于例如在位线和字线之间的短路电阻值下降所致，并且其还可能导致操作失败。因此，有必要在制造流程中的测试中检查该器件，以检查是否存在位线泄漏，并且通过采取例如在冗余电路中重新布置位线之类的措施来使具有泄漏的位线无效。
日本未实审专利申请公开No.2001-76498公开一种技术，用于探测具有多个块(存储器单元阵列)和读出放大器的半导体存储器器件中的微小位线泄漏，其中每个读出放大器由两个相邻的块共享，在此方式中，在测试模式从输入预充电命令起经过预定时间后所有均衡控制信号都被去激活，以使与处于正常模式相比所选出的块的一对位线处于漂浮状态的时间段的长度增长。此外，日本未实审专利申请公开No.2002-15598公开了一种用于检测半导体存储器器件中的微小位线泄漏的技术，该技术是通过使在测试模式中从激活字线驱动电路到激活读出放大器的时间段比在正常模式中长实现的。
在日本未实审专利申请公开No.2001-76498中，在正常模式中只有对应于所选出的块的均衡控制信号工作，而在测试模式中，所有的均衡控制信号都工作。由于升压电压常常被用作均衡控制信号的高电平电压，所以在日本未实审专利申请公开No.2001-76498中，有必要设计一种专用控制操作，例如在测试模式中经由外部端子提供高电压或增加电源电路的电流供应能力。此外，在日本未实审专利申请公开No.2001-76498中，由于在测试模式中消耗的电流是在正常模式中消耗的电流的数倍，所以有必要加厚内部电源线路，以防止由于接线电阻而导致电源电压下降。此外，在日本未实审专利申请公开No.2001-76498中，有必要在电路中增加元件，以生成均衡控制信号，并且在字线驱动电路中布设新信号线路，以便实现前述测试模式。如果实现了的话，则这些措施导致半导体存储器器件的芯片尺寸增加。
此外，在日本未实审专利申请公开No.2001-76498中，与正常模式不同，在测试模式中对应于未被选出的块的均衡控制信号在对应于选出的块的字线驱动电路被激活后立即激活。因此，在测试模式中，由于诸如内部电源线路的电压下降导致字线未被正常激活之类的原因，读操作可能读出错误的数据。这导致难以判断出读出错误数据(如果有的话)是否是由于位线泄漏所致。
发明内容
本发明的一个目的是提供一种半导体存储器器件，其能够容易地检测微小位线泄漏，而不增加芯片尺寸。
根据本发明的半导体存储器器件的一个方面，在多条字线和一对位线彼此相交的位置处设置了多个存储器单元。均衡电路响应于均衡控制信号的激活将位线对彼此连接，并将位线对连接到预充电电压线。均衡控制电路响应于第一定时信号的激活将均衡控制信号去激活。字线驱动电路响应于第二定时信号的激活而激活字线中的一条。定时控制电路的第一信号生成电路生成第一定时信号。定时控制电路的第二信号生成电路在均衡控制信号响应于第一定时信号的激活被去激活后激活第二定时信号。第二信号生成电路的延迟控制电路相对于在正常模式中第二定时信号的激活定时在测试模式中延迟第二定时信号的激活定时。
在如上配置的半导体存储器器件中，与在正常模式中相比，在测试模式中可以增加从释放位线对的互连和释放位线对到预充电电压线的连接开始一直到激活字线的时间段的长度。延长了位线对处于漂浮状态中的时间段，使得例如在位线对中的一条位线具有位线泄漏时，在到与被连接到泄漏的位线的存储单元相对应的字线被激活的时刻之前，泄漏的位线的电压可以充分下降。结果，读操作读出错误的数据，使得可以检测出位线对中的一条位线中的微小位线泄漏。
此外，测试模式中的操作与正常模式中的操作相同，除了第二定时信号的激活定时被延迟之外。因此，正常模式中的电流消耗和测试模式中的电流消耗基本相等。这使得无需在测试模式中采取一些措施，例如增加电源电路的电流供应能力、经由外部端子提供高电压、加厚内部电源线等等，这可以防止增加半导体存储器器件的芯片尺寸。
此外，由于除了第二定时信号的激活定时被延迟之外，测试模式中执行的操作与正常模式中的相同，所以专用于测试模式的操作几乎不影响读操作。因此，可以容易地判断在测试模式中读操作读出的错误数据是否是由于位线泄漏所致。因此，可以容易地检测出位线泄漏。
在本发明的半导体存储器器件的上述方面的优选示例中，延迟控制电路的第一延迟电路输出延迟了第一持续时间的第一定时信号。延迟控制电路的第二延迟电路在正常模式中输出第一延迟电路的输出信号作为第二定时信号，在测试模式中输出延迟了第二持续时间的第一延迟电路的输出信号作为第二定时信号。即，第二信号生成电路在测试模式中通过添加第二持续时间而增加了从激活第一定时信号到激活第二定时信号的时间段的长度。因此，可以容易地调节从释放位线对的互连和释放位线对到预充电电压线的连接开始一直到激活字线的时间段长度。
在本发明的半导体存储器器件的前述方面的优选示例中，延迟控制电路的延迟电路输出具有延迟的第一定时信号。延迟控制电路的选择电路在正常模式中输出延迟电路的输出信号作为第二定时信号，并且在测试模式中输出经由外部端子提供的外部控制信号作为第二定时信号。因此，在测试模式中，可以利用外部控制信号来调节第二定时信号的激活定时。这对于如下更微小的位线泄漏检测有效，这种检测要求极大增加从释放位线对的互连和释放位线对到预充电电压线的连接开始一直到激活字线的时间段长度。
根据本发明的半导体存储器器件的另一个方面，第一块和第二块每个都具有在多条字线和一对位线彼此相交的位置处提供的多个存储器单元。第一均衡电路响应于第一均衡控制信号的激活将第一块的位线对彼此连接并将第一块的位线对连接到预充电电压线。第二均衡电路响应于第二均衡控制信号的激活将第二块的位线对彼此连接并将第二块的位线对连接到预充电电压线。均衡控制电路在第一块被选中时响应于第一定时信号的激活将第一均衡控制信号去激活，在第二块被选中时响应于第一定时信号的激活将第二均衡控制信号去激活。读出放大器被提供给第一和第二块共用，并且对第一和第二块之一的位线对之间的电压差进行放大。第一开关电路响应于第一开关控制信号的激活将第一块的位线对连接到读出放大器。第二开关电路响应于第二开关控制信号的激活将第二块的位线对连接到读出放大器。开关控制电路在第二块被选中时将第一开关控制信号去激活，并且在第一块被选中时将第二开关控制信号去激活。第一字线驱动电路在第一块被选中时响应于第二定时信号的激活来激活第一块的字线之一。第二字线驱动电路在第二块被选中时响应于第二定时信号的激活来激活第二块的字线之一。定时控制电路的第一信号生成电路生成第一定时信号。定时控制电路的第二信号生成电路在第一或第二均衡控制信号响应于第一定时信号的激活而被去激活后激活第二定时信号。开关控制电路在正常模式中选中第一块时响应于第一定时信号的激活将第二开关控制信号去激活，并且在正常模式中选中第二块时响应于第一定时信号的激活将第一开关控制信号去激活。开关控制电路在测试模式中选中第一块时响应于第二定时信号的激活将第二开关控制信号去激活，并且在测试模式中选中第二块时响应于第二定时信号的激活将第一开关控制信号去激活。
在如上配置的半导体存储器器件中，例如在测试模式中选中第一块时，保持第二块的位线对连接到读出放大器(即，第一块的位线对)，直到紧接在第一块的字线的激活之前的时刻。因此，如果例如第二块的位线对中的一条位线具有位线泄漏，则在从释放第一块的位线对的互连和释放位线对到预充电电压线的连接一直到激活与连接到第一块的位线对中的一条位线的存储器单元相对应的字线的时间段中可以降低第一块的位线对中的一条位线的电压。因此，读操作读出错误的数据，使得可以检测出第二块的位线对中的一条位线中的位线泄漏。
在结合附图阅读下面的详细描述后，本发明的实质、原理和用途将变得更清楚，在附图中相似的部分用相同的标号表示，其中图1的框图示出了本发明半导体存储器器件的一个实施例；图2的电路图示出了图1的一个外围电路和该外围电路两侧相邻的两个行块；图3的框图示出了图1所示的测试控制电路和定时控制电路；图4的电路图示出了图3中的字线控制电路；图5的时序图示出了正常模式中的操作；图6的时序图示出了第一测试模式中的操作；图7的时序图示出了第二测试模式中的操作；以及图8的时序图示出了第三测试模式中的操作。
具体实施例方式
在下文中将使用附图来描述本发明的实施例。注意，每个端子和经由该端子提供的信号由相同的标号表示。每条信号线和提供给该信号线的信号用相同的标号表示。每条电压线和提供给该电压线的电压用相同的标号表示。在信号名称的头部没有“/”的每个信号是具有正逻辑的信号，在信号名称的头部具有“/”的每个信号是具有负逻辑的信号。
图1示出了本发明实施例的半导体存储器器件。形成为例如DRAM的半导体存储器器件10包括命令输入电路11、命令译码器12、地址输入电路13、预译码器14、测试控制电路15、定时控制电路16、数据输入/输出电路17和存储器核心18。命令输入电路11经由命令输入端子CMD接收命令信号CMD，并且将接收到的信号作为内部命令信号ICMD输出。
命令信号CMD包括时钟信号CK、片选信号/CE、输出使能信号/OE、写使能信号/WE、高字节信号/UB、低字节信号/LB等等。内部命令信号ICMD包括内部时钟信号ICK、内部片选信号ICE、内部输出使能信号IOE、内部写使能信号IWE、内部高字节信号IUB、内部低字节信号ILB等等。
命令译码器12在作为对内部命令信号ICMD译码的结果而检测到活动命令时，临时激活活动信号ACT。命令译码器12在作为对内部命令信号ICMD译码的结果而检测到预充电命令时，临时激活预充电信号PRE。命令译码器12在作为对内部命令信号ICMD译码的结果而检测到读命令时，临时激活读信号READ。命令译码器12在作为对内部命令信号ICMD译码的结果而检测到写信号时，临时激活写信号WRITE。
地址输入电路13经由地址输入端子AD接收到多个位的地址信号AD，并且将接收到的信号输出为多个位的内部地址信号IAD。预译码器14接收到内部地址信号IAD，并且根据所接收到的信号来激活多个行译码信号RAD之一或多个列译码信号CAD之一。
测试控制电路15基于内部命令信号ICMD和内部地址信号IAD生成测试字线定时信号TWT、多个位的测试模式信号TMA和测试模式信号TMB、TMC。定时控制电路16基于活动信号ACT、预充电信号PRE、读信号READ、写信号WRITE、测试字线定时信号TWT和测试模式信号TMA、TMB来生成行块控制信号BLKON、字线控制信号WLON、读出放大器控制信号SAON、读放大器控制信号RAON和写放大器控制信号WAON。测试控制电路15和定时控制电路16的细节将在图3中描述。
数据输入/输出电路17经由多个位的公用数据总线CDB接收来自存储器核心18的读数据，并且将接收到的数据输出到数据输入/输出端子DQ。数据输入/输出电路17经由数据输入/输出端子DQ接收要被发送到存储器核心18的写数据，并且将接收到的数据输出到公用数据总线CDB。存储器核心18包括列译码器CD、行块RBLK0～RBLK3、字译码器WD0～WD3、控制电路CC0～CC4、外围电路PC0～PC4、读放大器RA和写放大器WA。
图2示出了图1的外围电路之一和该外围电路两侧相邻的两个行块。行块RBLKi(RBLKi+1)具有多个存储器单元MCi，j(MCi+1，j)(j＝0～n)，这些存储单元以矩阵形式布置在多条位线WLi，j(WLi+1，j)与多个位线对BLi，/BLi(BLi+1，/BLi+1)彼此相交的位置处。存储单元MCi，j(MCi+1，j)是动态存储单元，每个都由串联在相应的位线BLi(BLi+1)或位线/BLi(/BLi+1)和单元极板(cell plate)之间的传输晶体管(nMOS晶体管)和电容器构成。构成存储单元MCi，j(MCi+1，j)的传输晶体管的栅极连接到相应的字线WLi，j(WLi+1，j)。
字线WLi，(WLi+1，j)由字译码WDi(WDi+1)响应于在与字线WLi，j(WLi+1，j)对应的行译码信号RAD的激活期间激活字线控制信号WLON而激活。字线WLi，j(WLi+1，j)由字译码器WDi(WDi+1)响应于字线控制信号WLON的去激活而去激活。注意，升压电压用作字线WLi，j(WLi+1，j)的高电平电压，以便降低构成存储单元MCi，j(MCi+1，j)的传输晶体管的导通状态电阻。
外围电路PCi+1具有多个均衡电路EQCLi+1、多个均衡电路EQCRi+1、多个位线传输开关BTLi+1、多个位线传输开关BTRi+1、多个列开关CSWi+1和多个读出放大器SAi+1。均衡电路EQCLi+1(EQCRi+1)包括用于将位线对BLi，/BLi(BLi+1，/BLi+1)连接到预充电电压线VPR的两个nMOS晶体管和用于将位线对BLi，/BLi(BLi+1，/BLi+1)彼此连接的一个nMOS晶体管。构成均衡电路EQCLi+1(EQCRi+1)的这三个晶体管的栅极接收均衡控制信号EQLLi+1(EQLRi+1)。
均衡控制信号EQLLi+1(EQLRi+1)由控制电路CCi+1响应于在与行块RBLKi(RBLKi+1)对应的行译码信号RAD之一的激活期间激活行块控制信号BLKON而激活。均衡控制信号EQLLi+1(EQLRi+1)由控制电路CCi+1响应于对行块控制信号BLKON的去激活而去激活。注意，升压电压用作均衡控制信号EQLLi+1(EQLRi+1)的高电平电压，以便降低构成均衡电路EQCLi+1(EQCRi+1)的nMOS晶体管的导通状态电阻。
位线传输开关BTLi+1(BTRi+1)由用于将位线对BLi，/BLi(BLi+1，/BLi+1)分别连接到读出放大器SAi+1的两个nMOS晶体管构成。构成位线传输开关BTLi+1(BTRi+1)的两个nMOS晶体管的栅极接收开关控制信号MUXLi+1(MUXRi+1)。
当测试模式信号TMC处于非激活时，开关控制信号MUXLi+1(MUXRi+1)由控制电路CCi+1响应于在与行块RBLKi+1(RBLKi)对应的行译码信号RAD之一的激活期间激活行块控制信号BLKON而激活。当测试模式信号TMC被激活时，开关控制信号MUXLi+1(MUXRi+1)由控制电路CCi+1响应于在与行块RBLKi+1(RBLKi)对应的行译码信号RAD之一的激活期间激活字线控制信号WLON而去激活。开关控制信号MUXLi+1(MUXRi+1)由控制电路CCi+1响应于行块控制信号BLKON的去激活而激活。注意，升压电压用作开关控制信号MUXLi+1(MUXRi+1)的高电平电压，以便降低构成位线传输开关BTLi+1(BTRi+1)的nMOS晶体管的导通状态电阻。
列开关CSWi+1由用于将位线对BLi，/BLi或BLi+1，/BLi+1连接到本地数据总线LDB，/LDB的两个nMOS晶体管构成。构成列开关CSWi+1的这两个nMOS晶体管的栅极接收列选择信号CL。列选择信号CL由列译码器CD根据列译码信号CAD激活。根据行译码信号RAD，本地数据总线LDB，/LDB被连接到全局数据总线(未示出)。
读出放大器SAi+1由锁存电路构成，该锁存电路的电源端子连接到读出放大器使能信号线PCSi+1，NCSi+1。读出放大器使能信号线PCSi+1连接到构成锁存电路的两个pMOS晶体管的源极。读出放大器使能信号线NCSi+1连接到构成锁存电路的两个nMOS的源极。读出放大器使能信号线PCSi+1，NCSi+1由控制电路CCi+1响应于在与行块RBLK或行块RBLK+1对应的行译码信号RAD之一的激活期间的读出放大器控制信号SAON而分别激活到高电平和低电平。读放大器RA响应于读放大器控制信号RAON的激活来放大全局总线上的读数据的信号量，并且将放大后的信号量输出到公用数据总线CDB。写放大器WA响应于写放大器控制信号WAON的激活来放大公用数据总线CDB上的写数据的信号量，并且将放大后的信号量输出到全局数据总线。
图3示出了图1的测试控制电路15和定时控制电路16。图4示出了图3的字线控制电路16c。在图3中，测试控制电路15具有测试模式标识电路15a和测试信号生成电路15b。测试模式标识电路15a在作为对内部命令信号ICMD和内部地址信号IAD进行译码的结果而检测到第一测试模式进入命令时，激活4位测试模式信号TMA0到TMA3中的至少一个。测试模式标识电路15a在作为对内部命令信号ICMD和内部地址信号IAD进行译码的结果而检测到第二测试模式进入命令时，激活测试模式信号TMB。测试模式标识电路15a在作为对内部命令信号ICMD和内部地址信号IAD进行译码的结果而检测到第三测试模式进入命令时，激活测试模式信号TMC。测试模式标识电路15a在作为对内部命令信号ICMD和内部地址信号IAD进行译码的结果而检测到测试模式退出命令时，将测试模式信号TMA0到TMA3、TMB和TMC中已激活的信号去激活。
测试信号生成电路15b在测试模式信号TMB的去激活周期中，输出低电平信号作为测试字线定时信号TWT。测试信号生成电路15b在测试模式信号TMB的激活周期中，响应于内部高字节信号IUB的激活而激活测试字线定时信号TWT。测试信号生成电路15b在测试模式信号TMB的激活周期中响应于内部高字节信号IUB的去激活而将测试字线定时信号TWT去激活。
定时控制电路16具有操作状态控制电路16a、行块控制电路16b、字线控制电路16c和读出放大器控制电路16d。操作状态控制电路16a响应于活动信号ACT的激活而激活行地址选通信号RAS。操作状态控制电路16a响应于预充电信号PRE的激活而将行地址选通信号RAS去激活。行块控制电路16b响应于行地址选通信号RAS的激活而激活行块控制信号BLKON。行块控制电路16b响应于读出放大器控制信号SAON的去激活而将行块控制信号BLKON去激活。
如图4所示，字线控制电路16c具有反相器INV0、INV1，NAND门NA0～NA3，以及延迟电路DLY1、DLY2。反相器INV0将测试模式信号TMB反相并输出反相后的信号。NAND门NA0在反相器INV0的输出信号为高时将行块控制信号BLKON反相并输出反相后的信号。NAND门NA0在反相器INV0的输出信号为低时输出高电平信号。延迟电路DLY1在将NAND门NA0的输出信号的输出定时延迟预定时间段后输出该信号。延迟电路DLY2在延迟了对应于测试模式信号TMA[3:0]的时间段的时刻输出延迟电路DLY1的输出信号。具体地说，在测试模式信号TMA[3:0]指示十进制数“a”(a＝0～15)时，延迟电路DLY2在延迟了“a”倍单位时间的时刻输出延迟电路DLY1的输出。因此，换言之，在测试模式信号TMA[3:0]指示十进制数“0”时，在测试模式信号TMA0～TMA3的去激活期间，延迟电路DLY2在无延迟的情况下输出延迟电路DLY1的输出信号。
NAND门NA1在测试模式信号TMB为高时将测试字线定时信号TWT反相并输出反相后的信号。NAND门NA1在测试模式信号TMB为低时输出高电平信号。NAND门NA2在NAND门NA1的输出信号为高时将延迟电路DLY2的输出信号反相并输出反相后的信号。NAND门NA2在NAND门NA1的输出信号为低时输出高电平信号。NAND门NA3在行地址选通信号RAS为高时将NAND门NA2的输出信号反相并输出反相后的信号。NAND门NA3在行地址选通信号RAS为低时输出高电平信号。反相器INV1将NAND门NA3的输出信号反相，并输出反相后的信号作为字线控制信号WLON。
利用这种配置，在测试模式信号TMA0～TMA3和测试模式信号TMB的去激活期间中，字线控制电路16c在从行块控制信号BLKON的激活起经过延迟电路DLY1的延迟时间后激活字线控制信号WLON。在测试模式信号TMA0～TMA3中的至少一个的激活期间中，字线控制电路16c在从行块控制信号BLKON的激活起经过延迟电路DLY1的延迟时间和延迟电路DLY2的延迟时间的总和相对应的时间后激活字线控制信号WLON。在测试模式信号TMB的激活期间中，字线控制电路16c响应于测试字线定时信号TWT的激活而激活字线控制信号WLON。字线控制电路16c响应于行地址选通信号RAS的去激活而将字线控制信号WLON去激活，而不考虑测试模式信号TMA0～TMA3和测试模式信号TMB。
在图3中，读出放大器控制电路16d在从字线控制信号WLON的激活起经过预定时间后激活读出放大器控制信号SAON。读出放大器控制电路16d在从字线控制信号WLON的去激活起经过预定时间后将读出放大器控制信号SAON去激活。另外，定时控制电路16还具有读放大器控制电路和写放大器控制电路，尽管在图中未示出。读放大器控制电路响应于读信号READ的激活而临时激活读放大器控制信号RAON。写放大器控制电路响应于写信号WRITE的激活而临时激活写放大器控制信号WAON。
图5示出了正常模式中的操作。下面将作为示例描述行块RBLKi被选择为访问目的地的情形。在正常模式中，测试模式信号TMA0～TMA3为非激活，处于低电平。即，测试模式信号TMA[3:0]指示“0000”。测试模式信号TMB、TMC也为非激活，处于低电平。由于测试模式信号TMB为非激活，所以测试字线定时信号TWT也为非激活。
当在此状态中输入活动命令ACT时，行地址选通信号RAS被激活到高电平。响应于行地址选通信号RAS的激活，行块控制信号BLKON被激活到高电平。响应于行块控制信号BLKON的激活，开关控制信号MUXRi+1被去激活到低电平。结果，位线传输开关BTRi+1断开，以断开位线对BLi+1，/BLi+1与读出放大器SAi+1的连接。另外，响应于行块控制信号BLKON的激活，均衡控制信号EQLLi+1被去激活到低电平。结果，均衡电路EQCLi+1断开，以释放位线对BLi，/BLi的互连和位线对BLi，/BLi到预充电电压线VPR的连接。
由于测试模式信号TMA[3:0]指示“0000”并且测试模式信号TMB被去激活到低电平，所以在从行块控制信号BLKON的激活起经过延迟电路DLY1的延迟时间后字线控制信号WLON被激活到高电平。例如，响应于激活字线控制信号WLON，对应于连接到位线BLi的存储器单元MCi，0的字线WLi，0被激活。结果，如果连接到位线BLi的存储器单元MCi，0存储数据“1”，则在存储器单元MCi，0中积累的电荷使位线BLi的电压从预充电电压VPR开始上升。
然后，在从字线控制信号WLON的激活起经过预定时间后，读出放大器控制信号SAON被激活到高电平。响应于读出放大器控制信号SAON的激活，读出放大器使能信号线PCSi+1被激活到高电平，并且读出放大器使能信号线NCSi+1被激活到低电平。结果，位线BLi，/BLi分别被设置为位线高电平电压和地电压。当在这种状态中输入读命令READ时，执行读操作。
此后，当预充电信号PRE被输入时，行地址选通信号RAS被去激活到低电平。响应于行地址选通信号RAS的去激活，字线控制信号WLON被去激活到低电平。响应于字线控制信号WLON的去激活，对应于连接到位线BLi的存储器单元MCi，0的字线WLi，0被去激活。然后，读出放大器控制信号SAON在从行地址选通信号RAS的去激活起经过预定时间后被去激活到低电平。
响应于读出放大器控制信号SAON的去激活，读出放大器使能信号线PCSi+1被去激活到低电平，并且读出放大器使能信号线NCSi+1被去激活到高电平。此外，响应于读出放大器控制信号SAON的去激活，行块控制信号BLKON被去激活到低电平。响应于行块控制信号BLKON的去激活，开关控制信号MUXRi+1被激活到高电平。结果，位线传输开关BTRi+1接通，以将位线对BLi+1，/BLi+1连接到读出放大器SAi+1。此外，响应于行块控制信号BLKON的去激活，均衡控制信号EQLLi+1被激活到高电平。结果，均衡电路EQCLi+1接通，以继续位线对BLi，/BLi的互连，以及位线对BLi，/BLi到预充电电压线VPR的连接。
图6示出了第一测试模式的操作。例如，当第一测试模式进入命令TEST1被输入时，例如测试模式信号TMA0～TMA3被激活到高电平。即，测试模式信号TMA0[3:0]被设置为“1111”。当在此状态中输入活动命令ACT时，进行与在正常模式中的操作相同的操作，除了在从行块控制信号BLKON的激活起经过与延迟电路DLY1的延迟时间和延迟电路DLY2的延迟时间的和相对应的时间后字线控制信号WLON被激活之外。因此，从行块控制信号BLKON的激活到字线控制信号WLON的激活之间的时间段变长了。这增加了行块RBLKi的位线对BLi，/BLi处于漂浮状态的时间段的长度。结果，如果在位线BLi中存在位线泄漏，则位线BLi的电压充分下降。因此，读操作读出错误的数据，使位线BLi的位线泄漏被检测出来。
图7示出了第二测试模式中的操作。例如，当第二测试模式进入命令TEST2被输入时，测试模式信号TMB被激活到高电平。当在此状态中输入活动命令ACT时，进行与在正常模式中的操作相同的操作，除了响应于测试字线定时信号TWT的激活而激活字线控制信号WLON之外。因此，与第一测试模式相同，利用上字节信号/UB延迟测试字线定时信号TWT，这增加了从行块控制信号BLKON的激活到字线控制信号WLON的激活的时间段长度。这增加了行块RBLKi的位线对BLi，/BLi处于漂浮状态的时间段的长度。结果，如果在位线BLi中存在位线泄漏，则位线BLi的电压充分下降。因此，读操作读出错误的数据，使位线BLi的位线泄漏被检测出来。
图8示出了第三测试模式中的操作。当第三测试模式进入命令TEST3被输入时，测试模式信号TMC被激活到高电平。当在此状态中输入活动命令ACT时，进行与正常模式中的操作相同的操作，除了响应于字线控制信号WLON的激活而将开关控制信号MUXRi+1去激活到低电平之外。因此，行块RBLKi+1的位线BLi+1保持连接到读出放大器SAi+1(即，位线BLi)，直到紧接与连接到行块RBLKi的位线BLi的存储器单元MCi，0相对应的字线WLi，0的激活之前的时刻。结果，如果在位线BLi+1中存在位线泄漏，则从释放位线对BLi，/BLi的互连和释放位线对BLi，/BLi到预充电电压线VPR的连接开始一直到激活与连接到位线BLi的存储器单元MCi，0相对应的字线WLi，0的时间段期间内位线BLi的电压下降。因此，读操作读出错误的数据，使位线BLi+1的位线泄漏被检测出来。
在上述实施例中，与在正常模式中相比，在第一和第二测试模式中，可以增加从释放行块RBLKi的位线对BLi，/BLi的互连和释放位线对BLi，/BLi到预充电电压线VPR的连接开始一直到激活行块RBLKi的字线WLi，j的时间段的长度。例如，如果在位线BLi中存在位线泄漏，则通过激活与连接到位线BLi的存储器单元MCi，j相对应的字线WLi，j，可以充分降低位线BLi的电压，这是由于增加了位线对BLi，/BLi处于漂浮状态中的时间段的长度。结果，读操作读出错误的数据，使位线BLi的微小位线泄漏被检测出来。
此外，第一和第二测试模式中的操作与正常模式中的操作相同，除了字线控制信号WLON的激活定时被延迟之外。因此，正常模式中的电流消耗和第一或第二测试模式中的电流消耗基本相等。结果，这可以消除在测试模式中所需要的一些措施，例如增加电源电路的电流供应能力、经由外部端子提供高电压、加厚内部电源线等等。此外，无需在控制电路CC0～CC4中添加元件和在字译码器WD0～WD3中布设新信号线来实现第一和第二测试模式。因此，可避免增加半导体存储器器件的芯片尺寸。
此外，由于除了字线控制信号WLON的激活定时被延迟之外，第一和第二测试模式中的操作与正常模式中的操作相同，所以专用于第一和第二测试模式的操作几乎不影响读操作。因此，如果读操作读出错误数据，则可以容易地区分出是否是由于位线泄漏所致。因此，可以容易地检测出位线泄漏。
在第一测试模式中，字线控制电路16c通过添加延迟电路DLY2的延迟时间，从而增加从行块控制信号BLKON的激活定时到字线控制信号WLON的激活定时的时间段长度。因此，可以容易地调节从释放位线对BLi，/BLi的互连和释放位线对BLi，/BLi到预充电电压线VPR的连接开始一直到激活行块RBLKi中的字线WLi，j的时间段的长度。
在第二测试模式中，可利用上字节信号/UB调节字线控制信号WLON的激活定时。这对于如下情形有效，在该情形中，需要极大地增加从释放位线对BLi，/BLi的互连和释放位线对BLi，/BLi到预充电电压线VPR的连接一直到激活行块RBLKi中的字线WLi，j的时间段的长度(例如，在期望的时间段的长度为数十ns或更长的情形中)以检测更微小的位线泄漏。
在第三测试模式中，例如，如果行块RBLKi被选中，则行块RBLKi+1的位线对BLi+1，/BLi+1保持连接到读出放大器SAi+1(即，位线对BLi，/BLi)，直到紧接行块RBLKi的字线WLi，j被激活之前的时刻。因此，如果例如在位线BLi+1中存在位线泄漏，则从释放位线对BLi，/BLi的互连和释放位线对BLi，/BLi到行块RBLKi中的预充电电压线VPR的连接一直到激活与连接到位线BLi的存储器单元MCi，j相对应的字线WLi，j的时间段期间内位线BLi的电压下降。因此，读操作读出错误的数据，使位线BLi+1的位线泄漏被检测出来。此外，将第三测试模式与第一和第二模式中的一个组合可以检测位线BLi+1的甚至更微小的位线泄漏。
应当注意，本发明不限于上述实施例，尽管实施例描述了本发明被应用到DRAM的示例。本发明可以被应用到例如具有DRAM存储器单元的伪SRAM(静态随机访问存储器)，以及具有SRAM接口的伪SRAM。
权利要求
1.一种半导体存储器器件，包括多个存储器单元，其被设置在多条字线和一对位线彼此相交的位置处；均衡电路，其响应于均衡控制信号的激活，将所述的一对位线彼此连接并将所述的一对位线连接到预充电电压线；均衡控制电路，其响应于第一定时信号的激活，将所述均衡控制信号去激活；字线驱动电路，其响应于第二定时信号的激活，激活所述字线中的一条；以及定时控制电路，其具有第一信号生成电路和第二信号生成电路，所述第一信号生成电路生成所述第一定时信号，所述第二信号生成电路在所述均衡控制信号响应于所述第一定时信号的激活而被去激活后激活所述第二定时信号，其中所述第二信号生成电路包括延迟控制电路，该延迟控制电路相对于正常模式中所述第二定时信号的激活定时，在测试模式中延迟所述第二定时信号的激活定时。
2.如权利要求1所述的半导体存储器器件，其中所述延迟控制电路包括第一延迟电路，其输出延迟了第一持续时间的所述第一定时信号；以及第二延迟电路，其在所述正常模式中输出所述第一延迟电路的输出信号作为所述第二定时信号，并且在所述测试模式中输出延迟了第二持续时间的所述第一延迟电路的输出信号作为所述第二定时信号。
3.如权利要求1所述的半导体存储器器件，其中所述延迟控制电路包括延迟电路，其输出经延迟的所述第一定时信号；以及选择电路，其在所述正常模式中输出所述延迟电路的输出信号作为所述第二定时信号，并且在所述测试模式中输出外部控制信号作为所述第二定时信号，所述外部控制信号是经由外部端子提供的。
4.一种半导体存储器器件，包括第一块和第二块，其中每个块都具有设在多条字线和一对位线彼此相交的位置处的多个存储器单元；第一均衡电路，其响应于第一均衡控制信号的激活，将所述第一块的一对位线彼此连接并将所述第一块的一对位线连接到预充电电压线；第二均衡电路，其响应于第二均衡控制信号的激活，将所述第二块的一对位线彼此连接并将所述第二块的一对位线连接到所述预充电电压线；均衡控制电路，其在所述第一块被选中时，响应于第一定时信号的激活将所述第一均衡控制信号去激活，并且在所述第二块被选中时，响应于第二定时信号的激活将所述第二均衡控制信号去激活；读出放大器，其被提供给所述第一和第二块共用，并且对所述第一和第二块之一的一对位线之间的电压差进行放大；第一开关电路，其响应于第一开关控制信号的激活，将所述第一块的位线对连接到所述读出放大器；第二开关电路，其响应于第二开关控制信号的激活，将所述第二块的位线对连接到所述读出放大器；开关控制电路，其在所述第二块被选中时将所述第一开关控制信号去激活，并且在所述第一块被选中时将所述第二开关控制信号去激活；第一字线驱动电路，其在所述第一块被选中时，响应于第二定时信号的激活来激活所述第一块的字线之一；第二字线驱动电路，其在所述第二块被选中时，响应于所述第二定时信号的激活来激活所述第二块的字线之一；以及定时控制电路，其具有第一信号生成电路和第二信号生成电路，所述第一信号生成电路生成所述第一定时信号，所述第二信号生成电路响应于所述第一定时信号的激活，在所述第一或第二均衡控制信号被去激活后激活所述第二定时信号，其中所述开关控制电路当在正常模式中选中所述第一块时，响应于所述第一定时信号的激活将所述第二开关控制信号去激活，并且当在正常模式中选中所述第二块时，响应于所述第一定时信号的激活将所述第一开关控制信号去激活，而当在测试模式中选中所述第一块时，响应于所述第二定时信号的激活将所述第二开关控制信号去激活，并且当在测试模式中选中所述第二块时，响应于所述第二定时信号的激活将所述第一开关控制信号去激活。
全文摘要
本发明公开了一种半导体存储器器件。均衡电路响应于激活均衡控制信号将一对位线彼此连接，并将该对位线连接到预充电电压线。均衡控制电路响应于第一定时信号的激活，将均衡控制信号去激活。字线驱动电路响应于第二定时信号的激活而激活字线中的一条。定时控制电路的第一信号生成电路生成第一定时信号。定时控制电路的第二信号生成电路在均衡控制信号随第一定时信号的激活而被去激活之后，激活第二定时信号。第二信号生成电路的延迟控制电路相对于在正常模式中第二定时信号的激活定时，在测试模式中延迟第二定时信号的激活定时。
文档编号G11C11/409GK1892915SQ20051011524
公开日2007年1月10日 申请日期2005年11月11日 优先权日2005年6月29日
发明者池田仁史, 森郁, 奥山好明 申请人:富士通株式会社