专利名称：存储器装置,存储器控制器及其操作方法
技术领域：
本发明涉及一种存储器装置，其包括具有一个或者多个可从中读出数据的存储器阵列的存储体。本发明也涉及一种适合于控制所连接的存储器装置的存储器控制器。本发明进一步涉及一种控制这样的存储器装置和这样的存储器控制器的方法。
背景技术：
存储器装置通常提供在数据存取中将存储其中的数据读出，例如，在存储器装置确定的行和列上同步读出许多数据并且在下一次数据存取中，下一次的读地址被施加到存储器装置以读出其它数据之前，在脉冲时间间隔中至少部分串行地输出。在常规的双数据率(DDR)技术中，因为数据在数据读出时钟的上升沿和下降沿输出，所以从存储器装置读出数据的数据率提高。因此，在一次数据存取中被读出的数据量也增加了。从而，取决于存储器装置的配置，在一次数据存取中读出的数据量太大并且不能被在运行所述存储器装置的计算机系统所使用是有可能的。
作为替代地，在一次数据存取之中，来自不同地址(不同列和/或不同行)的数据被提供给计算机系统是合乎需要的。然而，在存储器阵列的不同列的数据读存取之间的最小时间被当前使用的动态随机存储器(DRAM)技术和DRAM阵列结构所限制。这意味着不能在小于由被称作列访问周期时间所决定的时间内将对存储器装置不同列的连续读取请求提供到存储器阵列。因此，在常规的存储器装置中，不能比列访问周期时间更快地应用对存储器阵列的不同列的读取请求，其中在整个列访问周期期间大量数据被连续地输出。然而，在列访问周期中减少输出的数据量可能导致被输出的最后数据位和下一数据访问传送从存储器装置输出的数据的时刻之间出现时间间隙。
然而，需要一种存储器装置，在其中作为到一个存储器地址的读访问结果的被输出的数据可以在没有释放容量去读取来自存储器装置的其它数据的情况下被减少。并且，需要一种能够操作那样的存储器装置的存储器控制器。更进一步地，相应地需要一种操作根据上述方面的存储器装置和存储器控制器的方法。
发明内容
根据本发明的第一方面，提供一种包括多组存储体的存储器装置，其中每一存储体包括存储器阵列。每一存储体适合于在单一数据访问中被读出。更进一步地，提供多条连接到存储体组的内部数据总线，使得每一组存储体都与内部数据总线中的一条相连。通过数据输出单元，经由各自的内部数据总线，在数据访问中从一个存储体组读出的数据根据所述数据访问被读出并被连续地输出。
根据本发明的再一个实施例，存储器装置可以进一步包括用于接收来自外部的命令和地址数据的命令和地址端口，以及多条连接到所述存储体组的内部命令和地址总线，使得每一组存储体都与内部命令和地址总线中的一条相连。
这种存储器装置可以包括存储体组的分离排列，每个都具有其自身的内部数据总线和内部命令和地址总线。所有的命令和地址总线被连接到用于指示接收的命令和地址数据到相应的存储体组的命令和地址单元。相似地，数据总线被分离地连接到数据输出单元，在所述数据输出单元中，在数据访问期间读出的数据被缓冲并且被连续地输出。缓冲和连续地输出数据可以以数据访问的公知方式执行。存储体组物理上的分离排列(每个都被连接到其自身的数据和命令总线和地址总线)允许数据库在不考虑任何定义连续列访问之间的时间的最小访问时间，例如列到列延迟(tCCD)的情况下被实质上分离操作。
每个存储体都适合于允许不快于在列访问周期中的连续数据访问，其中数据输出单元用于输出在输出时间间隔中的来自存储体组之一的数据访问期间被提供的数据，所述输出时间间隔比列访问周期短。因而，克服存储器装置中产生的最小访问时间的限制是有可能的。
数据输出单元用于输出在对应于列访问周期除以多个存储体组的时间内从存储体组之一接收的数据。因此，来自不同地址的数据可以被结合到输出数据中，所述输出数据可以在单个数据输出时序中被输出。在脉冲数据(在一个脉冲中被输出的数据)的情况中，所述输出随后包括来自由不同存储体组提供的不同地址的数据，所述存储体组在小于列访问周期的时间内被连续寻址。
为了指示命令和地址数据到所述被寻址的存储体组，命令和地址单元可以包括多路输出选择器。所述多路输出选择器可以被直接地耦合到命令和地址端口。更进一步地，所述多路输出选择器可以包括被耦合到被接收的地址数据的至少一个地址位的控制输入。
根据本发明的另一个方面，提供一种控制存储器装置的存储器控制器。可连接到存储器控制器的存储器装置包括多个存储体组，其中多个存储器部分被包含在每个存储体中。在一个存储体中的存储器部分可以在随着列访问周期时间的数据访问中被连续地读出。所述存储器控制器包括将命令和地址数据提供到存储器装置的命令和地址数据端口。通过控制单元，包括在数据访问中从中读出数据的存储器地址的请求被接收和排队。所述控制单元适合于分类关于它们地址的请求，以便与存储器装置中的不同存储体组相关的两个地址在小于列访问周期的短时间间隔内被施加到存储器装置。
因此，存储器控制器通过结合不同存储器地址的数据，最佳化对连接其上的存储器设备的数据访问，所述不同的存储器地址的数据按照惯例不能在单次数据访问中被访问。
更进一步地，控制单元可以被采用以便将所述短时间间隔设置为通过列访问周期除以存储器置中的多个存储体组而确定的一个时间。因此，如果不同的存储体组被寻址，多个对存储器装置的数据访问可以通过在列访问周期时间中被执行而实现。
控制单元可以被用于对关于它们的地址的请求进行分类，以便在等于或者大于列访问周期时间的时间间隔内将与存储器装置中的相同存储体组相关的两个地址施加到存储器装置，以便在访问一组的存储体中不发生冲突。
根据本发明的另一个方面，提供一种操作包括多个存储体的存储器装置的方法。每个存储体包括存储器阵列。每个存储体组适合于在数据访问中被读出，例如，输出为在数据访问中读出而提供的数据。所述方法包括从外部接收命令和地址数据，根据所述地址数据，指示接收的命令和地址数据到所述存储体组之一，在数据访问中接收自一个存储体组读出的数据，并且根据所述数据访问，连续地输出接收的数据的步骤。
根据本发明的另一个实施例，在列访问周期时间之后，连续的数据访问可以被允许，其中在小于列访问周期时间的输出时间间隔中，从所述存储体组之一中输出在所述数据访问期间被提供的数据。应用如此的方法，命令和地址数据可以比常规方法更快地被提供给一个存储器装置，因为访问存储器装置的最小访问时间可以被忽略。
在一个实施例中，在对应于列访问周期除以所述存储体组数量的时间内，接收自所述存储体组之一的数据可以被输出。
所述命令和地址数据可以依据接收的地址数据的至少一个地址位而被多路分离。
根据本发明的另一方面，提供一种操作用于控制包括多个存储体组的一个存储器装置的存储器控制器的方法。多个存储器部分被包含在每个存储体中，并且在一个存储体中的存储器部分可以在列访问周期时间内在数据访问中被连续地读出。所述方法包括接收和排队读出请求的步骤，包括将在数据访问中被读出的数据的存储器地址，分类所述地址以便与存储器装置中的不同存储体组相关的两个地址在小于列访问周期时间的短时间间隔中被施加到存储器装置，以及提供命令和地址数据到存储器装置。
如此操作所述存储器控制器的方法允许对存储器装置的访问最佳以便在数据访问中请求数据，其中比列访问周期时间更快地提供发送到存储器装置的读请求，以便请求从存储器装置读出数据。
关于它们的地址的请求的分类步骤可以被执行以便所述短时间间隔被设置为由列访问周期除以存储器装置中的存储体组的数量所决定的时间。这允许快速地发送读请求到存储器装置，其中每个读请求可以激活在存储器装置的一个存储体组中被读出的脉冲并且其中由每个存储体组提供的数据被连续地输出。
本发明的这些和其他的对象和特征通过结合所附附图的下述描述，将变得更加清楚，其中图1是表示根据本发明的一个实施例的具有多个存储体组的存储器装置的方块图。
图2是根据本发明的另一个实施例的存储器控制器的方块图。
具体实施例方式
在图1中，描述了根据本发明的一个实施例的存储器装置1的方块图。存储器装置1包括多个存储体2，其被集合成不同的存储体组(在此也称作“存储体组”)。在给定的示例中，描述了存储体2的第一组3和存储体2的第二组4，每个存储体组包括四个存储体2。存储体2包括一个或者多个存储器阵列并且它们可以是相同大小的。然而，可以使用不同大小的存储器阵列。所述存储器阵列可以包括DRAM存储器单元，因此，形成DRAM存储器。也可以使用其它类型的存储器单元，如果它们具有作为DRAM存储器单元中的通常情况的访问时间限制。
所述存储器阵列包括被安排在字线和位线(或者行线和列线)上的DRAM存储器单元矩阵，通过所述字线和位线，所述DRAM存储器单元可以被选择和寻址。在读访问中，大量数据位在预取操作中被同时读取并且被发送到输出寄存器13，从输出寄存器13连续地输出读出数据，例如，在数据脉冲中，在其中所述数据在多个周期中被连续地输出，而不需要施加地址信息到存储器装置。
输出数据的数据率由所述存储器体系结构所决定。例如，在DDR-2存储器装置中，在存储体中64位数据在预取中被同时读出，在所述预取中各自的地址存储器单元被同时访问并提供到所述输出寄存器。如果所述数据经由其输出的数据宽度是16位，该数据在2个时钟周期中经由四个时钟边沿输出。
在DDR-3存储器装置中，同时读出的数据位的数量被加倍到128位，其被同时预取并转寄到输出寄存器13，其中所述数据在具有8个时钟边沿(假设所述存储器装置包括16个数据输出)的4个时钟周期中，从输出寄存器13被连续地输出。随着在数据访问中被读取的数据的另外增加，所述输出寄存器中有效数据的数量增加到在各自的数据访问之中必须被读出的256位或者更高。例如，来自一个存储器地址的256位数据通常表示太多以至于不能被计算机系统的处理器有效处理的数据量。特别地，通常从不同的存储器地址提供从所述存储器读出的指令数据，所述不同的存储器地址基本上被分布在存储器阵列的较大部分中或者遍布在不同的存储体2。从而，伴随数据访问读出的数据通常不能被所连接的处理器完全地使用，并且常规地，未被使用的数据已经被放弃，其降低了存储器装置的性能，因为在存储器装置1的数据输出上仍然提供未被使用的数据。
根据本发明的一个实施例，存储体2被分离成两个存储体组(例如，组3和组4)。每个存储体组经由分离的内部数据总线6，7被连接到数据输出单元5，其中第一数据总线6连接所述输出单元到存储体2的第一组3，并且第二内部数据总线7连接存储体2的第二组4到输出单元5。
提供命令和地址单元8，它们提供命令和地址数据到存储体2。存储体2的第一组3经由第一命令和地址总线9与命令和地址单元8相连接，并且存储体2的第二组4经由第二命令和地址总线10与命令和地址单元8相连接。命令和地址单元8被耦合到命令和地址端口11。命令和地址端口11可以包括命令和地址输入管脚(未示出)以及输入锁存器(未示出)以便从存储器控制器接收各自的命令和地址信号并且发送所接收的命令和地址信号到命令和地址单元8。
相似地，输出单元5被连接到数据输出端口12，端口12包括数据输入/输出管脚(或者I/O管脚)和I/O驱动器以接收并传送数据。数据I/O管脚(未示出)的数量可以根据被并行输出的数据宽度而被提供。
通常地，在常规的存储器装置中，仅仅一条内部数据总线和一条内部命令和地址总线是有效的，并且于是，存在列访问周期时间，所述列访问周期时间定义两个连续数据访问之间的最小时间周期。通过施加列地址到包含在所述存储体中的多路输出选择器开关而将被读出的数据耦合到所述内部数据总线线路，执行一个数据访问。由于所述内部数据总线线路的负载以及放大从所述存储器阵列读出的数据的第二读取放大器的驱动能力，基本上确定所述列访问周期。在常规的DRAM装置中，所述列访问周期可以由通常所说的列-到-列延迟(其被简写为时间tCCD)所决定。所述列-到-列延迟表示在改变所述列地址以读出来自其他存储器地址的数据，而不需要改变各自的行地址(字地址)的时候，必须被考虑的时间。为了提供更多灵活的脉冲数据读出方案，因此，根据本发明的一个实施例提供存储体2的多个组，并且存储体的每个组可以被连接到分离的命令和地址总线(例如，命令和地址总线9，10)和分离的数据总线(例如，数据总线6，7)，因此，它们可以被独立地操作。
为了指示经由命令和地址端口11从存储器控制器被接收各自的命令和地址信号到各自的存储体组3，4，命令和地址单元8包括分别指示所述命令和地址信号到第一命令和地址总线9或者第二命令和地址总线10的多路输出选择器(未示出)。命令和地址单元8的多路输出选择器的控制输入被连接到所述地址信号的至少一位或者被连接到分离的控制信号，这是因为不同的存储体2，或者存储体2的不同组3，4与不同的存储器地址相关联。从存储体2读出的数据在所述预取中被传送到输出单元5并且在输出寄存器13中被收集，其中所述数据从输出寄存器13作为数据脉冲被连续地输出。所述数据的输出可以利用数据输出管脚的预定数目在多个时钟周期中被执行，所述时钟周期取决于各自的双数据率技术和可以被独立设置的组脉冲长度。
根据本发明的实施例，所述存储器装置的这种结构允许在存储器的不同组中访问不同的地址，而不需要被所述列访问周期时间所限制，其中在所述列访问周期时间中所述各自的数据总线线路被先前读出的数据脉冲所占用。通过由控制存储器装置1的操作的存储器控制器施加命令和地址信号到命令和地址端口11，例如，根据本发明的一个实施例的存储器装置的结构被利用以最佳化从存储器装置1读出的数据。例如，所述命令和地址信号可以被应用以便访问在存储体2的第一组3中的存储器地址，其中作为结果，数据在第一数据总线6被输出以便存储在输出寄存器13中。不需要等待将要经过所述列访问周期时间，用于访问存储体2的第二组4的下一存储器地址的命令和地址信号可以被应用到命令和地址端口11，其被命令和地址单元8经由第二命令和地址总线10指示到存储体2的第二组4。在存储体2的第二组4的被寻址的存储器接着经由第二数据总线7输出被读出的数据到输出寄存器13。来自第一存储体组3和第二存储体组4的包含在输出寄存器13中的数据可以经由输出数据端口12作为脉冲被连续地输出。因此，如果从存储体2的不同组读出来自不同存储器地址的数据，来自不同存储器地址的数据可以被结合作为一个数据脉冲而被输出。
为了发出在随后的脉冲中有多少数量的数据将被读出的信号，存储器装置1可以接收指示预取长度的命令。例如，命令信号可以指示其他命令和地址信号，其涉及在其他存储体组的存储器地址将在小于列访问周期的时间中被应用到命令和地址端口，并且因此只有减少数量的数据被预取，以便于随着连续的命令和地址数据，对下一读出脉冲提供其他数据。另外，所述预取将包括完全填充输出寄存器13的数据。
在两个连续的命令和地址信号可以被应用到命令和地址端口11的最小时间仅仅取决于命令和地址单元8的建立和保持时间以便可靠地指示命令和地址信号到各自的命令和地址总线线路。在图1所示的实施例中，在被应用到命令和地址端口11的连续的命令和地址信号之间的时间可以等于列访问周期时间的一半(例如，当列访问周期等于5纳秒时，在所述命令和地址信号之间的时间可以为2.5纳秒)。
在另外的实施例中，可以提供多于两个的存储体组，并且每个存储体组可以经由分离的命令和地址总线和分离的数据总线被连接，以便于所述存储体组可以被独立地操作。取决于命令和地址单元8，其可以相应地适合于根据至少一个地址位来指示接收的命令和地址信号到多个存储体组之一。对于制造技术和存储器装置的设计所预先决定的给定列访问周期时间，所有存储体组都可以在由列访问周期除以不同的存储体组的数目所定义的一个周期内通过不同的命令和地址信号被寻址。
为了在数据脉冲中输出的数据在输出寄存器13中是有效的，在寻址存储体2的特定组的存储器地址的命令和地址信号和各自的数据在所述输出寄存器中被缓冲并可以作为所述脉冲数据的一部分被输出的时间之间不得不提供足够的时间。
在图2中，描述了根据本发明的另一个实施例的存储器控制器20的方块图。存储器控制器20可以在计算机系统中被利用以生成所述操作信号以便存储到所述存储器装置中和根据处理单元(未示出)的请求从所述存储器装置中读出数据。存储器控制器20包括命令和地址端口21以提供命令和地址数据到连接到该端口21的存储器装置。存储器控制器20进一步包括用于经由请求端口23(例如，从处理器单元)接收请求和用于将包括存储器地址的读请求排列在请求队列24中的控制单元22。控制单元22进一步包括分类关于队列24中的它们的存储器地址的请求的分类单元25，以便于与存储器装置中的不同存储体组相关的两个地址在小于所述存储器装置的列访问周期的时间间隔内被应用到所述存储器装置。因此，和仅仅来自一个存储器地址(一个行地址和一个列地址)的数据在一个脉冲内被输出的情况相比，来自不同存储器地址的数据可以在更短的时间内从所述存储器装置读出。控制单元22可以进一步适合于分类所述地址，以便于与存储体的相同组相关的两个地址，例如物理上被放置于相同存储器阵列中的存储器地址在等于或者大于关于列-到-列访问延迟时间tCCD的列访问周期的时间间隔内被应用到所述存储器装置。通常地，在开始期间的激活阶段中或者诸如此类，存储器控制器20被通知关于所述连接的存储器装置，并且因此，控制单元22知晓有多少存储体2的不同组被包括在所述存储器装置中以及所述各自的列访问周期(其是列-到-列延迟时间)。根据这个信息，控制单元22可以确定周期时间，伴随所述周期时间所述存储器装置之一可以被提供有寻址不同存储体组的存储器地址的命令和地址数据。然而，寻址存储体2的相同组的存储器地址的时间没有被减少。
另外，控制单元22可以生成命令信号并将它们和所述请求的地址提供给所述存储器装置。所述命令信号可以指示所述被传送的地址是否涉及所有有效数据都应当从其读出的存储器地址或者在从另一存储器地址读出数据的短时间之后是否将提供命令和地址数据，其中所述另一存储器地址接着被添加到先前预取的数据并接着在数据序列中被完全输出。
虽然前述内容被指示到本发明的实施例，该发明的其他和进一步的实施例可以被设计而不脱离其基本的范围，并且其范围由随后的权利要求所决定。
权利要求
1.一种存储器装置，包括一个或者多个存储体的多个组，其中每个存储体包括存储器阵列并且适合于在数据访问中被读出；各自连接到所述多个存储体组的多条内部数据总线，其中每个存储体组与一条内部数据总线相关联；以及一个数据输出单元，用于接收在数据访问中经由所述各自的内部数据总线从一个存储体组中读出的数据并且用于连续地输出所述接收数据。
2.如权利要求1的存储器装置，其中每个存储体被配置为在列访问周期时间之后允许连续的数据访问，其中所述数据输出单元用于输出在所述数据访问期间由所述存储体组之一在小于所述列访问周期时间的输出时间中提供的数据。
3.如权利要求2的存储器装置，其中所述存储器阵列包括DRAM存储器单元。
4.如权利要求3的存储器装置，其中每个存储体被配置为由行和列地址所访问，其中所述列访问周期时间表示连续列地址被访问的最小时间。
5.如权利要求4的存储器装置，其中所述数据输出单元用于在相应于列访问周期时间除以存储体组的数目的时间内输出从所述存储体组之一接收的数据。
6.如权利要求1的存储器装置，进一步包括接收命令和地址数据的命令和地址端口；各自连接到所述多个存储体组的多个内部命令和地址总线，其中每个存储体组与一条内部命令和地址总线相关联；一个命令和地址单元，用于经由所述相关联的命令和地址总线，根据所述地址数据指示所述接收的命令和地址数据到所述存储体组之一。
7.如权利要求6的存储器装置，其中所述命令和地址单元包括多路输出选择器。
8.如权利要求7的存储器装置，其中所述多路输出选择器被直接耦合到所述命令和地址端口。
9.如权利要求8的存储器装置，其中所述多路输出选择器包括一个控制输入，其被耦合以接收所接收地址数据的至少一个地址位。
10.一种用于控制存储器装置的存储器控制器，包括提供命令和地址数据到所述存储器装置的命令和地址数据端口；以及接收和排队读请求的控制单元，所述读请求指示数据在数据访问中将被从其中读出的存储器地址，其中所述控制单元被配置为分类关于所述各自的存储器地址的读请求，以便于与所述存储器装置中的不同存储体组相关联的两个地址经由所述命令和地址数据端口，在小于列访问周期时间的时间间隔内被应用到所述存储器装置。
11.如权利要求10的存储器控制器，其中所述存储器装置包括多个存储体组，其中每个存储体包括多个存储器部分并且其中在一个存储体中的存储器部分在所述列访问周期时间内在一次数据访问中被连续地读出。
12.如权利要求11的存储器控制器，其中所述控制单元被配置了由列访问周期时间除以所述存储器装置的存储体组的数目所决定的时间间隔。
13.如权利要求10的存储器控制器，其中所述控制单元被配置为分类关于所述各自的存储器地址的读请求，以便于与所述存储器装置中的相同存储体组相关联的两个地址在至少等于列访问周期时间的第二时间间隔内被应用到所述存储器装置。
14.一种用于操作具有多个存储体组的存储器装置的方法，包括接收命令和地址数据；根据所述地址数据指示所述被接收的命令和地址数据到所述存储器装置的多个存储体组之一，其中每个存储体包括适于在数据访问中被读出的存储器阵列；接收在所述数据访问中从存储体组之一读出的数据；连续地输出所述接收的数据。
15.如权利要求14的方法，其中连续的数据访问在列访问周期时间之后被允许，并且其中在所述数据访问期间被提供的数据在小于所述列访问周期时间的输出时间间隔中从所述存储体组之一输出。
16.如权利要求15的方法，其中从存储体组之一接收的数据在相应于列访问周期时间除以存储体组的数目的时间内输出。
17.如权利要求14的方法，其中所述命令和地址数据根据接收到的地址数据的至少一个地址位被多路分离。
18.一种用于操作控制存储器装置的存储器控制器的方法，包括接收和排队读请求，所述读请求指示在数据访问中将从其中读出数据的存储器地址；分类关于所述各自的存储器地址的读请求，以使得与所述存储器装置中不同的存储体组相关联的两个地址在小于列访问周期时间的第一时间间隔内被应用到所述存储器装置；并且提供命令和地址数据到所述存储器装置。
19.如权利要求18的方法，其中所述第一时间间隔被设置为由列访问周期时间除以所述存储器装置中的存储体组的数目所决定的时间。
20.如权利要求19的方法，其中执行关于所述各自的存储器地址的读请求的分类，以使得与所存储器装置中的相同存储体组相关联的两个地址在至少等于所述列访问周期时间的第二时间间隔内被应用到所述存储器装置。
全文摘要
本发明的一个实施例提供包括多个存储体组的存储器装置，其中每个存储体包括存储器阵列并适合于在数据访问中被读出；多条内部数据总线和多条内部命令和地址总线被各自连接到所述多个存储体组，以便于每个存储体组与所述内部数据总线之一和所述内部命令和地址总线之一相关联；从外部接收命令和地址数据的命令和地址端口；以及根据所述地址数据，经由所述相关的命令和地址总线指示所述接收的命令和地址数据到所述存储体组之一的命令和地址单元，以及接收在数据访问中经由各自的内部数据总线从存储体组之一读出的数据并且连续地输出所述接收数据的数据输出单元。
文档编号G11C7/10GK1825466SQ20051013639
公开日2006年8月30日 申请日期2005年12月13日 优先权日2004年12月13日
发明者H·鲁克鲍尔, C·西歇特, D·萨维纳克 申请人:因芬尼昂技术股份公司