半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及有效应用于使用相变材料形成的高密度集成存储器电路、存储器电路和逻辑电路被设置在同一半导体衬底的逻辑混装式存储器、或者具有模拟电路的半导体器件的技术。
背景技术：
近年来，以高速、高集成化的非易失性存储器为目标，正不断进行着使用由相变材料构成的电阻元件的存储器(相变存储器)的开发，例如，在非专利文献1中有如下记载。如图58所示，相变存储器是将相变材料的非晶体状态(复位)和结晶状态(置位)的电阻值的差异作为信息进行存储的非易失性存储器。并且，在存储该非晶体状态(复位)或结晶状态(置位)时，如图57所示，使用电脉冲引起相对于时间的温度变化，使得在非晶体状态(复位)和结晶状态(置位)之间相互转变。
相变材料的非晶体状态的高阻值和结晶状态的低阻值，不需要分别是完全的非晶体状态和完全的结晶状态，作为存储元件，重要的是高阻状态和低阻状态有足够的电阻差。因此，可以取为作为完全的非晶体状态的高阻状态和作为完全的结晶状态的低阻状态之间的任意值。
如上所述，相变元件利用电脉冲来改变其相状态。如图57所示，为了进行复位，需要在短期间内流过大电流并快速冷却。相反地，为了进行置位，需要较长时间地流过比复位时小的电流并进行冷却。
另外，在进行读出时，通过使用读出电压读出(sense)位线电压下降的速度，读出分别对应于置位和复位的相变存储器的“0”状态和“1”状态。
“2002年美国电气电子工程师学会国际固体元件电路会议技术资料摘要(2002 IEEE International Solid-StateCircuits Conference Digest of Technical Papers)”、p.202-20
发明内容但是，对于上述相变存储器的技术，经过本发明人的研究，以下内容得以明确。
为了使相变元件从结晶状态相变成非晶体状态，需要产生预定的热量。为了电气地引起该相变，如图57所示，利用预定的时间使预定的电流流过而产生的焦耳热。在考虑稳定的存储器动作时，需要对相变元件串联配置选择开关。另外，为了实现大容量化，重要的是减小存储单元大小。
但是，随着减小存储单元大小，有可能选择开关的驱动力降低，不能得到用于得到足够热量的电流。因此，当增大存储单元大小时，在图59所示的现有技术的存储单元结构中产生如下问题。
图59是表示在作为本发明的前提进行研究的现有技术的半导体器件中，相变存储器的存储单元结构的一例的剖视图。在图59中，在p型阱(well)PWEL上，两个存储单元晶体管(选择开关)形成在元件分离区域STI所夹着的部分。并且，该两个存储单元晶体管中一者的扩散层L是共用的，经由位线接触件(contact)BC连接在位线BL。另外，两个存储单元晶体管中另一者的扩散层L，分别经由源极节点接触件SC连接在单个的相变元件PCR的一端，该相变元件PCR的另一端连接在源极节点布线层SL。并且，在这种布局(layout)中，一个存储单元由一个存储单元晶体管和一个相变元件PCR构成。
但是，在这种现有技术的存储单元结构中，当为得到足够的热量而扩大存储单元晶体管的栅极G的幅度(图59的纸面向里的方向)时，与栅极G(字线)平行配置的元件分离区域STI也因在该栅极G的幅度方向增大而导致存储单元的面积急剧增大。
另外，通常都会担心在相变存储器中进行读出/写入动作时的稳定性。即，用电脉冲从高阻的复位状态(非晶体状态)重写成低阻的置位状态(结晶状态)时，重写初期由于高电阻而形成小电流，但在相变后变为低阻状态，电流急剧增加。由此，有可能因为由增加的电流而产生的发热，相变元件再次高阻化。另外，还要考虑当在相变存储器中进行高集成化时，由于存储单元间的距离缩短，进行复位/置位动作的存储单元发热，因此，相邻的存储单元引起数据损坏的可能性等。
本发明的上述以及其他的目的和新的特征，将根据本说明书的说明和附图得以明确。
如下所述，简单说明在本申请所公开的发明中有代表性的结构的概要。
本发明所涉及的半导体器件，包括位线；配置在位线延长方向的第1晶体管和第2晶体管；以及利用电阻保持信息的存储元件，第1晶体管的第1节点、第2晶体管的第1节点和存储元件的一端公共连接，第1晶体管的第2节点和第2晶体管的第2节点分别独立地连接在同一位线。即，该结构是在存储元件和位线之间并联连接两个存储单元晶体管。作为存储元件，例如可以列举含有硫族化物(chalcogenide)材料等的元件。
另外，本发明所涉及的半导体器件，包括位线；配置在位线延长方向的第1晶体管和第2晶体管；利用电阻保持信息的存储元件；以及源极电极，所述半导体器件的特征在于，第1晶体管的第2节点、第2晶体管的第2节点和存储元件的一端公共连接，该存储元件的另一端连接在位线，第1晶体管的第1节点和第2晶体管的第1节点分别独立地连接在源极电极。即，该结构是在连接于位线的存储元件和源极电极之间并联连接两个存储单元晶体管。
像这些结构那样，通过使用两个存储单元晶体管，可以增大存储单元晶体管的驱动能力。
另外，通过使用这样的两个存储单元晶体管，可以根据需要变更对存储元件进行写入动作和读出动作时的驱动电流。即，例如通过使用两个存储单元晶体管进行读出动作和写入动作，或使用任意一个存储单元晶体管进行读出动作或写入动作等，就能够调整驱动电流。
作为这种动作的一个例子，例如可以在相变存储器中，在读出动作和置位写入动作时驱动一个存储单元晶体管、在复位写入动作时驱动两个存储单元晶体管的情况下，实现置位写入动作的稳定和读出动作时防止数据破坏等。
另外，本发明所涉及的半导体器件，包括位线；多个存储元件，根据电阻值保持信息；多个晶体管，在与位线平行的方向配置，分别具有第1扩散层和第2扩散层；第1接触件，连接第1扩散层和多个存储元件的每一个；第2接触件，连接第2扩散层和位线；多条字线，连接在多个晶体管的各个栅极；以及多个存储单元，配置在位线和上述多条字线的预定交点，所述半导体器件的特征在于，第1接触件和第2接触件，交替地配置在与位线平行的方向，多个存储单元的每一个，具有一个存储元件和两个晶体管。
即，一个存储单元，包括连接在两个晶体管的两条字线；位于该两条字线之间、连接存储元件的第1扩散层和第1接触件；位于该两条字线的两侧、连接位线的第2扩散层和第2接触件。并且，该第2扩散层和第2接触件，在位线方向上相邻的存储单元之间共有。
根据这种结构，在位线方向相邻的晶体管之间和存储单元之间不使用元件分离区域，因此，可以提高如上述那样的存储单元晶体管的驱动能力，还可以减小电路面积。
但是，上述第l接触件，能够分为与第1扩散层接触的第3接触件和连接在第3接触件的、与存储元件接触的第4接触件。此时，使第4接触件与存储元件的接触面积比第3接触件与第1扩散层的接触面积小即可。由此，可以减小写入电流等。
另外，本发明所涉及的半导体器件，包括含有第1位线的第1存储单元阵列；含有第2位线和第3位线的第2存储单元阵列；配置在第1存储单元阵列和第2存储单元阵列之间的读出放大器块；以及读出放大器块所包含的读出位线和参考位线，所述半导体器件的特征在于，在进行读出动作时，连接第1位线和读出位线，第2位线和第3位线公共被连接到上述参考位线。由此，能够简化设定读出时的电位电平的电路，能够减小电路面积。
如果要简单地说明由在本申请所公开的发明中有代表性的结构得到的效果，就是能够实现半导体器件的高速动作或高集成化。


图1是表示在本发明的实施方式1的半导体器件中相变存储器的存储单元阵列的结构的一例的布局图。
图2是表示图1的变形例的布局图。
图3是表示在本发明的实施方式1的半导体器件中相变存储器的存储单元阵列结构的一例的电路图。
图4是表示在本发明的实施方式1的半导体器件中相变存储器的与图3不同的存储单元阵列结构的一例的电路图。
图5是表示图1的另一个变形例的布局图。
图6是表示图1的另一个变形例的布局图。
图7是表示图1的另一个变形例的布局图。
图8是表示图1的另一个变形例的布局图。
图9是表示在本发明的实施方式2的半导体器件中相变存储器的存储单元阵列的结构的一例的布局图。
图10是表示图9的变形例的布局图。
图11是表示在本发明的实施方式2的半导体器件中相变存储器的存储单元阵列结构的一例的电路图。
图12是表示在本发明的实施方式2的半导体器件中相变存储器的与图11不同的存储单元阵列结构的一例的电路图。
图13是表示图9的另一个变形例的布局图。
图14是表示图9的另一个变形例的布局图。
图15是表示图9的另一个变形例的布局图。
图16是表示在本发明的实施方式3的半导体器件中，具有实施方式1、2的存储单元阵列的相变存储器的整体块结构中的部分块的结构例的图。
图17是表示在图16的相变存储器中存储单元阵列和子字驱动块(sub word driver block)的连接方法的一例的概略图，(a)～(c)分别表示不同的连接方法。
图18是表示在图16的相变存储器中存储单元阵列和读出放大器块的连接方法的一例的概略图，(a)～(c)分别表示不同的连接方法。
图19是表示在图16的相变存储器中读出放大器块的结构的一例的电路块图。
图20是表示在图19的读出放大器块中其各电路块的详细结构的一例的电路图，(a)表示位线选择电路的结构例，(b)表示预充电电路的结构例，(c)表示输入输出电路的结构例，(d)表示交叉耦合(Cross-coupled)式放大器的结构例。
图21是表示在图19的读出放大器块中写驱动器的详细结构的一例的电路图，(a)～(d)分别表示不同的结构例。
图22是表示使用图19～图21的读出放大器块从待机状态进行读出时的动作的一例的波形图。
图23是表示在图16的相变存储器中存储阵列的读出和写入动作的一例的波形图。
图24是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。
图25是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。
图26是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。
图27是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。
图28是用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
图29是接着图28的、用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
图30是接着图29的、用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
图31是接着图30的、用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
图32是接着图31的、用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
图33是表示图2的A-A′间的剖面结构的一例的主要部分剖视图。
图34是表示图2的B-B′间的剖面结构的一例的主要部分剖视图。
图35是表示图2的C-C′间的剖面结构的一例的主要部分剖视图。
图36是表示图10的D-D′间的剖面结构的一例的主要部分剖视图。
图37是表示图2的A-A′间的剖面结构的其他例子的主要部分剖视图。
图38是表示图2的B-B′间的剖面结构的其他例子的主要部分剖视图。
图39是表示图2的C-C′间的剖面结构的其他例子的主要部分剖视图。
图40是表示图10的D-D′间的剖面结构的其他例子的主要部分剖视图。
图41表示图2的A-A′间的剖面结构的其他例子的主要部分剖视图。
图42是表示图2的B-B′间的剖面结构的其他例子的主要部分剖视图。
图43是表示图2的C-C′间的剖面结构的其他例子的主要部分剖视图。
图44是表示图10的D-D′间的剖面结构的其他例子的主要部分剖视图。
图45表示图2的A-A′间的剖面结构的其他例子的主要部分剖视图。
图46是表示图2的B-B′间的剖面结构的其他例子的主要部分剖视图。
图47是表示图2的C-C′间的剖面结构的其他例子的主要部分剖视图。
图48是表示图10的D-D′间的剖面结构的其他例子的主要部分剖视图。
图49是表示图2的A-A′间的剖面结构的其他例子的主要部分剖视图。
图50是表示图2的B-B′间的剖面结构的其他例子的主要部分剖视图。
图51是表示图2的C-C′间的剖面结构的其他例子的主要部分剖视图。
图52是表示图10的D-D′间的剖面结构的其他例子的主要部分剖视图。
图53是表示图2的A-A′间的剖面结构的其他例子的主要部分剖视图。
图54是表示图2的B-B′间的剖面结构的其他例子的主要部分剖视图。
图55是表示图2的C-C′间的剖面结构的其他例子的主要部分剖视图。
图56是表示图10的D-D′间的剖面结构的其他例子的主要部分剖视图。
图57是相变元件的重写动作脉冲的说明图。
图58是表示相变元件的电流电压特性的图。
图59是表示在作为本发明的前提进行研究的现有技术的半导体器件中相变存储器的存储单元结构的一例的剖视图。
图60是表示在与图1相同的布局中改变了存储单元的观察方法的一例的布局图。
具体实施例方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的全部附图中，原则上对同一部件标注同一符号，省略其重复的说明。
另外，构成实施方式的各块的电路元件，利用公知的CMOS晶体管(互补式MOS晶体管)等的集成电路技术，形成在单晶硅那样的一个半导体衬底上。另外，MOSFET(Metal Oxide SemiconductorField Effect Transistor)的电路符号区别为不带箭头的和带箭头的，其中，不带箭头的表示n型MOSFET(NMOS晶体管)，带箭头的表示P型MOSFET(PMOS晶体管)。以下，在本申请说明书中使用MOSFET进行说明，但MOSFET的栅极氧化膜只要是绝缘膜即可，尤其可以采用使用了高介电常数绝缘膜的FET。将这些统称为MISFET(MetalInsulator Semiconductor Field Effect Transistor)。以下，将MOSFET称作MOS晶体管。
<实施方式1>
图1是表示在本发明的实施方式1的半导体器件中相变存储器的存储单元阵列的结构的一例的布局图。图1所示的存储单元阵列MCA的布局的特征在于，由两个存储单元晶体管Q1、Q2以及一个相变元件PCP(未图示)构成一个存储单元MC。
图1的存储单元MC中的存储单元晶体管Q1、Q2具有连接在字线WL的栅极G，相互共有具有源极节点接触件SC的一个扩散层L(第1节点)，另一个扩散层L(第2节点)分别经由不同的位线接触件BC连接在位线BL。源极节点接触件SC连接在相变元件PCR(未图示)的一端，该相变元件PCR的另一端连接在未图示的源极节点布线层(源极电极)SL。另外，连接在位线BL的扩散层L，在与同一位线BL上相邻的存储单元MC之间共有。
将含有这种扩散层L、对应于各个位线BL设置的、在与位线BL平行的方向延伸的存储单元晶体管的区域称作元件活性区域AA。并且，在字线WL延伸的方向相邻的元件活性区域AA之间，成为绝缘膜即元件分离区域STI。
另外，图60是表示在与图1相同的布局中改变了存储单元MC的观察方法的一例的布局图。图60所示的存储单元MC与图1不同，表示在位线接触件BC例连接相变元件PCR时的观察方法。
图60的存储单元MC中的存储单元晶体管Q1、Q2具有连接在字线WL的栅极G，相互共有具有位线接触件BC的一个扩散层L(第2节点)，另一个扩散层L(第1节点)分别经由不同的源极节点接触件SC连接在源极节点布线层(源极电极)SL(未图示)。相变元件PCR(未图示)的一端连接在位线接触件BC上，并且，在该相变元件PCR的另一端上连接位线BL。另外，连接在该源极电极SL的扩散层L，在与同一位线BL上相邻的存储单元MC之间共有。
这样，根据相同的布局有两种观察方法，图1所示的存储单元MC的观察方法对应于后述的图3的电路图，图60所示的存储单元MC的观察方法对应于后述的图4的电路图。但是，由于布局图相同，因此，以下将图1所示的布局图作为对应于这两种观察方法的布局图进行说明。
在图1中，使元件活性区域AA(扩散层L)的宽度(＝栅极宽度)为2.5F，元件分离区域STI的宽度为F，栅极G的布线间距(pitch)为2F，元件活性区域AA与位线BL的布线间距为3.5F。在此，最小加工尺寸F，为栅极G的布线间距和位线BL的布线间距中较小一者的1/2。在本结构中，相当于栅极G的布线间距的1/2。
因此，一个相变元件PCR所对应的存储单元晶体管的栅极宽度，因具有两个存储单元晶体管Q1、Q2而成为5F(2.5F+2.5F)，存储单元MC的面积变为14F2。这样，通过使用两个存储单元晶体管来增大栅极宽度，能够提高一个相变元件PCR所对应的存储单元晶体管的驱动能力。
存储单元晶体管的栅极G，分别连接在与位线交叉设置的字线WL。在此，以NMOS晶体管为前提来说明存储单元晶体管，但也可以是PMOS晶体管。但是，使用NMOS晶体管，具有在电流驱动力这一点上更具优势，能够减小实现相同电流驱动力所需要的存储单元面积的优点。在元件活性区域AA上，即串联配置的多个存储单元晶体管的源极和漏极区域，按照每个扩散层交替地配置位线接触件BC(第2接触件)和源极节点接触件SC(第1接触件)。另外，在栅极G延伸的方向相邻的元件活性区域AA也为同样的接触件配置。
此时，在存储单元阵列MCA内相邻的两个栅极G之间配置的接触件，全部是位线接触件BC或全部是源极节点接触件SC。另外，当看作是一条字线WL(栅极G)时，其一侧(第1侧)排列着位线接触件BC，在相反侧(第2侧)排列着源极节点接触件(存储单元接触件)SC。同一位线BL上的位线接触件BC的中心线和源极节点接触件SC的中心线，在字线WL方向上中心错开1.5F地进行配置。在位线接触件BC上，与元件活性区域AA平行地配置位线BL。
在本布局中，还能够应用于配置在源极节点接触件SC上的源极节点布线层SL配置在位线BL更上层、更下层的任意一个上的情况。在本布局中，当在位线BL更上层配置源极节点布线层SL时，能够在源极节点接触件SC和位线BL之间产生余裕，因此，能够抑制位线BL和源极节点接触件SC之间的短路。
图2是表示图1的变形例的布局图。在本布局中，一个相变元件PCR所对应的存储单元晶体管的栅极宽度为4F，存储单元面积为12F2。对应于图2的电路图与图1相同，用在后示出的图3和图4来表示。
本结构与图1的结构相比，位线BL与元件活性区域AA的配置间距为3F，元件活性区域AA的宽度为2F，元件分离区域STI的宽度为F。由此，同一位线BL上的位线接触件BC的中心线和源极节点接触件SC的中心线，在字线WL方向上中心错开F地进行配置。在本布局中，通过将位线BL的长度方向的两边的形状中、源极节点接触件SC所在一侧的边的形状做成矩形，确保在源极节点接触件SC和位线BL之间总有0.5F以上的间隔。
本布局适合于源极节点布线层SL配置在位线BL更上层的情况。此时，能够减小位线BL和源极节点接触件SC间的电容，因此，能够实现高速动作和低功耗化。另外，由于源极节点接触件SC和位线BL之间存在0.5F以上的间隔，因此具有能够抑制短路的优点。另外，还可以应用于在位线BL更下层配置源极节点布线层SL的结构。其他的结构与图1相同。
图33、图34以及图35分别表示图2的A-A′间、B-B′间以及C-C′间的剖面结构的一例的主要部分剖视图。在图33中，表示A-A′间的剖视图，还表示与存储单元阵列MCA相邻的外围电路区域的读出放大器块SAB的一部分(PMOS晶体管和NMOS晶体管)的剖视图。另外，在图33中，为了说明的方便，表示在用矩形连接图2的A-A′间的线上的剖面，使得能够看到扩散层L上的接触件的剖面。为了简便，在所有附图中均未示出层间绝缘膜。
在图33中，存储单元阵列MCA被配置在外围电路的NMOS晶体管公共的p型阱PWEL中。另外，外围电路的PMOS晶体管被配置在n型阱PWEL中。本结构是在源极节点接触件SC和源极节点布线层SL之间配置相变元件PCR，相变元件PCR按照存储元件进行分离的结构例。
并且，本结构是作为至存储单元晶体管的扩散层L的接触件的位线接触件BC和源极节点接触件SC相对于栅极G形成为自我整合型的例子。这些接触件也可以由通常的CMOS工序(process)形成。在由CMOS工序形成接触件时，具有不需要追加特殊工序就能减少工序成本的优点。另一方面，具有如果利用自我整合工序形成，则即使缩小栅极G与接触件BC、SC之间的距离，也能够防止接触件BC、SC与栅极G之间的短路，能够实现小型存储单元的优点。
另外，如图33、图34所示，在位线接触件BC上配置第2位线接触件BC2，在其上层配置位线BL。位线接触件BC和第2位线接触件BC2也可以同时形成。此时，具有能够减少工序成本的优点。位线接触件BC和扩散层L的接触部分的形状，与栅极G垂直的方向(图33中的宽度方向)细，与栅极G平行的方向(图34中的宽度方向)长。由此，能够增大接触件面积，能够实现低阻化。并且，如图34所示，位线接触件BC在扩散层L上被配置在图2的B′侧。
另一方面，如图33、35所示，源极节点接触件SC也与位线接触件BC一样，与扩散层L的接触部分的形状，与栅极G垂直的方向细，与栅极G平行的方向长。并且，如图35所示，源极节点接触件SC在扩散层L上被配置在图2的C侧。
另外，在源极节点接触件SC上，配置至由钨(W)或W/氮化钛(TiN)的层叠结构、或由多晶硅等构成的相变元件PCR的下部电极PLUG。该下部电极PLUG(第4接触件)，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比源极节点接触件SC(第3接触件)小。
在下部电极PLUG上配置相变元件PCR和上部电极PL。相变元件PCR和上部电极PL，通过相邻的存储单元MC和层间绝缘膜被分离。并且，在上部电极PL上配置第2源极节点接触件SC2，在其上连接源极节点布线层SL。源极节点布线层SL在存储单元阵列MCA上被公共连接。除了本结构以外，还可以是在位线BL方向或栅极G(字线WL)方向排列的存储单元MC上公共连接源极节点布线层SL的结构。
并且，在图33所示的存储单元阵列MCA上，具有位线接触件BC和连接它的扩散层L在任意相邻的存储单元晶体管之间和相邻的存储单元MC之间共有的结构。因此，与作为现有技术在图59中说明的结构相比，不需要在存储单元阵列MCA内的各处均使用元件分离区域STI，就能减小电路面积。
以上，根据图33～图35所示的结构，除了如此前说明的那样可以通过两个存储单元晶体管来确保驱动能力，还可以减小电路面积。另外，利用层间绝缘膜对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元的干扰的优点。另外，还具有通过在位线BL一侧连接存储单元晶体管，在源极电极SL一侧连接相变元件PCR，能够在驱动位线BL时抑制对非选择存储单元施加干扰电压的优点。
图37、图38以及图39，分别表示图2的A-A′间、B-B′间、C-C′间的剖面结构的另一个例子的主要部分剖视图。本结构的特征在于，在位线BL更上层配置相变元件PCR和上部电极PL，并且，与上述图33～图35的结构相比，在存储单元阵列MCA上公共连接，将上部电极PL作为源极节点布线层(源极电极)SL来使用。
即使在存储单元阵列MCA上公共连接相变元件PCR的情况下，在实际使用时，也仅在相变元件PCR的区域内分别对应于各存储单元MC的局部部分进行写入。因此，其他部分总是为非晶体状态的高电阻，实际上，可以看作相变元件PCR按照存储单元MC进行分离。
这样，具有通过在存储单元阵列MCA上公共连接相变元件PCR，不需要在存储单元阵列MCA上进行相变元件PCR和上部电极PL的存储单元MC单位的精细加工，工序简单的优点。本结构为与上部电极PL共用源极电极SL，因此，上部电极PL适于在存储单元阵列MCA上共用的结构。其他结构与上述图33～图35相同。
图41、图42以及图43，分别表示图2的A-A′间、B-B′间以及C-C′间的剖面结构的另一个例子的主要部分剖视图。本结构与上述图33～图35的结构相比，示出了相变元件PCR和上部电极PL、源极节点布线层SL配置在位线BL更下层的情况。
在本结构中，与图33～图35的结构相同，利用层间绝缘膜对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元的干扰的优点。另外，通过在源极节点布线层SL更上层对位线BL进行布线，如图35的位线BL那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。
在图41～图43中，示出了在存储单元阵列MCA上，在栅极G(字线WL)方向排列的存储单元公共连接源极节点布线层SL的方式，但也能够应用于在位线BL方向排列的存储单元公共连接源极节点布线层SL的方式、在存储单元阵列MCA上公共连接源极节点布线层SL的方式中的任意一种。另外，也可以同时形成位线接触件BC和第2位线接触件BC2。此时，可以实现工序步骤的简化。其他结构与上述图33～图35相同。
图45、图46以及图47，分别表示图2的A-A′间、B-B′间以及C-C′间的剖面结构的另一个例子的主要部分剖视图。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，并且，在位线BL更下层配置源极节点布线层SL。
如这些附图所示，在位线接触件BC上，配置至相变元件PCR的下部电极PLUG。下部电极PLUG(第4接触件)，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC(第3接触件)小。并且，在下部电极PLUG上，配置按照存储单元MC分离的相变元件PCR和上部电极PL。并且，在上部电极PL上配置第2位线接触件BC2，在该第2位线接触件BC2上连接位线BL。另一方面，在源极节点接触件SC上配置第2源极节点接触件SC2，在该第2源极节点接触件SC2上连接源极节点布线层SL。
在本结构中，利用层间绝缘膜对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元的干扰的优点。另外，通过在源极节点布线层SL更上层对位线BL进行布线，如图35的位线那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。
在图45～图47中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元公共连接源极节点布线层SL的方式。其他结构与上述图33～图35相同。
图49、图50以及图51，分别表示图2的A-A′间、B-B′间以及C-C′间的剖面结构的另一个例子的主要部分剖视图。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，该相变元件PCR在位线BL的下层连续地配置，在位线BL更下层配置源极节点布线层SL。
如这些附图所示，在位线接触件BC上，配置至相变元件PCR的下部电极PLUG。该下部电极PLUG，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC小。并且，在下部电极PLUG上层叠相变元件PCR、上部电极PL以及位线BL，将这些层叠膜加工成与位线BL相同的形状。另一方面，在源极节点接触件SC上配置第2源极节点接触件SC2，在第2源极节点接触件SC2上配置源极节点布线层SL。
在本结构中，相变元件PCR的配置图案(pattern)与位线BL相同，因此，工序步骤能够得以简化。另外，在相邻的位线BL之间，利用层间绝缘膜对相变元件PCR进行电/热分离，因此，具有能够减小对同一字线WL上的相邻存储单元MC的干扰的优点。另外，通过在源极节点SL更上层对位线BL进行布线，如图35的位线BL那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。
在图49～图51中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元MC公共连接源极节点布线层SL的方式。另外，在这些附图中，在扩散层L和源极节点布线层SL之间构成源极节点接触件SC和第2源极节点接触件SC2，但也可以在一个步骤中形成从源极节点布线层SL到扩散层L。此时，具有能够使工序步骤简化的优点。其他结构与上述图33～图35相同。
图53、图54以及图55，分别表示图2的A-A′间、B-B′间以及C-C′间的剖面结构的另一个例子的主要部分剖视图。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，在位线BL更上层配置源极节点布线层SL。
如这些附图所示，在位线接触件BC上配置至相变元件PCR的下部电极PLUG。该下部电极PLUG，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC小。并且，在下部电极PLUG上配置相变元件PCR和上部电极PL。该上部电极PL经由第2位线接触件BC2连接在位线BL。另一方面，在源极节点接触件SC上连接第2源极节点接触件SC2的一端。并且，该第2源极节点接触件SC2的另一端位于位线BL更上层，在该另一端连接在存储单元阵列MCA上公共布线的源极节点布线层SL。
在本结构中，利用层间绝缘膜和第2源极节点接触件SC2等，对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元MC的干扰的优点。
在这些附图中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元公共连接的方式。尤其在同一字线WL或同一位线BL上的存储单元公共连接源极节点布线层SL的情况下，能够减小源极节点布线层SL的电容，因此，易于应用到驱动源极节点布线层SL的动作方式。其他结构与上述图33～图35相同。
接着，说明此前说明的存储单元阵列MCA的制造方法的一例。在此，在图2的布局结构中，以其剖面结构是上述图33～图35的情况为例，使用图28～图32进行说明。图28～图32分别是用于阶段性地说明在本发明的实施方式1的半导体器件中其制造方法的一例的俯视图。
首先，使半导体衬底形成图28所示的浅槽元件分离区域STI。并且，被元件分离区域STI夹住的区域为元件活性区域AA。接着，为了形成阱，在元件活性区域AA内注入杂质离子。接着，在形成栅极氧化膜以后，采用公知的CVD(Chemical Vapor Deposition化学蒸汽沉淀)法堆积多晶硅(poly-Si)，作为栅极电极。为了在栅极电极的多晶硅中注入所希望的极性的杂质、减小字线电阻，喷镀(spatter)TiN和W。TiN用于抑制多晶硅和W之间的硅化(silicide)反应，也可以使用氮化钨(WN)来代替。
接着，作为自我整合接触件，采用CVD法在栅极电极上堆积氮化硅(SiN)。接着，通过采用公知的干刻蚀(dry etching)法对SiN/W/TiN/poly-Si的层叠膜进行加工，形成栅极G。由此，俯视图如图29所示。在此，使栅极G的布线间距为2F。
接着，为了形成存储单元晶体管的扩散层L，使用抗蚀剂掩模(resist mask)在元件活性区域AA上注入n型杂质。接着，采用CVD法堆积绝缘膜进行平坦化。并且，以抗蚀剂为掩模，开出用于位线接触件BC和源极节点接触件SC的直径为最小加工尺寸左右的销孔，使形成于半导体衬底的扩散层L的表面露出。接着，形成位线接触件BC和源极节点接触件SC的销。销可以是poly-Si，也可以是W、TiN等。在堆积销材料利用CMP平坦化后，俯视图如图30所示。
接着，在利用CVD法堆积硅氧化膜后，在位线接触件BC上形成第2位线接触件BC2的开口部。接着，用电极材料嵌入第2位线接触件BC2，形成销。作为销材料，除了TiN销之外，还可以使用W/TiN层叠膜。然后，喷镀用于位线BL的W，利用光刻技术(lithography)、干蚀刻形成位线BL。此时，为了在之后使源极节点接触件SC上形成的下部电极PLUG的接触件开口时防止与位线BL的短路，也可以使位线BL细线化到最小加工尺寸以下。由此，俯视图如图31所示。在图31中，为了便于说明用虚线表示成为位线BL的下层的位线接触件BC。
然后，形成相变元件PCR的下部电极PLUG。首先，堆积氧化膜作为层间绝缘膜，利用CMP步骤进行平坦化，利用通常的光刻技术形成下部电极PLUG用的销孔。然后，在开口部堆积W或W/TiN层叠膜等来形成下部电极PLUG。图32中示出了在源极节点接触件SC上构成下部电极PLUG的例子。该下部电极PLUG(第4接触件)的目的在于减小重写电流，为了减少对在后形成的相变元件PCR的接触件面积，使接触件的直径比源极节点接触件SC(第3接触件)小。
然后，作为相变元件PCR的材料，堆积硫族化物材料。在此，作为硫族化物，使用锗/锑/碲(GeSbTe)等含有Te的材料。进而，形成上部电极PL，按照存储单元MC进行元件分离。进而，对上部电极PL使第2源极节点接触件SC2开口，形成销。进而，在存储单元阵列MCA上部的极板上配置源极节点布线层SL，从而在其上层得到所希望的结构。
如上所述，也可以不对位线接触件BC和源极节点接触件SC使用自我整合接触件，而利用通常的CMOS工序形成接触件。进而，也可以对栅极G进行对低阻化有效的硅化，而且，也可以为了扩散层L的低阻化和接触件的低阻化而对扩散层L进行硅化。
接着，图3、图4表示对应于上述图1和图2的布局的电路图的一例。图3是表示在本发明的实施方式1的半导体器件中相变存储器中存储单元阵列的电路的一例的电路图。图4是表示在本发明的实施方式1的半导体器件中相变存储器中与图3不同的存储单元阵列的电路的一例的电路图。
如图3所示，存储单元MC具有串联连接的存储单元晶体管Q1、Q2，在该存储单元晶体管Q1、Q2的中间节点连接一端的相变元件PCR。存储单元晶体管Q1、Q2可以是NMOS晶体管、PMOS晶体管中的任意一种。本结构是如上所述在图1和图2中在源极节点接触件SC上配置相变元件PCR的结构。剖面结构如上所述地用图33～图35或图37～图39或图41～图43等来表示。
存储单元晶体管Q1、Q2的栅极，分别连接在相邻的字线WL3、WL4。未连接存储单元晶体管Q1的相变元件PCR的源极或漏极，经由位线接触件BC连接在位线BL1。如根据图1、图2和图3判断的那样，该位线接触件BC在相邻的存储单元晶体管之间共有。
同样地，未连接存储单元晶体管Q2的相变元件PCR的源极或漏极，用与存储单元晶体管Q1不同的位线接触件BC连接在位线BL1，该位线接触件BC在相邻的存储单元晶体管之间共有。未连接相变元件PCR中的存储单元晶体管Q1、Q2的一例连接在源极电极SL。
如上述剖面图33～图35和图37～图39等所示，该源极电极SL的布线结构，既可以由配置在存储单元阵列MCA上的极板构成，也可以作为连接在位线BL方向或如图41～图43那样在字线WL方向排列的存储单元MC的共有线而构成。当在存储单元阵列MCA上用公共的极板构成源极电极SL时，由于不需要在存储单元阵列MCA上进行精细加工，因而工序变得简单。另外，由于寄生电容大，因此，具有能够抑制源极电极的电源变动，能够减少动作时成为问题的电源噪音的优点。
另一方面，当由在位线BL方向或字线WL方向排列的存储单元MC公共连接的布线构成源极电极SL时，与极板结构相比，每一个源极电极SL的布线电容变小，因此，当驱动源极电极SL时，易于进行高速驱动，能够实现高速驱动和低功耗化。另外，尤其在按照位线BL公共连接源极电极SL时，具有能够用读出、写入动作仅选择特定的存储单元MC，能够减少多余的存储单元MC的动作电流的优点。另外，当与字线WL平行地公共连接源极电极SL时，适合同时重写多个存储单元MC的动作。
在图4中，如上所述，示出了在图1和图2的位线接触件BC上配置相变元件PCR，在源极节点接触件SC上配置源极电极SL的结构。如上所述，剖面结构用图45～图47、图49～图51、图53～图55等来表示。
在本结构中，存储单元MC也由两个存储单元晶体管Q1、Q2和相变元件PCR构成。与图3的情况相同，晶体管Q1、Q2可以是NMOS晶体管、PMOS晶体管中的任意一种。在图4中，在串联连接的存储单元晶体管Q1、Q2之间连接相变元件PCR的一端，该相变元件PCR的另一端连接在位线BL1。存储单元晶体管Q1、Q2的未连接相变元件PCR一侧的源极或漏极，分别通过另一个接触件连接在源极电极SL。源极电极SL的结构与上述图3相同。
接着，说明对上述图1和图2所示的布局进一步变形后的一个例子。图5、图6、图7以及图8分别是表示图1的另一个变形例的布局图。
在图5所示的布局中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为4F，存储单元面积为12F2。电路图与图1相同，用图3或图4表示。本结构与图4相同，元件活性区域AA的配置间距为3F，元件活性区域AA的宽度为2F，元件分离区域STI的宽度为F。因此，同一位线BL上的位线接触件BC的中心线与源极节点接触件SC的中心线，在字线WL方向中心错开F地进行配置。
在本布局中，与图2相比具有用直线对位线BL进行布线，易于利用光刻技术进行析像、图案化(patterning)的优点。另外，在本布局中，通过在位线BL更上层配置源极节点布线层SL时对位线BL使用自我整合式接触件形成方式，优选为形成从源极节点接触件SC连接到源极节点布线层SL的接触件。另外，还可以适用于在位线BL更下层配置源极节点布线层SL的结构。其他结构与图1相同。
在图6所示的布局中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为3F，存储单元面积为10F2。电路图与图1相同，用图3或图4表示。在本结构中，位线BL和元件活性区域AA的配置间距为2.5F，元件活性区域AA的宽度为1.5F，元件分离区域STI的宽度为F。因此，同一位线BL上的位线接触件BC的中心线与源极节点接触件SC的中心线，在字线WL方向中心错开0.5F地进行配置。另外，通过使位线BL一侧的形状为矩形，可以与位线接触件BC连接同时避开源极节点接触件SC。
在本布局中，与图5相同，通过在位线BL更上层配置源极节点布线层SL时对位线BL使用自我整合式接触件形成方式，优选为形成从源极节点接触件SC连接到源极节点布线层SL的接触件。另外，还可以适用于在位线BL更下层配置源极节点布线层SL的结构。其他结构与图1相同。
在图7所示的布局中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为2F，存储单元面积为8F2。电路图与图1相同，用图3或图4表示。在本结构中，位线BL和元件活性区域AA的配置间距为2F，元件活性区域AA的宽度为F，元件分离区域STI的宽度为F。元件活性区域AA，在与字线WL的交叉区域上下错开0.5F，形成周期为4F的波形。由此，同一位线BL上的位线接触件BC的中心线与源极节点接触件SC的中心线，在字线方向中心错开0.5F地进行配置。
并且，位线BL也与元件活性区域AA相同，在与字线WL的交叉区域上下错开0.5F进行布线，形成周期为4F的波形。在此，通过与元件活性区域AA反相位地配置位线BL，可以与位线接触件BC连接同时避开源极节点接触件SC。
在本布局中，与图5和图6相同，通过在位线BL更上层配置源极节点布线层SL时对位线BL使用自我整合式接触件形成方式，优选为形成从源极节点接触件SC连接到源极节点布线层SL的接触件。另外，还可以适用于在位线BL更下层配置源极节点布线层SL的结构。其他结构与图1相同。
在图8所示的布局中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为2F，存储单元面积为8F2。电路图与图1相同，用图3或图4表示。本结构与图7相同，元件活性区域AA的配置间距为2F，元件活性区域AA的宽度为F，元件分离区域STI的宽度为F。与图7相比，元件活性区域AA和位线BL都用直线配置，并且，在元件活性区域AA上对位线BL进行布线。同一位线BL上的位线接触件BC的中心线与源极节点接触件SC的中心线，在字线WL方向中心一致地进行配置。本布局适合于在位线BL更下层配置源极节点布线层SL的情况。其他结构与图1相同。
<实施方式2>
图9是表示在本发明的实施方式2的半导体器件中相变存储器的存储单元阵列的结构的一例的布局图。图9所示的存储单元阵列MCA的布局也与图1等相同，一个存储单元MC由两个存储单元晶体管和一个相变元件PCR(未图示)构成。另外，与图1相同，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为5F，存储单元面积为14F2。
但是，在本结构中，与图1不同在字线WL方向相邻的元件活性区域AA之间，位线接触件BC和源极节点接触件SC的排列方式，在位线BL方向移动(shift)一个扩散层L的量。因此，在本布局中，与图1相比，与在字线WL方向最靠近的存储单元MC的距离变长，因此，具有能够减小通过选择出的存储单元MC产生的热而干扰相邻的存储单元MC的情况。对应于本布局的电路图与图1等相同，分别用后述的图11和图12表示相变元件PCR位于源极节点接触件SC一侧的情况和位于位线接触件BC一侧的情况。
在图9中，使元件活性区域AA(扩散层L)的宽度(＝栅极宽度)为2.5F，使元件分离区域STI的宽度为F，使栅极G的布线间距为2F，使位线BL的布线间距为3.5F。存储单元MC包括相邻的两个栅极G、位于该两个栅极G之间的扩散层L、以及由位于该两个栅极G两侧的两个扩散层L构成的两个存储单元晶体管。
并且，在位于该两个栅极G之间的扩散层L上，设置源极节点接触件SC或位线接触件BC，经由其中任意一个接触件连接相变元件PCR。另一方面，在位于该两个栅极G两侧的两个扩散层L上，在位于上述栅极G之间的扩散层L为源极节点接触件的情况下，设置位线接触件BC；在为位线接触件BC的情况下，设置源极节点接触件SC。另外，该两个栅极G分别连接在字线。
图9所示的存储单元MC的配置，表示将相变元件PCR连接在源极节点接触件SC上的情况，但当连接在位线接触件BC上时，成为与上述图60相同的存储单元MC的配置。另外，两个存储单元晶体管以NMOS晶体管为前提来说明，但也可以使用PMOS晶体管。使用NOMS晶体管时在电流驱动力这一点上具有优势，具有能够实现更小的存储单元面积的优点。
在元件活性区域AA中，在用栅极G分开的扩散层上，相对于位线BL方向交替地配置位线接触件BC和源极节点接触件(存储单元接触件)SC。另外，对于相对于字线WL方向配置在两个栅极G之间的接触件，也交替地配置位线接触件BC和源极节点接触件(存储单元接触件)SC。同一位线BL上的位线接触件BC的中心线与源极节点接触件SC的中心线，在字线WL方向中心错开1.5F地进行配置。另外，在位线接触件BC上与元件活性区域AA平行地配置位线BL。
在本布局中，还能够适用于源极节点布线层SL配置在位线BL更上层、更下层的任意一种情况。当在本布局中在位线BL更上层配置源极节点布线层SL时，能够在源极节点接触件SC和位线BL之间产生余裕，因此，能够抑制位线BL和源极节点之间的短路。在本布局中，相变元件PCR被配置在位线接触件BC上与位线BL之间的层，或者在源极节点接触件SC上与源极节点布线层SL之间的层。
图10是表示图9的变形例的布局图。在本结构中，与图2相同位线BL和元件活性区域AA的配置间距为3F，元件活性区域AA的宽度为F，元件分离区域STI的宽度为F。另外，与图2相同，其特征是位线BL一侧的形状为矩形，使得能够相对于源极节点接触件SC确保0.5F的间隔。
本布局还能够适用于源极节点布线层SL配置在位线BL更上层、更下层的情况。当在位线BL更上层配置源极节点布线层SL时，能够在源极节点接触件SC和位线BL之间产生余裕，因此，能够抑制位线BL和源极节点之间的短路。在本布局中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为4F，存储单元面积为12F2。其他结构与图9相同，电路图用后述的图11或图12来表示。
接着，以图10的布局为例，说明其剖面结构的一个例子。
图36是表示图10的D-D′间的剖面结构的一例的主要部分剖视图。此时，图10的A-A′间的剖面结构，如在实施方式1中说明的图33那样。在图36中，在与A-A′间交叉的方向的剖面D-D′间，位线接触件BC和源极节点接触件SC交替地排成一列。另外，本结构是在源极节点接触件BC和源极节点布线层SL之间配置相变元件PCR，相变元件PCR按照存储元件分离的结构例。
并且，本结构是作为至存储单元晶体管的源极/漏极区域(扩散层L)的接触件的位线接触件BC、源极节点接触件SC，对栅极G形成自我整合式的例子。这些接触件，既可以通过通常的CMOS工序形成接触件，也可以利用对栅极G的自我整合工序形成接触件。特别地，如果通过自我整合工序来形成，则即使缩小栅极G之间的距离，也能够防止接触件和栅极G之间的短路。为了简化，在所有附图中均未示出层间绝缘膜。
如图36所示，在位线接触件BC上配置第2位线接触件BC2，在其上层配置位线BL。位线接触件BC和扩散层L的接触部分的形状，与栅极G垂直的方向细，与栅极G平行的方向长。由此，能够增大接触件面积，能够实现低阻化。另外，如图36所示，位线接触件BC在扩散层L上被配置在D′一侧。
另一方面，在源极节点接触件SC上，配置至由钨(W)或W/氮化钛(TiN)的层叠结构、或多晶硅等构成的相变元件PCR的下部电极PLUG。在下部电极PLUG上配置相变元件PCR和上部电极PL。利用相邻的存储单元MC和层间绝缘膜，对相变元件PCR和上部电极PL进行分离，上部电极PL分别经由第2源极节点接触件SC2连接在源极节点布线层SL。
由此，对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元MC的干扰的优点。另外，具有通过在位线BL一侧连接存储单元晶体管，在源极电极SL一侧连接相变元件PCR，能够抑制在驱动位线BL时对非选择存储单元MC施加干扰电压的优点。
图40是表示图10的D-D′间的剖面结构的另一个例子的主要部分剖视图。此时，图10的A-A′间的剖面结构如在实施方式1中说明的图37那样。本结构的特征在于，在位线BL更上层配置相变元件PCR和上部电极PL，并且，在存储单元阵列MCA上公共连接，进而，将上部电极PL用作源极电极SL。
由此，具有不需要在存储单元阵列MCA上相变元件PCR和上部电极PL的存储单元单位的精细加工，工序变得容易的优点。另外，本结构适合为了与上部电极PL共用源极电极SL而在存储单元阵列MCA上共用的结构。其他结构与上述图36和图37等相同。
图44是表示图10的D-D′间的剖面结构的另一个例子的主要部分剖视图。此时，图10的A-A′间的剖面结构如在实施方式1中说明的图41那样。本结构与上述图36和图40的结构相比，示出了相变元件PCR和上部电极PL、第2源极节点接触件SC2和源极节点布线层SL配置在位线BL更下层的情况。
本结构与图36的结构相同，利用层间绝缘膜对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元MC的干扰的优点。另外，通过在源极节点布线层SL更上层对位线BL进行布线，如图36的位线BL那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。
在图36中，示出了在存储单元阵列MCA上，在栅极G(字线WL)方向排列的存储单元MC公共连接源极节点布线层SL的方式，但也能够应用于在位线BL方向排列的存储单元MC公共连接源极节点布线层SL的方式、在存储单元阵列MCA上公共连接源极节点布线层SL的方式中的任意一种。另外，也可以同时形成位线接触件BC和第2位线接触件BC2。此时，可以实现工序步骤的简化。其他结构与上述图36和图41等相同。
图48是表示图10的D-D′间的剖面结构的另一个例子的主要部分剖视图。此时，图10的A-A′间的剖面结构如实施方式1中说明的图45那样。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，进而，在位线BL更下层配置源极节点布线层SL。
在位线接触件BC上，配置至相变元件PCR的下部电极PLUG。下部电极PLUG，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC小。进而，在下部电极PLUG上配置相变元件PCR和上部电极PL。在上部电极PL上配置第2位线接触件BC2，在第2位线接触件BC2上连接位线BL。另一方面，在源极节点接触件SC上配置第2源极节点接触件SC2，在该第2源极节点接触件SC2上连接源极节点布线层SL。
在本结构中，利用层间绝缘膜对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元MC的干扰的优点。另外，通过在源极节点布线层SL更上层对位线BL进行布线，如图36的位线BL那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。在图48中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元MC公共连接源极节点布线层SL的方式。其他结构与上述图36相同。
图52是表示图10的D-D′间的剖面结构的另一个例子的主要部分剖视图。此时，图10的A-A′间的剖面结构如实施方式1中说明的图49那样。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，该相变元件PCR在位线BL方向连续地配置。并且，在位线BL的布线层更下层配置源极节点布线层SL。
在位线接触件BC上配置至相变元件PCR的下部电极PLUG。该下部电极PLUG，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC小。进而，在下部电极PLUG上配置相变元件PCR、上部电极PL以及位线BL。另一方面，在源极节点接触件SC上配置第2源极节点接触件SC2，在第2源极节点接触件SC2上配置源极节点布线层SL。
在本结构中，相变元件PCR和上部电极PL的配置图案与位线BL相同，因此，能够使工序步骤简化。另外，在相邻的位线BL之间，利用层间绝缘膜对相变元件PCR进行电/热分离，因此，具有能够减小对同一字线上的相邻存储单元MC的干扰的优点。另外，通过在源极节点布线层SL更上层对位线BL进行布线，如图36的位线那样没有相邻的接触件，因此，具有能够减小位线BL电容，能够实现高速动作和低功耗化的优点。
在图52中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元MC公共连接源极节点布线层SL的方式。另外，在图52中，对扩散层L和源极节点布线层SL之间的连接使用源极节点接触件SC和第2源极节点接触件SC2，但也可以在一个步骤中形成从源极节点布线层SL到扩散层L。此时，具有能够使工序步骤简化的优点。其他结构与上述图36和图49等相同。
图56是表示图10的D-D′间的剖面结构的另一个例子的主要部分剖视图。此时，图10的A-A′间的剖面结构如在实施方式1中说明的图53那样。本结构的特征在于，在位线接触件BC和位线BL之间连接相变元件PCR，在位线BL更上层配置源极节点布线层SL。
在位线接触件BC上配置至相变元件PCR的下部电极PLUG。该下部电极PLUG，从减小对相变元件PCR的接触面积的必要性考虑，优选为将其剖面面积加工得比位线接触件BC小。进而，在下部电极PLUG上配置相变元件PCR和上部电极PL。通过第2位线接触件BC2连接位线BL和上部电极PL。在本结构中，利用层间绝缘膜和第2源极节点接触件SC2等对存储单元MC的相变元件PCR进行电/热分离，因此，具有能够减小对相邻存储单元MC的干扰的优点。
在图56中，示出了在存储单元阵列MCA上公共连接源极节点布线层SL的方式，但也能够应用于在字线WL方向或位线BL方向排列的存储单元MC公共连接的方式。尤其在同一字线WL或同一位线BL上的存储单元MC公共连接源极节点布线层SL的情况下，能够减小源极节点布线层SL的电容，因此，易于应用到驱动源极节点布线层SL的动作方式。其他结构与上述图36相同。
接着，图11、图12表示对应于上述图9和图10的布局的电路图的一例。图11是表示在本发明的实施方式2的半导体器件中相变存储器的存储单元阵列的电路的一例的电路图。图12是表示在本发明的实施方式2的半导体器件中相变存储器的与图11不同的存储单元阵列的电路的一例的电路图。
首先，在图11中，一个存储单元MC的结构是与上述图3相同的结构。即，存储单元阵列MCA内的每一个存储单元MC，具有将相邻的两条字线作为各自的栅极、源极/漏极的一端公共连接、源极/漏极的另一端分别单独连接在同一位线BL的两个存储单元晶体管Q1、Q2，以及设置在该公共连接的一端和源极电极SL之间的相变元件PCR。另外，变成连接在位线BL的另一端，与在同一位线上相邻的存储单元MC的存储单元晶体管的另一端共有的结构。
但是，图11所示的电路与图3的电路相比，相邻的位线BL之间的存储单元MC的配置，变成将字线WL移动一条的状态。即，在位线BL1中，字线WL2和WL3连接在一个存储单元MC，但在位线BL2中，字线WL3和字线WL4连接在相同的存储单元MC。
本结构是在图9、图10中在源极节点接触件SC上配置相变元件PCR的结构。另外，与图3相同未示出源极电极SL的布线结构，但既可以由配置在存储单元阵列MAC上的极板构成，也可以构成为连接在位线BL方向或字线WL方向排列的存储单元MC的公共线。各自的优点与上述图3的情况相同。
接着，在图12中，一个存储单元MC的结构是与上述图4相同的结构。即，存储单元阵列MCA内的每一个存储单元MC，具有将相邻的两条字线作为各自的栅极、源极/漏极的一端公共连接、源极/漏极的另一端分别单独连接在源极电极SL的两个存储单元晶体管Q1、Q2，以及设置在该公共连接的一端与位线BL之间的相变元件PCR。另外，变成连接在源极电极SL的另一端，与在同一位线上相邻的存储单元MC的存储单元晶体管的另一端共有的结构。
本结构也与图11相同，相邻的位线BL之间的存储单元MC的配置变成将字线WL移动一条的状态。另外，源极电极SL的结构也与上述图11相同。
本结构是在图9、图10中在位线接触件BC上配置相变元件PCR的结构。另外，在图11、图12中，存储单元晶体管Q1、Q2由NMOS晶体管构成，但也可以由PMOS晶体管构成。
接着，说明进一步对上述图9和图10所示的布局进行变形后的一个例子。图13、图14和图15分别是表示图9的另一个变形例的布局图。
与上述图10相同，图13所示的布局，位线BL和元件活性区域AA的配置间距为3F，元件活性区域AA的宽度为2F，元件分离区域STI的宽度为F。但是，与图10不同，其特征在于位线BL的边的形状是直线。
本布局还能够应用于源极节点布线层SL配置在位线BL更上层、更下层的任意情况。当配置在上层时，优选为通过对位线BL使用自我整合式接触件形成方式，形成从源极节点接触件SC连接到源极节点布线层SL的接触件。当在位线BL更下层配置源极节点布线层SL时不限于此。本结构也与上述图10相同，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为4F，存储单元面积为12F2。其他结构与图9相同，电路图用图11或图12来表示。
图14所示的布局，位线BL和元件活性区域AA的配置间距为2.5F，元件活性区域AA的宽度为1.5F，元件分离区域STI的宽度为F。其特征在于，位线BL一侧的边的形状为矩形，使得避开源极节点接触件SC。
本布局还能够应用于源极节点布线层SL配置在位线BL更上层、更下层的任意情况。当配置在上层时，优选为通过对位线BL使用自我整合式接触件形成方式，形成从源极节点接触件SC连接到源极节点布线层SL的接触件。当在位线BL更下层配置源极节点布线层SL时不限于此。在本结构中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为3F，存储单元面积为10F2。其他结构与图9相同，电路图用图11或图12来表示。
图15所示的布局，位线BL和元件活性区域AA的配置间距为2F，元件活性区域AA的宽度为F，元件分离区域STI的宽度为F。在本布局中，元件活性区域AA和位线BL都以直线进行配置，因此，具有易于进行光刻技术等工序的优点。另外，在用栅极G和元件分离区域STI所包围的面积为F2的全部扩散层L，配置源极节点接触件SC和位线接触件BC的任意一个，因此，在存储单元MC部分，能够共有形成接触件时的掩模图案和形成扩散层L时的掩模图案。
本结构能够应用于在位线BL更下层构成源极节点布线层SL的情况。另外，在本结构中，相对于一个相变元件PCR的存储单元晶体管的栅极宽度为2F，存储单元面积为8F2。其他结构与图9相同，电路图用图11或图12来表示。
<实施方式3>
在本实施方式3中，对具有实施方式1、2所示的存储单元阵列的半导体器件的整个结构和动作等进行说明。在此，以相变存储器为例进行说明。
图16是表示在本发明的实施方式3的半导体器件中，具有实施方式1、2的存储单元阵列的相变存储器的整个块结构中的部分块的结构例的图。图16所示的半导体器件例如由存储部MA、主字线驱动块MWDB、行译码器X-DEC、以及列译码器X-DEC等构成。
存储部MA，主要被读出放大器块SAB和子字线驱动块SWDB分割成多个存储单元阵列MAC。并且，该存储单元阵列MCA具有实施方式1、2中说明的结构。
读出放大器块SAB是包括多个读出放大器电路的电路块，该读出放大器电路，从存储单元阵列MCA内的存储单元MC中检测并放大读出到位线BL的数据，再输出到外部，根据从外部输入的数据对存储单元MC进行所希望的写入动作。子字线驱动块SWDB，是选择并驱动存储单元MC包含的存储单元晶体管的每个栅极G所连接的字线WL的电路块。子字线驱动块SWDB和读出放大器块SAB的交叉区域XA，配置子字线驱动块SWDB和读出放大器块SAB的控制电路、数据输入输出电路等。
在与这种存储部MA相邻的边，配置主字线驱动块MWDB和行译码器X-DEC，在另一边配置列译码器Y-DEC。主字线驱动块MWDB，根据所输入的地址，配置用于驱动所谓的分层字线结构的主字线的主字线驱动器MWD。另外，在非分层式字线结构中，也可以将主字线驱动块MWDB作为字线驱动器，将子字线驱动块SWDB看作与字线WL内侧布线接触的接触件区域。
列译码器Y-DEC，根据所输入的地址，配置有用于向读出放大器块SAB输入输出的选择信号YS、以及写入时输出写入使能信号WR/WS的驱动器等。
在这种结构中，图17(a)～(c)表示存储单元阵列MCA和子字线驱动块SWDB的连接方法的一例。图17是表示在图16的相变存储器中存储单元阵列和子字线驱动块的连接方法的一例的概略图，(a)～(c)分别表示不同的连接方法。
图17(a)是字线WL0、WL1、WL2...每隔一个被连接在上下侧的子字线驱动块SWDB-U、SWDB-D的结构。在该图17(a)中，偶数号的字线WL0、WL2、WL4...连接在下侧的子字线驱动块SWDB-D，奇数号的字线WL1、WL3、WL5...连接在上侧的子字线驱动块SWDB-U。
此时，即便使用实施方式1、2的任意一个存储单元阵列MCA，连接在一个存储单元MC包含的两个存储单元晶体管的栅极G的两条字线WL，分别从上下侧的子字线驱动块SWDB-U、SWDB-D驱动。因此，具有能够在读出动作中减小来自子字线驱动块的远近端之差的优点。
另外，以下在动作方式的说明中进行说明，但在读出和写入动作中分别使用字线的动作方式的情况下，可以分为读出/写入上侧的子字线驱动块SWDB-U时的字线驱动器、和读出/写入下侧的子字线驱动块SWDB-D时的字线驱动器，具有易于对控制线进行布线的优点。
图17(b)是字线WL0、WL1、WL2...每隔两个连接在上下侧的子字线驱动块SWDB-U、SWDB-D的结构。在该图17(b)中，字线WL0、WL1、WL4、WL5...被连接在下侧的子字线驱动块SWDB-D，字线WL2、WL3、WL6、WL7...被连接在上侧的子字线驱动块SWDB-U。
如本结构那样，当每两个地从存储单元阵列MCA引出到字线驱动器时，易于在形成布线图案时使用相位移动法。此时，对被引出的字线WL进行图案化的掩模上的光学相位为反相，因此，具有即使在细小的布线间距中也能够防止在引出部分的断线、短路的优点。
另外，当使用实施方式1所示的存储单元阵列MCA时，可由同侧的子字线驱动块SWDB驱动一个存储单元MC中的两个存储单元晶体管的栅极G。以下在动作方式的说明中进行说明，但在读出/写入动作中通常使用两个晶体管的动作方式时，与上述图17(a)相比，子字线驱动块SWDB-U、SWDB-D的电路结构变得简单，因此，具有能够减小子字线驱动块的面积的优点。
另外，在图17(b)中，当使字线的连接方法移动一个，例如成为子字线驱动块SWDB-U为字线WL1、WL2、WL5、WL6...，子字线驱动块SWDB-D为字线WL0、WL3、WL4、WL7、WL8...的结构时，如图17(a)所示，能够实现从上下侧的子字线驱动块SWDB-U、SWDB-D驱动一个存储单元MC中的两个存储单元晶体管的栅极G。此时的优点，与上述图17(a)相同。
另外，在图17(b)的结构中使用实施方式2所示的存储单元阵列MCA时，连接在存储单元MC的字线WL的组成在相邻的位线BL不同，与隔着一条的旁边的位线BL相同。因此，具有在同时使用两条进行读出时，在存储单元阵列MCA内动作的位线数量变成一半，动作单元数量减少，从而具有干扰的热难以集中的优点。
图17(c)是从配置在存储单元阵列MCA一端的子字线驱动块SWDB驱动全部的字线WL的结构。在本结构中，子字线驱动块SWDB内的各字线驱动器的布局间距变小，但由于在选择任何字线WL时动作时刻都相同，因此，能够减小时间冗余，适合于高速动作。
接着，图18(a)～图18(c)表示存储单元阵列MCA和读出放大器块SAB的连接方法的一例。图18是表示在图16的相变存储器中存储单元阵列和读出放大器块的连接方法的一例的概略图，(a)～(c)分别表示不同的连接方法。
图18(a)是存储单元阵列MCA的位线BL0，BL1，BL2...每隔一条被引出到左右侧的读出放大器块SAB的结构。在本结构中，位线BL的最下位地址和读出放大器块SAB一致，因此，具有逻辑地址和物理地址的关系简单的优点。
另外，在使用实施方式1所示的存储单元阵列MCA时，适合于在两侧的读出放大器块SAB读出数据、输出多个位的情况。另一方面，在使用实施方式2所示的存储单元阵列MCA时，仅在一侧的读出放大器块SAB读出数据，因此，只能输出少数数据，但能够减少进行动作的电路数量，能够实现低功耗化。
图18(b)是存储单元阵列MCA的位线BL0，BL1，BL2...每隔两条被引出到左右侧的读出放大器块SAB的结构。在本结构中，也可以使用实施方式1、2所示的任意存储单元阵列MCA。另外，通过每隔两条从存储单元阵列MCA引出到读出放大器块SAB，易于在形成布线图案时使用相位移动法。此时，对被引出的位线BL进行图案化的掩模上的光学相位为反相，因此，具有在细小的布线间距中也能够防止在引出部分的断线、短路的优点。
图18(c)是全部位线BL0，BL1，BL2...被连接在存储单元阵列MCA的一端所配置的读出放大器块的结构。在本结构中，按每条位线配置读出放大器SA时，读出放大器SA的布局间距与位线的间距相等，因此，优选为适用于位线的布线间距比较宽的存储单元阵列MCA的布局。另外，本结构优选为适用于在读出放大器块SAB中使多条位线BL经由选择装置对应于一个读出放大器SA，由此减少读出放大器SA的数量，来缓和读出放大器SA的布局间距的方式。
接着，说明读出放大器块SAB的结构例。图19是表示在图16的相变存储器中读出放大器块的结构的一例的电路块图。图19所示的读出放大器块SAB，是如图16所示由存储单元阵列MCA夹着、由两侧的存储单元阵列MCA共有时的结构。根据这种结构，能够使读出放大器块SAB的数量约为原来的一半，能够实现芯片面积的减小。
另外，本结构是对从配置在读出放大器SAB一侧的存储单元阵列MCA引出的位线BL，每隔两条配置读出放大器SA的结构。此时，可以同时读出从存储单元阵列MCA引出到一侧的读出放大器块SAB的位线BL中一半的位线BL。
这种读出放大器块SAB由多个读出放大器SA构成。各读出放大器SA包括位线选择电路BLSEL、预充电电路PC、写驱动器WD、交叉耦合式放大器CC以及输入输出电路IOG等。为了在左右侧的存储单元阵列MCA共有读出放大器SA，因此，位线选择电路BLSEL被分别配置在一个读出放大器SA内的左右侧。并且，在该两个位线选择电路BLSEL之间，配置写驱动器WD、交叉耦合式放大器CC、输入输出电路IOG以及预充电电路PC等。各电路块的结构例如如图20、图21那样。
图20是表示在图19的读出放大器块中其各电路块的详细结构的一例的电路图，(a)表示位线选择电路的结构例，(b)表示预充电电路的结构例，(c)表示输入输出电路的结构例，(d)表示交叉耦合式放大器的结构例。图21是表示在图19的读出放大器块中写驱动器的详细结构的一例的电路图，(a)～(d)分别表示不同的结构例。
图20(a)所示的位线选择电路BLSEL，是用于从两条位线BL中选择一条连接到写驱动器WD、交叉耦合式放大器CC、输入输出电路IOG的电路块。
在图20(a)中，预充电信号PCN是用于在待机时将存储单元阵列MCA的位线BL0、BL1设定成预定电压的控制信号。在本结构中，设定成作为与存储单元MC的源极电极SL等电位的接地电位VSS。这样，待机时不对存储单元晶体管和相变元件PCR施加电压，因此，具有能够防止干扰电流流过的优点。
位线选择信号BLSe、BLSo(BLSe/o)，是用于从由存储单元阵列MCA引出的位线BL0、BL1中，选择连接到读出放大器SA内的读出位线BLSA的位线的控制线。在本结构中，在读出放大器块SAB内的各读出放大器SA共有位线选择信号BLSe/o。即，能够选择从存储单元阵列MCA引出到读出放大器块SAB的位线BL中的偶数号或奇数号的位线BL。
另外，本结构能够适用于通过读出放大器SA内的读出位线BLSA、和读出侧(选择侧)的存储单元阵列MCA(第1存储单元阵列)的位线BL0或BL1(第1位线)的电荷共用(charge share)，输出读出时的预充电电平的方式。这样具有不需要用于设定成读出电平的开关，就能够减小芯片面积的优点。关于其详细内容，用后述的图22等进行说明。
参考(reference)选择信号REFS，是用于对共有读出放大器块SAB的存储单元阵列MCA进行访问时，对成为读出放大器SA的参考电位信号的参考位线BLREF输入、设定所希望的参考电平的选择信号。在本结构中，是为了设定成参考电平而利用非选择侧的存储单元阵列MCA(第2存储单元阵列)的位线BL的结构。即，通过在读出放大器SA内的参考位线BLREF和非选择侧的存储单元阵列MCA内的两条位线BL(第2位线和第3位线)之间进行电荷共用，从而设定了参考电平。由此，具有不需要为了参考而使用中间电平的电源，就能够将参考电平设定成读出时的位线预充电电平的约1/2的电平的优点。关于其详细内容，用后述的图22等进行说明。
转移(transfer)栅极控制信号TGe、TGo(TGe/o)是用于连接读出放大器SA内的写位线WBL和存储单元MC侧的位线BL0或BL1的控制线。转移栅极控制信号TGe、TGo分别对应于位线选择信号BLSe、BLSo进行动作。即，为了在用于读出的位线BL0或BL1(第1位线)连接写位线WBL(第4位线)而进行动作。
在本结构中，仅由NMOS晶体管构成连接转移栅极控制信号TGe/o的晶体管(第1开关)。因此，为了在写入动作中确保足够的电流，优选为对转移栅极控制信号TGe/o使用比写位线WBL的振幅电压更大的电压振幅。这样，具有能够在连接写位线WBL和存储单元阵列MCA内的位线BL时，消除转移栅极的晶体管的阈值电压的影响的优点。另外，具有当由互补的信号分别构成控制信号，由CMOS晶体管开关构成转移栅极时，能够使用与写位线WBL的电压振幅相同的电压以作为控制信号的电压振幅的优点。另外，当由PMOS晶体管构成时，适合于从写位线WBL向存储单元阵列MCA的位线BL0、BL1传送高电位的情况，能够在写入时得到大电流。
图20(b)所示的预充电电路PC是用于在待机时对读出放大器SA内的读出位线BLSA和基准位线BLREF预充电成所希望的电压的电路。在本结构中，在待机时由用位线预充电信号PCP控制的两个PMOS晶体管，对读出位线BLSA和参考位线BLREF预充电成位线振幅电压VBL。另外，也可以追加使读出位线BLSA和参考位线BLREF之间短路的MOS晶体管。但是，根据本结构，具有能够减小短路MOS晶体管的分面积的优点。
图20(c)所示的输入输出电IOG，是读出时将保持在读出放大器SA内的各位线BLSA和BLREF的数据输出到输入输出线IOt/b，写入时将经由输入输出线IOt/b传送来的写入数据写入到读出放大器SA内的各位线BLSA和BLREF的电路。本结构具有配置在位线BL和输入输出线IOt/b之间的、用列选择信号YS控制栅极的两个NMOS晶体管。列选择信号YS在读出、写入动作时被激活，连接读出位线BLSA、参考位线BLREF和输入输出线IOt/b，控制数据的输入输出。
图20(d)所示的交叉耦合式放大器CC是通常的交叉耦合式读出放大器，是利用正反馈将读出位线BLSA和参考位线BLREF间的微小信号放大至位线振幅电压VBL的电路。利用读出放大器激活信号SAN和SAP，将交叉耦合放大器激活。
图21(a)所示的写驱动器WD是用于按照保持在读出位线BLSA和参考位线BLREF的数据，在由写使能信号WR或WS确定的时刻驱动写位线WBL，经由存储单元阵列MCA内的位线BL向相变元件PCR提供电流的电路。
其结构例如包括设置在产生复位用写入电压的电源端子VWR和写位线WBL(第4位线)之间的复位用驱动电路(第2写驱动器)、设置在产生置位用写入电压的电源端子VWR和写位线WBL之间的置位用驱动电路(第1写驱动器)、以及设置在写位线WBL和基准电位端子(接地电位)VSS之间的开关电路等。
复位用驱动电路具有由电源端子VWR串联连接的两个POMS晶体管，在其中的电源端子VWR一侧的PMOS晶体管的栅极连接读出放大器SA内的参考位线BLREF，在另一个PMOS晶体管的栅极连接复位用写使能信号WR。同样地，置位用驱动电路例如还具有串联连接的两个POMS晶体管，在电源端子VWR一侧的PMOS晶体管的栅极连接读出放大器SA内的读出位线BLSA，在另一个PMOS晶体管的栅极连接置位用写使能信号WS。开关电路例如由NMOS晶体管构成，在其栅极连接置位用写使能信号WS。
写使能信号WR，确定相变元件PCR的复位动作的写入时间。同样地，写使能信号WS，确定相变元件PCR的置位动作的写入时间。并且，在写入写使能信号WS后驱动开关电路，将写位线WBL设定成待机时的电压状态(在图21中为接地电位VSS)。
在置位动作中，将写入电压VWS经由写位线WBL和存储单元阵列MCA的位线BL施加到存储单元MC，使所希望的电流流过。为了改变相变元件PCR的相状态只要控制写入电流即可。因此，通过限制输入置位用驱动电路内的写使能信号WS的晶体管的驱动力，能够控制对存储单元MC的写入电流，因此，写驱动器WD中的电压VWS和VWR也可以使用相同的电源。
图21(b)所示的写驱动器WD为使用电流镜(current mirror)方式的写驱动器。本结构是在上述图21(a)的结构中使复位用电源端子VWR和置位用电源端子VWS为公共的电源端子VBL，分别对复位用驱动电路、置位用驱动电路添加电流限制用的PMOS晶体管MPR、MPS的结构。电流限制用的PMOS晶体管MPR，相对于上述复位用驱动电路中的两个PMOS晶体管串联连接。同样地，电流限制用的PMOS晶体管MPS，相对于上述置位用驱动电路中的两个PMOS晶体管串联连接。
电流限制用的PMOS晶体管MPR、MPS，分别在与写电流生成电路WCG内的PMOS晶体管MP之间构成电流镜电路。向写电流生成电路WCG内的PMOS晶体管MP提供写入电流的参考电流Iwref。由于PMOS晶体管MP为这样流过贯穿电流的结构，因此，优选成为小的栅极大小。按照每个写驱动器WD或按照每个读出放大器块SAB配置一个写电流生成电路WCG。
为了提供复位所需要的写入电流，PMOS晶体管MPR，成为写电流生成电路WCG内的PMOS晶体管MP的常数倍、例如5～40倍左右的栅极大小。同样地，为了提供置位所需要的写入电流，PMOS晶体管MPS，成为写电流生成电路WCG内的PMOS晶体管MP的常数倍、例如比上述PMOS晶体管MPR小的2～20倍左右的栅极大小。写使能信号WS与WR、与位线BLSA、BLREF和写位线WBL的关系，与上述图21(b)相同。
图21(c)所示的写驱动器WD是对图21(a)变形后的结构例，是除了对应于复位、置位的写使能信号WR、WS之外还附加有写使能信号WE的结构。向上述开关电路内的NMOS晶体管的栅极连接该写使能信号WE，以代替图21(a)的置位用写使能信号WS。
该写使能信号WE，既可以与列选择信号YS平行地布线，也可以与字线WL平行地布线。尤其在与字线WL平行地布线时，能够同时写入到多个单元，适合于多位写入动作。而在与列选择信号YS平行地布线时，适合于特定位的重写动作，因此，优选为适用于随机访问存储器。其他结构与上述图21(a)相同。
图21(d)所示的写驱动器WD是对图21(b)变形后的结构例，其特征在于，与前述图21(c)同样，为了进行写入动作，除了使用与复位、置位对应的写使能信号WR、WS外，还使用了写使能信号WE。写使能信号WE与前述图21(c)相同。其它结构与图21(b)相同。
以上说明了图19中的各电路块，但这些电路方式当然不限于图20和图21，只要是具有同样功能的电路即可。
下面，对使用图19～图21的读出放大器块SAB时的读出动作进行说明。图22是表示使用图19～图21的读出放大器块从待机状态进行读出时的动作的一例的波形图。
在图22中，首先，进行了预充电动作的预充电信号PCN从高电位VDD状态变化成接地电位VSS，预充电信号PCP从接地电位VSS变化成高电位VDD，分别变成非激活状态。由此，读出放大器SA内的读出位线BLSA01、BLSA23、...、参考位线BLREF01、BLREF23、...、存储阵列MCA内的位线BL0(L)、BL0/1(R)、BL2(L)、BL2/3(R)、...变成浮置状态。
在此，如图19所示，位线BL0(L)、BL2(L)表示从配置在读出放大器块SAB左侧的存储单元阵列MCA引出的位线，位线BL0/1(R)、BL2/3(R)表示从配置在读出放大器块SAB右侧的存储单元阵列MCA引出的位线。
读出放大器SA内的读出位线BLSA01、BLSA23、...、参考位线BLREF01、BLREF23、...被预充电成位线振幅电压VBL等高电位。相反地，存储阵列内的位线BL0(L)、BL2(L)、BL0/1(R)、BL2/3(R)被设定成与源极电极SL相同的接地电位VSS。
此后，在读出放大器块SAB内的选择存储单元阵列(要进行读出的存储阵列)MCA一侧的位线选择电路BLSEL中，位线选择信号BLS(L)e从接地电位VSS变化成高电位VDD或传输门用电位VTG，变成激活状态。由此，从选择存储单元阵列MCA引出到读出放大器块SAB的位线BL中的偶数号的位线、例如位线BL0(L)，连接到读出放大器SA内的读出位线BLSA01。并且，位线BL0(L)和读出位线BLSA01通过充电共用充电成电压VPR。
与此同时，非选择存储单元阵列MCA内的2条位线、例如BL0(L)、BL1(R)，在读出放大器块SAB内的非选择存储单元阵列一侧的位线选择电路BLSEL中，通过激活REFS(R)信号，均与参考位线例如BLREF01连接。存储单元阵列MCA内的位线电容比读出放大器SA内的位线电容大，因此，通过上述动作，能够将参考位线BLREF01、BLREF23、...的电压设定成读出放大器SA内的位线BLSA01、BLSA23、...的电压VPR的大约一半左右。
在选择存储单元阵列MCA的位线BL变成读出时的位线电平VPR后，根据输入偏压，将字线WL从待机时电压VWL变化成激活时电压VWH，将其激活。在图22中，2条字线WL3/4同时被驱动，但在能够由1个存储单元晶体管使进行读出动作所需要的电流流过时，也可以只激活1条字线。
并且，通过激活字线WL，使位线BL和相变元件PCR连接。在图22中，位线BL0(L)、BLSA01表示存储单元MC内的相变元件PCR为非晶体状态(amorphous)即高电阻状态时的动作波形图，位线BL2(L)、BLSA23表示结晶状态即低电阻状态的动作波形图。如该图22所示，对高电阻状态的存储单元MC进行读出后的位线几乎不从预充电电压VPR变化，而在对低电阻状态的存储单元MC进行读出后的位线中，位线的电荷经由存储单元晶体管放电至源极电极SL，位线的电位变成作为源极电极SL电平的接地电位VSS。
在从字线WL被激活经过一定时间后信号被传输至读出放大器SA内的读出位线BLSA01、BLSA23后，位线选择信号BLSe变化成接地电位VSS，成为非选择状态。此后，读出放大器激活信号SAN、SAP分别从接地电位VSS、高电位VDD变化成高电位VDD、接地电位VSS，从而被激活，读出放大器SA进行动作，使得读出放大器SA内的读出位线BLSA和参考位线BLREF之间的微小信号放大至位线振幅电压VBL。
在读出放大器SA进行动作的同时或者之后，传输门信号TG(L)e从接地电位VSS变化成传输门用电压VTG，从而被激活，读出放大器SA内的写位线WBL和选择存储单元阵列MCA的位线BL0(L)、BL1(L)、...被连接。由此，读出了高电阻的位线也被设定成与源极电极SL相同的电位VSS，存储单元MC内的相变元件PCR将不会被施加电压，干扰被抑制。
通过以上动作，完成列存取的准备。此后，根据列选择信号YS经由输入输出线IOt/b将保持在读出放大器SA内的数据输出到外部。
下面，说明包含这样的读出动作的存储器阵列MA的驱动方法。图23是表示在图16的相变存储器中存储阵列的读出和写入动作的一例的波形图。
图23所示的动作的特征在于，在读出动作和写入动作(置位和复位动作)的任意一个的情况下都激活2条字线WL，以利用存储单元MC内的2个存储单元晶体管。进而，实现了通用DRAM(DynamicRandom Access Memory)那样的页模式动作和对存储单元MC的写入动作。另外，为了提高列循环的速度，同时进行置位和复位。
当应用本动作方式时，作为读出放大器块SAB中的写驱动器WD的电路结构，优选的是图21(a)、图21(b)。也可以应用图21(c)、图21(d)这样的电路结构。此时，需要追加列写入用的写使能信号WE。列写入用的写使能信号WE是在图21(c)、图21(d)中维持置位和复位动作之间的“L”状态的信号。
在图23中，直到读出存储单元MC的数据保存到读出放大器SA为止的动作，与前述的图22相同，在该读出动作中使2条字线WL成为激活状态，以利用存储单元MC内的2个存储单元晶体管。在图23中，对于位线BL0(L)假定如下动作，即，在读出高电阻状态(“1”)并将该数据输出到外部后，通过页存取进行同一字线WL上的列存取动作，并按照来自外部的写入数据重写成低电阻状态(“0”)。另外，对于位线BL2(L)，假定与位线BL0(L)相反地，读出数据为“0”，通过此后的反转写入重写成“1”。
首先，将数据读出到读出放大器SA后，传输门信号TG被激活。此后，例如进行读出动作时，为了将数据输出到外部激活列选择信号YS，输出数据。
下面，说明在列存取动作中进行写入动作的情况。
在写入动作中，在激活列选择信号YS的同时，经由输入输出线IO0t/b、IO1t/b将写入数据写入通过列选择信号YS选择出的读出放大器SA，并保持在交叉耦合式放大器CC。当列选择信号YS为非选择状态时，与列选择信号YS平行地布线的置位写入用的写使能信号WS从高电位状态VDD变化成接地电位VSS，从而被激活。由此，开始置位动作。
在该图中，位线BL0(L)上的存储单元MC进行置位动作。在读出放大器SA内的写驱动器WD中，如图21(a)等所示，读出放大器内的位线BLSA01为“L”状态时，置位用的写使能信号WS成为激活状态(“L”)，从而经由写位线WBL01对位线BL0(L)施加所希望的电压VWS，对存储单元MC的相变元件PCR提供置位动作所需要的电流。写入电流流过的期间为置位所需要的期间，例如从实现高速动作时为15ns，到进行可靠的写入动作时为1us左右。
置位动作以后，与列选择信号YS平行地布线的复位写入用的写使能信号WR从高电位状态VDD变化成接地电位VSS，从而被激活。由此，开始复位动作。
在图23中，对位线BL2上的存储单元MC进行复位动作。在读出放大器SA内的写驱动器WD中，使读出放大器SA内的参考位线BLREF23成为“L”状态，并使复位用的写使能信号WR成为选择状态(“L”)，从而经由写位线WBL01对位线BL2(L)施加所希望的电压VWR，对存储单元MC的相变元件PCR提供复位动作所需要的电流。写入电流流过的期间为复位所需要的期间，例如5ns～50ns左右。
结果，相变元件PCR发热、融解。此后，各写使能信号分别变化成高电位状态VDD成为非选择状态，写入动作结束，写入电流关断，相变元件PCR冷却，相状态变化。
下面，说明预充电动作。
从预充电指令被输入或者读出、写入指令被输入开始经过一定时间后，首先，字线WL从选择状态的电压VWH变化成非选择状态的电压VWL成为非选择状态。此后，传输门信号TG从激活电压VTG变化成接地电位VSS成为非选择状态，存储单元阵列MCA的位线BL与读出放大器SA内的写位线WBL分离。
此后，根据读出放大器激活信号SAN、SAP，读出放大器SA成为非选择状态。接下来，存储单元阵列MCA的位线BL0(L/R)、BL1(L/R)、...、读出放大器内的读出位线BLSA01、BLSA23、...、以及参考位线BLREF01、BLREF23、...，根据预充电信号PCN/PCP，分别预充电成作为所希望的预充电电平的接地电位VSS和位线振幅电压VBL。
如上所述，图23所示的动作具有如下优点，即，在读出动作、写入动作的任意一个中通过使用2条字线能够实现大的读出/写入电流驱动力。写入时利用2条字线的方式，能够在连续的列动作中实现连续的写入动作，因此，虽然适合于页模式，但也能够应用于非页模式动作。
以上的动作说明所示的各动作电压，例如优选为以下的值。即，优先的是，字线选择电压VWH取为1.8V，位线振幅电压VBL＝1.2V，字线非选择电压VWL取为0V，接地电位VSS取为0V，传输门电压VTG＝1.5～1.8V，置位写入电压VWS取为1.0V，复位写入电压取为1.2V左右。
图24是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。图24所示的动作的特征在于，在读出和复位(第1信息)写入时使用存储单元MC内的2个存储单元晶体管，而在置位(第2信息)写入时仅利用存储单元MC内的1个存储单元晶体管。在应用本动作方式时，与图23不同单独进行置位和复位，因此，作为读出放大器块SAB的写驱动器WD的电路结构，优选为图21(c)、图21(d)。
在图24中，从输入指令开始直到使用2条字线WL3、WL4进行读出动作，并由读出放大器SA放大所读出的数据为止，与前面的说明相同。另外，虽然图24中没有示出，但此后根据列选择信号YS将数据输出到外部的情况与前述图23相同。以下，说明写入动作。
将从外部经由输入输出线IO0t/b、IO1t/b传送来的数据写入到通过激活列选择信号YS写入选择出的读出放大器SA的交叉耦合式放大器CC中。列选择信号YS成为非选择状态，并且，复位写入用的写使能信号WR和写使能信号WE被激活(“L”状态)。由此，经由写位线WBL23、位线BL2(L)向存储单元MC提供复位所需要的电流。在预定的期间被激活后，该写使能信号WR、WE成为非选择状态。
接下来，2条字线WL3、WL4中的1条(这里为字线WL3)成为非选择状态。此后，置位写入用的写使能信号WS和写使能信号WE成为激活状态，经由写位线WBL01、位线BL0(L)向写入选择存储单元MC提供置位所需要的电流。在预定的期间被激活后，该写使能信号WS、WE成为非选择状态。写入动作结束后，如前述图23那样进行预充电动作。
本方式的优点在于，通过在读出、复位写入动作中使用2个存储器单元晶体管，确保电流驱动力，并且，通过在置位写入时将存储器单元晶体管限定为一个，限制写入电流，能够抑制由置位后的异常发热引起的再复位化的发生，能够实现稳定的置位动作。
图25是表示在图16的相变存储器中存储阵列的读出动作和写入动作的另一个例子的波形图。图25所示的动作的特征在于在读出时仅使用存储器单元MC内的1个存储器单元晶体管，而在写入时(置位和复位时)利用存储器单元MC内的2个存储器单元晶体管。即，本动作方式与前述图23的方式相比，其特征在于将读出时的激活字线的条数限定为1条。
另外，为了同时进行置位和复位，与图23同样，优选为采用图21(a)和图21(b)作为读出放大器块SAB中写入驱动器WD的电路结构。不过，也能够应用图21(c)和图21(d)那样的电路结构。这时，需要添加写使能信号WE。并且，该写使能信号WE为维持置位和复位动作之间的“L”状态的信号。
在图25中，从输入指令到激活字线为止的动作方式，与前述各方式是相同的。接着，在激活与地址对应的字线时，与前述方式不同，仅激活存储单元MC所连接的2条字线(在此是字线WL3、WL4)中的1条。在图25中，仅对字线WL3进行激活。之后，读出放大器SA放大数据，则与字线WL3成对的字线WL4被激活，进行列动作。其他动作与图23相同。
本方式的优点在于，通过将读出时的字线条数取为1条来限制读出时的电流驱动力，能够抑制由读出动作引起的存储单元数据的损坏。另外，本方式与图23同样，由于写入时利用了2条字线，因此，能够在连续的列动作中实现连续的写入动作，虽然适合于页面模式，但也能够适用于非页面模式动作。
图26是表示在图16的相变存储器中存储阵列的读出动作和写入动作的另一个例子的波形图。图26所示的动作的特征在于，在读出和置位时仅使用存储单元MC内的1个存储器单元晶体管，而在复位时利用存储单元MC内的2个存储单元晶体管进行写入。
本动作方式与前述图24的方式相同，在置位和复位动作中激活的字线的条数不同，因此，优选为适用于非页面模式。另外，优选采用图21(c)和图21(d)作为读出放大器块SAB中写驱动器WD的电路结构。
在图26中，从输入指令开始，到激活字线WL3，用读出放大器SA放大所读出的数据为止，与前述图25相同。之后，图26虽未示出，但如前述图23等那样，还能够根据列选择信号YS将数据输出至外部。以下说明写入动作。
将从外部经由输入输出线IO0t/b、IO1t/b传送来的数据，写入到通过激活列选择信号YS写入选择出的读出放大器SA的交叉耦合式放大器CC。列选择信号YS成为非选择状态，并且，置位写入用的写使能信号WS和写使能信号WE被激活(“L”状态)。由此，经由写位线WBL01、位线BL0(L)向存储单元MC提供进行置位所需要的电流。在预定的期间被激活后，该写使能信号WS、WE成为非选择状态。
接着，与字线WL3成对的字线WL4成为选择状态。之后，复位写入用的写使能信号WR和写使能信号WE成为激活状态，经由写位线WBL23、位线BL2(L)向写入选择存储单元MC提供进行复位所需要的电流。在预定的期间被激活后，该写使能信号WR、WE成为非选择状态。
写入动作结束后，如前述图23那样进行预充电动作。本方式的优点在于，在读出、置位写入动作中，通过使用1个存储单元晶体管来限制电流驱动力，防止读出时的损坏和置位时由异常过热引起的再复位化，并且，通过在复位写入时利用2个存储单元晶体管，能够确保电流驱动力，实现稳定的复位动作。
图27是表示在图16的相变存储器中存储阵列的读出和写入动作的另一个例子的波形图。图27所示的动作与图26相同，在读出和置位时仅使用存储单元MC内的1个存储单元晶体管，在复位时利用存储单元内的2个晶体管进行写入。
在图26中读出和置位时激活相同的字线利用相同的存储单元晶体管，而本动作的特征在于，使读出动作用的存储单元晶体管不同于置位用的存储单元晶体管。与图26相同，优选为采用图21(c)和图21(d)作为读出放大器块SAB中写驱动器WD的电路结构。
在图27中，从输入指令开始，到激活1条字线，用读出放大器SA保持数据为止，与前述图26相同。在此，读出动作如图23等所示，也能够使用列选择信号YS向外部输出数据。以下说明写入动作。
在进行写入动作时，将从外部经由输入输出线IO0t/b、IO1t/b传送来的数据，写入到通过激活列选择信号YS写入选择出的读出放大SA的交叉耦合式放大器CC。几乎与此同时，与被激活的字线WL3成对的字线WL4被激活。此后的动作与图24的写入动作相同。
在本方式中，除了具有前述图26的优点之外，其优点还在于通过切换在读出和置位动作中使用的存储单元晶体管，能够使用最适于各种动作的存储单元晶体管，能够实现读出动作的稳定化和稳定的写入动作。
以上，基于实施方式具体说明了本发明人所完成的发明，但本发明不限于上述实施方式，在不脱离其主旨的范围内可以作各种变更。
例如，本发明优选为应用于相变元件的重写电流能够减小的、使用130nm以下的加工技术的半导体器件。另外，在更广的工序领域中，通过减小对相变元件的接触面积，也能够得到同样的效果。另外，不言而喻，能够应用于更小型化的未来的领域。进而，本发明既可以应用于单个的存储器芯片，也可以应用于逻辑混装存储器。
另外，在本发明中，将结晶状态的低电阻值取为“0”状态，将非晶体状态的高电阻值取为“1”状态，但也可以将非晶体状态的高电阻值取为“0”状态，将结晶状态的低电阻值取为“1”状态。
如下所述，简单说明上述本申请公开的发明中有代表性的内容所能得到的效果。
通过使用2个存储单元晶体管各自的一端与1个存储元件的一端公共连接的存储单元，能够使存储单元晶体管对1个存储元件的驱动能力增大。
另外，通过与相邻的存储单元共用2个存储单元晶体管各自的另一端，能够提高存储单元晶体管的驱动能力，还能够实现面积小型化。
另外，在对存储元件进行读出动作和写入动作时，通过按照其动作内容来驱动2个存储单元晶体管或其中任意一个存储单元晶体管，能够进行稳定的读出动作和写入动作。
工业上的可利用性本发明的半导体器件，尤其适用于使用相变材料的例如高密度集成存储器电路、在同一半导体衬底上设置存储器电路和逻辑电路的逻辑混装式存储器、以及具有模拟电路的半导体器件，这是非常有益的技术。
权利要求
1.一种半导体器件，包括位线；配置在上述位线延长方向的第1晶体管和第2晶体管；以及利用电阻保持信息的存储元件，所述半导体器件的特征在于上述第1晶体管的第1节点、上述第2晶体管的第1节点和上述存储元件的一端公共连接，上述第1晶体管的第2节点和上述第2晶体管的第2节点分别独立地连接在上述位线。
2.根据权利要求1所述的半导体器件，其特征在于还包括连接在上述第1晶体管的栅极的第1字线、和与上述第1字线平行地配置且连接在上述第2晶体管的栅极的第2字线。
3.根据权利要求1所述的半导体器件，其特征在于对上述存储元件进行上述信息的写入和读出时，上述第1晶体管和上述第2晶体管导通。
4.根据权利要求1所述的半导体器件，其特征在于读出上述存储元件的上述信息时，上述第1晶体管或上述第2晶体管导通。
5.根据权利要求1或4所述的半导体器件，其特征在于上述存储元件中保持有第1信息或第2信息，将上述第1信息写入上述存储元件时，上述第1晶体管和上述第2晶体管导通，将上述第2信息写入上述存储元件时，上述第1晶体管或上述第2晶体管导通。
6.一种半导体器件，包括位线；多个存储元件，根据电阻值保持信息；多个晶体管，在与上述位线平行的方向配置，分别具有第1扩散层和第2扩散层；第1接触件，连接上述第1扩散层和上述多个存储元件的每一个；第2接触件，连接上述第2扩散层和上述位线；多条字线，连接在上述多个晶体管的各个栅极；以及多个存储单元，配置在上述位线和上述多条字线的预定交点，所述半导体器件的特征在于上述第1接触件和上述第2接触件，交替地配置在与上述位线平行的方向，上述多个存储单元的每一个，具有上述多个存储元件中的一个和上述多个晶体管中的两个。
7.根据权利要求6所述的半导体器件，其特征在于上述多个存储元件配置在比上述位线更上层的层。
8.根据权利要求6所述的半导体器件，其特征在于上述多个存储元件配置在比上述位线更下层的层。
9.根据权利要求6所述的半导体器件，其特征在于上述第1接触件包括与上述第1扩散层接触的第3接触件、和与上述第3接触件连接且与上述存储元件接触的第4接触件，上述第4接触件与上述存储元件的接触面积，比上述第3接触件与上述第1扩散层的接触面积小。
10.一种半导体器件，其特征在于，包括源极电极；位线；多个第1扩散层和第2扩散层，在与上述位线平行的方向交替地配置；多条字线，布线在上述交替配置的多个第1扩散层和第2扩散层的每一个之间；多个存储元件，连接在上述位线；多个第2接触件，分别连接上述多个存储元件和上述配置的多个第2扩散层；以及多个第1接触件，分别连接上述源极电极和上述配置的多个第1扩散层。
11.根据权利要求10所述的半导体器件，其特征在于上述多个第2接触件包括与上述配置的多个第2扩散层接触的多个第3接触件、和与上述多个第3接触件连接且与上述多个存储元件接触的多个第4接触件，上述多个第4接触件与上述多个存储元件的接触面积，比上述多个第3接触件与上述配置的多个第2扩散层的接触面积小。
12.一种半导体器件，包括多条第1字线和第2字线，互相平行且交替地配置；多条位线，配置在与上述配置多条的第1字线和第2字线相交的方向；多个存储单元，配置在上述配置多条的第1字线和第2字线与上述多条位线的预定交点；存储元件，配置在上述多个存储单元的每一个，根据电阻值的不同来存储信息；位线接触件，配置在上述多个存储单元的每一个；以及存储单元接触件，配置在上述多个存储单元的每一个，所述半导体器件的特征在于在上述配置多条的第1字线的每一条的第1侧，配置有由多个上述位线接触件构成的、在上述配置多条的第1字线和第2字线延长方向排列的位线接触件列，在上述配置多条的第1字线的每一条的第2侧，配置有由与上述位线接触件列的接触件数相同数量的上述存储单元接触件构成的、在上述配置多条的第1字线和第2字线延长方向排列的存储单元接触件列，在上述配置多条的第2字线的每一条的第2侧，配置有上述位线接触件列，在上述配置多条的第2字线的每一条的第1侧，配置有上述存储单元接触件列。
13.根据权利要求12所述的半导体器件，其特征在于还包括存储单元阵列，含有上述配置多条的第1字线和第2字线、上述多条位线以及多个上述存储元件；第1字驱动块，与上述存储单元阵列的第1边相邻地配置，连接上述配置多条的第1字线；以及第2字驱动块，与和上述存储单元阵列的第1边平行的上述存储单元阵列的第2边相邻地配置，连接上述配置多条的第2字线。
14.根据权利要求12所述的半导体器件，其特征在于上述多条位线，由多条第1位线和与上述多条第1位线大致相同数量的多条第2位线构成，上述半导体器件，还包括存储单元阵列，含有上述配置多条的第1字线和第2字线、上述多条第1位线和上述多条第2位线、以及多个上述存储元件；第1读出放大器块，与上述存储单元阵列的第3边相邻地配置，连接上述多条第1位线；以及第2读出放大器块，与和上述存储单元阵列的第3边平行的上述存储单元阵列的第4边相邻地配置，连接上述多条第2位线。
15.一种半导体器件，包括多条字线；多条位线；多个存储单元，配置在上述多条字线和上述多条位线的预定交点；存储元件，设置在上述多个存储单元的每一个，根据电阻值的不同来存储信息；存储单元接触件，设置在上述多个存储单元的每一个；以及位线接触件，设置在上述多个存储单元的每一个，所述半导体器件的特征在于在上述多条字线的每一条的第1侧，在上述多条字线延长的方向，交替地配置多个分别设置在不同的上述多个存储单元内的上述存储单元接触件和上述位线接触件，在上述多条字线的每一条的第2侧，在上述多条字线延长的方向，交替地配置多个分别设置在不同的上述多个存储单元内的上述位线接触件和上述存储单元接触件。
16.一种半导体器件，包括含有第1位线的第1存储单元阵列；含有第2位线和第3位线的第2存储单元阵列；配置在上述第1存储单元阵列和上述第2存储单元阵列之间的读出放大器块；以及上述读出放大器块所包含的读出位线和参考位线，所述半导体器件的特征在于在进行读出动作时，连接上述第1位线和上述读出位线，将上述第2位线和上述第3位线公共连接到上述参考位线。
17.根据权利要求16所述的半导体器件，其特征在于在上述第1位线、上述第2位线以及上述第3位线，连接有含有根据电阻值存储信息的存储元件的多个存储单元，上述读出放大器块，包括用于将第1信息写入到上述存储单元的第1写驱动器；用于将第2信息写入到上述存储单元的第2写驱动器；连接上述第1写驱动器和上述第2写驱动器的第4位线；以及用于连接上述第4位线和上述第1位线的第1开关。
18.根据权利要求17所述的半导体器件，其特征在于上述第1写驱动器和上述第2写驱动器，含有设定写入时的驱动电流的电流镜电路。
19.根据权利要求17所述的半导体器件，其特征在于上述第1写驱动器按照上述读出位线的电位被激活，上述第2写驱动器按照上述参考位线的电位被激活，上述第1写驱动器的驱动电流，比上述第2写驱动器的驱动电流小。
20.根据权利要求17所述的半导体器件，其特征在于上述读出放大器块，是在上述第1存储单元阵列和上述第2存储单元阵列中共有的。
21.一种半导体器件，包括位线；配置在上述位线延长方向的第1晶体管和第2晶体管；利用电阻保持信息的存储元件；以及源极电极，所述半导体器件的特征在于上述第1晶体管的第2节点、上述第2晶体管的第2节点和上述存储元件的一端公共连接，上述存储元件的另一端连接在上述位线，上述第1晶体管的第1节点和上述第2晶体管的第1节点，分别独立地连接在上述源极电极。
全文摘要
本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
文档编号G11C13/00GK1954429SQ20058001590
公开日2007年4月25日 申请日期2005年5月19日 优先权日2004年5月25日
发明者竹村理一郎, 黑土健三, 河原尊之 申请人:株式会社瑞萨科技