专利名称：无虚设字节的闪存存储器读出操作法的制作方法
技术领域：
本发明涉及一种非易失性存储器以及顺序读出操作。更具体地说，本发明涉及一种可将一闪存存储器件的从接收一读出命令到输出一数据之间的延迟量减小至接近零的方法。
背景技术：
以闪存存储器件著称的非易失性存储器在包括移动电话、数字应答设备和个人数字录音机的许多应用中业已变得非常普及。闪存存储器被广泛使用的主要因素在于引线数量少、成本低以及使用方便。
闪存存储器在最高级别上可分成为若干扇区，其中每一扇区包含若干块，每一块则包含若干页面，而每一页面又包含数以百计的字节。闪存存储器可在块、页面和字节级别上进行擦除、编程和读出。例如，一单一命令可擦除一整块或整页面的存储器。
顺序型闪存存储器的内容可以通过提供一起始地址和施加一与一存储器操作要求存取的顺序地址的数目相等的时钟周期数目来存取。一内部地址计数器随着每一时钟信号自动地遁增一存取地址。这就无需在外部作额外的地址定序。该功能使到可作无痕的跨页面和扇区界限的顺序读出。
要进行一连续的读出操作，就要给予一包括一起始存储地址的读出命令。在经过一段时间作内部读出操作和地址译码之后，从该给予的内部地址开始就可得到数据的第一字节。随着每一相继的时钟周期就可自顺序的地址得到数据。从现有技术的顺序存储器作连续读出的缺点是在输入一读出命令后至到输出数据之间的等待时间量。从输入读出命令到输出数据的延迟降低了连续读出操作的效率。
参照图1A，一现有技术的非易失性存储器100包括一存储阵列105，其包括平行地组构以形成数据字的比特存储块115。每一存储阵列105的输出皆有一比特存储块115。每一比特存储块115的一输出皆与一读出放大器寄存器120的一元件连接。读出放大器寄存器120的一输出与一串行数据寄存器130连接。串行数据寄存器130的一输出与非易失性存储器100的一串行输出135连接。
一时钟发生器155接收一自一串行时钟输入160的时钟信号。非易失性存储器100的一串行数据输入145与一控制器140连接。命令、地址和数据皆通过串行数据输入145接收。控制器140将控制输入提供给时钟发生器155、读出放大器寄存器120和一地址译码器150。
控制器140接收一连续读出命令，其后紧随着三字节的地址信息。在译解该连续读出命令之后，控制器140和地址译码器150确定一目标数据字节并且使存储阵列105的相关比特与读出放大器寄存器120连接。接收的首两个地址字节确定一目标数据字节在扇区、块和页面级别上的位置。
使用字节地址，即第三个字节可完成该目标数据字节的定址。在完全接收该字节地址至到输出数据的第一字节的时间内会产生四个虚设字节，在期间可进行完整地址译码和建立读出电压。自时钟发生器155引出的三条时钟线与串行数据寄存器130连接，以控制要移出串行输出135的比特单元。
参照图1B，一现有技术的非易失性存储器110包括如上文所述(见图1A)般连接的一存储阵列105、时钟发生器155、地址译码器150、读出放大器寄存器120、串行数据寄存器130以及控制器140。一多路复用器133的输入与串行数据寄存器130的一组相应的输出连接。时钟发生器155的三条输出线可编码以便自八个可能的数值中选出其一。该多路复用器的输入选择可在自时钟发生器155引出的三条时钟线上的信号值的控制下顺序进行。一高位时钟线153与串行数据寄存器130连接以在每隔八个时钟周期时控制数据的锁存。多路复用器133的一输出则与串行输出135连接。
参照图2，所示为一现有技术的连续读出操作波形图200，一在串行数据输入145(见图1)处的比特流包含一命令字节210，紧接着三个地址字节220，继而为四个虚设字节230。在接收第四个虚设字节后，该串行输出产生该可在串行输出135上得到的第一数据字节240。相继的目标数据字节通过一类似的方式输出直至该连续读出操作终止。
对于一采用闪存存储器与多次连续读出操作的系统来说，在读出命令和数据输出之间的等待时间会大大地影响整体系统效率。理想的闪存存储器操作在于提交一连续读出操作命令以及在该命令输入后可立即得到数据。
发明内容
一种非易失性存储器件，其在连续读出操作时无需在接收一读出命令和开始扫描输出一第一目标数据字节之间设置任何虚设字节。在接收该连续读出命令的字节地址比特时，当收到除了最后两个地址比特的所有地址比特时，就可得出四个字节地址的范围。将四个可能的目标数据字节各自的两个最高位比特多路传输至一读出放大器寄存器以便于读出。在收到该字节地址的最后两个比特时，所有四对最高位比特被完全读出并加载到一串行数据寄存器中。一旦接收一完整字节地址，就可知道该目标数据字节，而该目标数据字节的两个最高位比特可自该四组中选出并移出到一数据寄存器。在移出该两个最高位比特期间，该目标数据字节地址就可完全确定并可通过该读出放大器寄存器读出。从第三最高位比特开始，该目标数据字节的剩余部份就可从该数据寄存器中移出。这样，就可以一连续顺序的方式读出该目标数据字节的所有比特。
对在接收该目标数据字节地址的除两个之外的所有比特时的期间作关键使用以致于可投机性地读出一组可能的目标数据字节的最高位数据比特。这种投机性的读出操作允许在接收最后的地址比特期间对所有可能的目标数据组合进行一较慢的读出操作。在所有地址比特接收完成后，可开始一较快的多路操作，使到有可能在接收读出命令之后可立即连续地扫描输出正确的一组最高位目标数据比特。
图1A所示为一现有技术的非易失性存储器的方框图。
图1B所示为一现有技术的具有多路输出的非易失性存储器的方框图。
图2所示为图1A和1B所示的现有技术的非易失性存储器的一连续读出操作的波形图。
图3所示为本发明的一非易失性存储器的方框图。
图4所示为图3所示的非易失性存储器的一连续读出操作的波形图。
图5所示为图3所示的非易失性存储器的一连续读出操作的流程图。
具体实施例方式
参照图3，所示为一示范性的非易失性存储器300，其包含一包括比特存储块315的存储阵列305。存储阵列305由比特存储块315之间的平行的比特单元所产生的数据字节来组成。存储阵列305的每一输出都具有一相关联的比特存储块315。每一比特存储块315的一输出皆与一多路复用寄存器322的一组第一输入比特单元连接。四个可选择的相邻高位比特线325以一成对的方式自两个最高位比特存储块连接到多路复用寄存器322的一组第二输入比特单元。多路复用寄存器322的一输出与一读出放大器寄存器320连接。读出放大器寄存器320的一输出与一串行数据寄存器330连接。
自一时钟发生器355引出的三条时钟线与一多路复用器333连接以控制哪些比特单元要从串行数据寄存器330移出到一串行输出335。该多路复用器的输入的选择是在时钟发生器355引出的三条时钟线上的信号值的控制下进行。时钟发生器355的三条输出线可编码以便每次可自八个可能的数值中选出其一。多路复用器333的输入与串行数据寄存器330的一组相应的输出连接。一高位时钟线353与串行数据寄存器330连接以在每隔八个时钟周期时控制数据的锁存。多路复用器333的一输出与串行输出335连接。
时钟发生器335接收一自一串行时钟输入360的时钟信号。非易失性存储器300的一串行数据输入345与一控制器340连接。命令、地址和数据皆通过串行数据输入345接收。控制器340向时钟发生器355、读出放大器寄存器320和一地址译码器350提供控制输入。
控制器340接收一连续读出命令，其后紧随着三字节的地址信息。在译解一连续读出命令时，控制器340利用该第三个地址字节的高位比特来确定一组目标数据字节以便可及早地读出。接收的首两个地址字节可确定一目标数据字节在扇区、块和页面级别上的位置。
字节地址，即第三个字节可用来对该目标数据字节作完全的定址。在接收该字节地址的期间，该字节地址的首六个地址比特可确定四个可能的相邻的目标数据字节。对于该四个可能的目标数据字节，可将两个高位比特线325路由至多路复用寄存器322。例如，一第一可能目标数据字节单元的两个高位比特线可各自路由至一在一相邻的多路复用寄存器322元件对中的第二单元。其余的可能的目标数据字节的两个高位比特线可以一类似的成对的方式路由至后续的相邻的多路复用寄存器322元件组。一自控制器340的信号选择至多路复用寄存器322的第二组输入位置，从而使所有四组高位比特线皆被连接以便由读出放大器寄存器320读出。
接收该字节地址顺序中的第七和第八比特就可完全确定该目标数据字节。在接收该最后两个字节地址比特的期间，可读出该四个目标数据字节的高位比特并将其加载到串行数据寄存器330。有了完整的字节地址，读出放大器寄存器320就读出目标数据字节，而在同时该目标数据字节的两个高位比特就可从串行数据寄存器330经由多路复用器333作多路输出以及通过串行输出335。在目标数据字节的首两个比特的输出期间，控制器340通过发送一信号给多路复用寄存器322以激活第一组输入位置来选择该完整的目标数据字节。该完整的目标字节从多路复用寄存器322传递到读出放大器寄存器320的相应的输入。该完整的目标字节由读出放大器寄存器320读出并加载入串行数据寄存器330。在输出该目标数据字节的第二高位比特之后，该目标数据字节从第三最高位比特开始自串行数据寄存器330移出。通过该过程，在收到该连续读出命令的第三个地址字节之后就可立即及连续地自串行输出335读出该目标数据字节。
作为顺序型的存储器，第二个数据字节地址会紧随第一个地址。在投机性地进行第一个字节的读出操作之后就可以一正常的顺序及连续的方式开始读出操作。在读出第一个字节的期间，该目标字节地址递增以及开始并行地对第二个目标数据字节作读出操作。在传递该第一个字节的最后比特时，该第二个数据字节会完全地读出并准备好作传递。该连续读出操作想读出的所有剩余的数据单元可如第二个字节般以相同的顺序的方式来读出。
参照图4，所示为一示范性非易失性存储器300(见图3)的一连续读出操作波形图400，其包括一串行时钟信号405。该串行时钟信号405表示出一目标字节地址流410的接收。在地址字节零415(ADR0)期间，可通过八个串行时钟周期接收一目标字节地址412(A7-A0)。在接收目标字节地址410的最后比特后，就可传输出目标数据字节流420的第一比特。在第一组八个数据输出周期425(D7-D0)的期间，可传输出一第一目标数据字节430(n)，其可基于以上所述的投机性读出操作来读出。在读出该第一字节期间，该目标字节地址递增并且开始对一第二目标数据字节435(n+1)作完整的字节读出操作。通过第二组八个串行时钟周期可将第二目标数据字节435移出。随后的目标数据字节如该第二字节般在读出后以相同的方式输出。该过程持续直至该连续读出操作结束为止。
参照图5，所示为一示范性的连续读出操作的流程图500，其包括一接收一包含一连续读出命令的输入数据流的步骤501。该过程包括一监测该输入流以获得一读出命令和该读出命令的相关目标地址的步骤503。在监测步骤之后，继而为一读出命令的读出步骤505和读出高位和低位地址比特的步骤507。将地址比特流译码成扇区、页面和字节范围509。根据该地址译码步骤，通过一组高位地址比特确定一组可能的目标数据单元511。读出该组可能的目标数据单元中的每一单元的高位比特513。在下一步骤515中，译解目标地址的低位比特，继而得出一完整的目标地址517。在下一步骤519中，基于该完整目标地址来选择一单组高位数据比特。移出该单组高位数据比特521，同时自目标地址单元读出目标数据523。将剩余的低位数据比特自完整的目标数据中移出525。
对以一常规方式读出的第二数据字节继续进行该连续读出操作527。在输出第一字节的期间，递增该目标地址，并且开始对该以并行方式读出的第二个完整字节作常规的顺序读出操作。该连续读出操作以这种顺序的方式进行，直至处理完所有的目标地址为止。
虽然本发明已根据一特定的目标数据字节宽度来揭示、按照一特定顺序和目标数据字节地址范围来实施以及从一特定字节地址比特开始，但本领域技术人员都会明白本发明也可应用于超范围的目标数据字或字节宽度上、应用于一系列目标数据地址字节上以及从一地址字节的不同比特上开始。在这些替代实施例中，可涉及不同范围的目标数据字节、要求不同的读出放大器读出时间或者会多路输出一目标数据字节的不同数量的起始比特；但是本发明的基本特征依然有效以及仍将被本领域技术人员充分理解。
此外，在本发明的范围内，比特存储装置可以，例如实施成为一锁存器、一交叉耦合反相器结构或者一单晶体管保存装置。数据读出装置可以由读出放大器、锁存器或者存储元件的寄存器构成以启示若干替代方案。定址装置可由一组合电路、一组合逻辑门或者一专用于地址选择过程的控制器来实现。控制装置可以通过例如一有限状态机、一嵌入式控制器或者一适用于管理内部操作顺序的专用处理器来实施。本发明适用于任何会在不同情况下受患于在译解一目标数据字节地址和提供位于该地址的目标数据之间的延迟的存储器件。
权利要求
1.一种非易失性存储器件，其包括一由数据单元组成的比特存储块构成的阵列；一与所述由比特存储块构成的阵列耦合的地址译码器；一读出放大器寄存器；一控制器，其具有使所述读出放大器寄存器与部份的所述由比特存储块构成的阵列选择性地耦合的装置，所述读出放大器寄存器耦合成从每一比特存储块接收一比特或者从一组所述数据单元接收多个高位比特，所述控制器与所述地址译码器及所述读出放大器寄存器耦合；一与所述控制器耦合的时钟发生器；一与所述时钟发生器耦合的时钟输入；一与所述读出放大器寄存器及所述时钟发生器耦合的数据寄存器；一与所述控制器耦合的数据输入；一与所述数据寄存器及所述时钟发生器耦合的选择装置；以及一与所述选择装置耦合的输出。
2.如权利要求1所述的存储器件，其特征在于，所述控制器具有可自所述数据输入接收一地址比特流、监测在所述地址比特流中的一比特序列、选择所述的一组数据单元、从所述比特存储块阵列中选择单个数据单元、在接收一第一组所述地址比特流时选择性地与所述多个高位比特耦合以及将读出的所述多个高位比特传递到所述数据寄存器的装置。
3.如权利要求2所述的存储器件，其特征在于，所述控制器具有可确定所述多个高位比特其中的一单个部分、将所述单个部分的高位比特的通过所述输出自所述数据寄存器传递、自通过所述地址比特流确定的所述单个数据单元传递一完整的数据、将所述完整数据传递给所述数据寄存器以及将所述完整数据的一完整的低位比特部分通过所述输出传递以致于所述单个部分的高位比特和所述完整的低位比特部分由此形成所述完整数据的装置。
4.一种闪存存储器的读出方法，其包括接收一包含一读出命令的输入数据比特流；监测所述输入数据比特流以获得一读出命令和所述读出命令的一目标地址，所述目标地址包括高位比特和低位比特；读出所述目标地址的所述高位和低位比特；译解所述目标地址的高位比特；通过所述目标地址的高位比特确定目标数据单元的范围；从在所述目标数据单元的范围内的每一单元读出一组高位数据比特；译解所述目标地址的低位比特；确定一完整的目标地址；选择与所述完整目标地址对应的唯一一组所述高位数据比特；以及在读出所述目标地址的所述低位比特后的下一个时钟周期传递所述的唯一一组所述高位数据比特。
5.如权利要求4所述的闪存存储器读出方法，其特征在于，在所述的监测所述输入数据比特流之后读取一读出命令。
6.如权利要求4所述的闪存存储器读出方法，其特征在于，在所述的传递所述唯一一组所述高位数据比特之后从所述完整目标地址的一目标数据单元读出数据比特以及在所述的传递所述唯一一组所述高位数据比特之后的下一个时钟周期传递所述目标数据单元的完整的一组低位数据比特。
全文摘要
一种非易失性存储器件(300，见图3)，其在连续读出操作(见图5)时无需在接收一读出命令(505)和扫描输出一第一目标数据字节之间设置任何虚设字节。在接收仅一部分最高位地址比特组(509，511)时投机性地读出一组可能的目标数据字节的最高位比特(513)。在接收一完整目标数据地址(515，517)时，就可得到及扫描输出正确的一组最高位目标数据比特(519，521)。在该扫描输出期间，读出其余的目标数据比特(523)并准备好自下一最高位比特开始作扫描输出。这样，就可在接收完整的读出命令和地址后立即和无中断地得到一读出命令标定的数据字节。
文档编号G11C7/00GK101048823SQ200580036861
公开日2007年10月3日 申请日期2005年8月2日 优先权日2004年8月30日
发明者S·佩里瑟蒂 申请人:爱特梅尔股份有限公司