专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件。
相关技术半导体存储器的制造不能够完全免除存储单元中的故障。因此，通常的实践是以冗余的方式来构造电路，以便挽救包含故障单元的半导体器件。
通过利用冗余位代替故障位，该构造甚至允许具有故障存储单元的半导体存储器正常操作。如日本未决公开专利申请No.6-140510所描述的那样，通过使用熔丝来进行替换。也就是，通过烧断熔丝来替换互连。
图10示出了上述专利公开中所描述的熔丝外围电路的电路图。在该构造中，通过使得端子101为高电平以由此导通NFET晶体管102来烧断熔丝100。这允许电流流经熔丝100，从而烧断熔丝100。
通过将端子103的电平升至为高以由此将节点104变为低，能够判断熔丝100是否被烧断。接下来，端子103被切换到低，以由此导通PFET晶体管105。在该情况中，如果熔丝100被烧断，那么节点104保持为低。另一方面，如果熔丝没有被烧断，那么熔丝100和晶体管105导电以由此使节点104为高。所以，使得能够基于节点104处显现的电位来判断熔丝100是否被烧断。
发明内容
本发明发现了以下描述的主题。即使在判断熔丝的断开之后，图10所示的构造中的熔丝100仍然保持在其两端上被施加电压的状态下。这产生了互连金属的迁移问题，即通常所说的电子迁移，并且金属可以使被烧断的熔丝100短路。
根据本发明，提供一种半导体器件，其具有熔丝；电位差给予电路，用于当判断熔丝的断开时，在熔丝的两端之间给予预定电位差；以及电位差减小电路，用于减小熔丝的两端之间施加的电位差。
半导体器件包括在其中提供的电位差减小电路。因此，在判断之后，当判断断开时由电位差给予电路在熔丝的两端之间施加的电位差能够被减小。这成功地降低了烧断的熔丝的短路危险。
优选地构造电位差减小电路，使得熔丝的两侧的电位几乎相等。具体而言，电位差减小电路优选地连接到熔丝的一端，使得该电位与熔丝的另一端上的电位几乎相等。这使得能够在例如熔丝断开之后有效地抑制电子迁移。
该半导体器件可以进一步包括连接到熔丝的一端的端子，用于当断开熔丝时向熔丝提供电流，其中所述端子可以接地。该构造有利于半导体器件的功率消耗降低。
电位差给予电路可以具有第一传输门和经由第一传输门连接到熔丝的另一端的第一端子，该第一端子被施加有比施加于熔丝的一端的第一电位高的第二电位；其中电位差减小电路可以具有第二传输门和经由第二传输门连接到熔丝的另一端的第二端子，该第二端子被施加有不低于第一电位且低于第二电位的第三电位。电位差给予电路还可以具有第一传输门和经由第一传输门连接到熔丝的另一端的第一端子，该第一端子被施加有比施加于熔丝的一端的第一电位低的第二电位；其中电位差减小电路可以具有第二传输门和经由第二传输门连接到熔丝的另一端的第二端子，该第二端子被施加有高于第二电位且不高于第一电位的第三电位。这些情况使得能够仅以简单的构造实现具有上述功能的电位差给予电路和电位差减小电路。
该半导体器件可以还包括存储器电路，用于存储表示熔丝是否已经烧断的判断结果的信号；以及提供于存储器电路和熔丝之间的路径上的第三传输门。在该情况中，能够由第三传输门阻塞从存储器电路到熔丝的信号的流动。这使得能够仅以简单的构造来维持由电位差减小电路实现的减小熔丝的两端之间电位差的状态。
本发明能够实现一种能够降低被烧断的熔丝的短路危险的半导体器件。
结合附图而进行的以下描述将使得本发明上述的和其他目的、优点和特征变得更加显而易见，其中图1是示出了根据本发明的半导体器件的第一实施例的剖面图；图2是示出了图1所示半导体器件中包含的熔丝外围电路的电路图；图3是用于说明图2所示电路中的断开判断操作的时序图；图4是示出了根据本发明第二实施例的半导体器件中包含的熔丝外围电路的电路图；图5是用于说明图4所示电路中的断开判断操作的时序图；图6是示出了本发明的半导体器件的修改实例的电路图；图7是示出了本发明的半导体器件的另一修改实例的电路图；图8是示出了本发明的半导体器件的另一修改实例的电路图；图9是示出了本发明的半导体器件的另一修改实例的电路图；以及图10是示出了日本未决公开专利申请No.6-140510所描述的熔丝外围电路的电路图。
具体实施例方式
现在在此将参考说明性实例描述发明。本领域的技术人员将意识到使用本发明的讲述能够实现许多可选的实施例并且本发明不限于为解释目的而说明的实施例。
参考附图，接下来的段落将描述本发明的半导体器件的优选实施例。在附图的描述中，任何相同的组成部分将被给予相同的参考标号，以避免重复说明。
(第一实施例)图1是示出了根据本发明的半导体器件的第一实施例的剖面图。半导体器件1具有半导体衬底90、提供于半导体衬底90上的熔丝、以及被构造为包括熔10的熔丝外围电路。注意图1仅示出了半导体衬底90和熔丝10，而忽略了任何其他的组成部分的说明。
将参考图2来说明熔丝外围电路的构造。熔丝外围电路具有熔丝1O、电位差给予电路20、电位差减小电路30、端子40、存储器电路50、传输门60以及逻辑门70。
电位差给予电路20被构造为包括传输门22(第一传输门)、端子24(第一端子)和端子26，其中当判断熔10断开时，在熔丝10的两端之间提供预定的电位差。传输门22是p型FET(场效应晶体管)。端子24连接到传输门22的源极。端子24被施加有电源电位VCC(第二电位)。VCC具有的值大于施加于熔丝10的端部10a的电位(第一电位)的值。应该注意在第一实施例中，第一电位等于随后所述的地电位。因此，将施加于熔丝10的电位差表示为VCC是显而易见的。
端子26连接到传输门22的栅极。将用于在ON和OFF之间对传输门22进行切换的电位施加于端子26。传输门22的漏极连接到熔丝10的端部10b。换句话说，此处的构造是这样的使端子24经由传输门22连接到端部10b。
电位差减小电路30被构造为具有传输门32(第二传输门)、端子34(第二端子)和端子36，从而减小由电位差给予电路20在熔丝10的两端之间施加的电位差。传输门32是N型FET。端子34连接到传输门32的源极。端子34接地。换句话说，端子34被给予地电位(第三电位)。端子36连接到传输门32的栅极。将用于在ON和OFF之间对传输门32进行切换的电位施加于端子36。传输门32的漏极连接到端部10b。换句话说，此处的构造是这样的使端子34经由传输门32连接到端部10b。
端子40连接到熔丝10的端部10a。端子40是当烧断熔丝10时经由其将必要的电流提供到熔丝10的端子。在第一实施例中的端子40接地。换句话说，端子40用作如下描述的端子其把断开电位Vcut施加到熔丝10从而当需要烧断熔丝10时允许电流流经其中，并且其在熔丝10的状态是确定的之后被接地。这里，“确定的状态”是指熔丝10的断开状态，或者由于不需要断开熔丝10而使熔丝10保持为连接的状态。应该注意例如，端子40连接到的地是将半导体芯片封装于其中的外壳的接地框架。端子40可以与芯片的外部连接，或者可以与芯片内的其他电路连接。例如，在前一情况中的端子40是指焊盘。
存储器电路50是锁存器电路，其存储指示随后所述的判断操作中的判断结果的信号。在存储器50和熔丝10之间的路径上，提供传输门60(第三传输门)。传输门60是CMOS开关，其中传输门60的输出端连接到存储器电路50的输入端。传输门60中的P型FET栅极与反相器62连接。通过反相器62的作用，传输门60中的P型FET的栅极和N型FET的栅极分别具有输入于此的彼此反相的信号。将用于在ON和OFF之间对传输门60进行切换的电位施加到端子64，并且端子64分别连接到反相器62的输入端和N型FET的栅极。
传输门60的输入端与逻辑门70连接。此处的构造是这样的允许从逻辑门70输出的信号(输出信号)经由传输门60进行传输以输入到存储器电路50。换句话说，当来自逻辑门70的输出信号输入于此时，存储器电路50能够具有表示判断结果的信号并且能够存储它。逻辑门70是NAND电路，并且能够具有参考信号和熔丝10的端部10b处的电位信号的输入，并且能够输出它们的NAND作为输出信号。
逻辑门70的一个输入端经由反相器88连接到端子36。这允许施加于端子36的电位的反相结果被输入到逻辑门70。逻辑门70的另一输入端连接到端部10b。在判断操作中，高电平(电源电位VCC)作为参考信号被施加到逻辑门70。因此，根据端部10b处的电位信号，逻辑门70的输出信号将具有高值或低值。换句话说，如果电位信号的值落在逻辑门70的阈值的高电压侧，那么逻辑门70输出0，并且如果电位信号的值落在低电压(地电位)侧，那么逻辑门70输出1。
逻辑门70包含于正反馈系统中。具体而言，提供P型FET 72，其具有连接到逻辑门70的输出端的栅极，以及连接到逻辑门70的输入端(连接到端部10b的输入端)的漏极。P型FET 72的源极连接到被施加有电源电位VCC的端子74。换句话说，该构造是这样的当逻辑门70的输出信号为低时，其导通FET 72，并允许将施加于端子74的电源电位VCC输入到逻辑门70。
图2所示的电路还具有传输门82、端子84和端子86。传输门82具有接地的源极和连接到端部10b的漏极。端子84连接到传输门82的栅极。将用于在ON和OFF之间对传输门82进行切换的电位施加于端子84。端子86连接到存储器电路50的输出端，从而读取存储器电路50中存储的判断结果。
当熔丝10烧断时，传输门82和端子84构成向熔丝10提供电流的电流源电路。具体而言，在保持端子40被施加断开电位Vcut时，通过导通传输门82，将电流施加于要烧断的熔丝10。热或者电子迁移可以导致断开。应该注意在晶片上或芯片上，熔丝10都可以被烧断。
在半导体器件1开始工作之前，需要判断应该使用内部位线或冗余位线的哪一个。因此，当半导体器件1上电时，判断熔丝10是否被烧断。
将参考图3所示的时序图来说明图2所示的电路中进行的断开判断的操作。在图3中，FCUT、F2、TRIG1、F3以及FOUT分别表示在端子84、端子36、端子26、端子64以及端子86处的每一电位。W表示用于连接熔丝10的端部10b与逻辑门70的输入端的互连W的电位。当进行断开判断时，端子84处的电位始终保持为低。
首先，端子26、36变为高，端子64变为低。在该情况中，传输门82、22和60截止，传输门32导通，并且互连W接地。将端子36变为低使得传输门32截止，并且在允许互连W维持在地电位之下的同时使其浮置。端子36变为低也使得逻辑门70的输出反映互连W的电位。接下来，端子64变为高，从而导通传输门60，并且从而使逻辑门70的输出可传输到存储器电路50。同时，将端子26暂时变为低，从而传输门22导通预定的时间段，由此对互连W充电。
如果此时熔丝10已经被烧断，那么维持互连W上积累的电子电荷，并且互连W电位因此保持在升高的状态(高状态)。这使得逻辑门70的输出信号为低，并且使得端子86的电位为高。
相反，如果熔丝10保持连接，那么互连W上积累的电子电荷经由端子40而泄漏到地(也就是，不会内部地发生充电)，并且互连W变为地电位(低)。这使得逻辑门70的输出上升为高并且使得端子86下降为低。
在通过存储器电路50保持逻辑门70的输出之后，端子64下降到低，由此截止传输门60。这使得能够存储逻辑门70的输出，也就是，关于熔丝10是否被烧断的判断结果。然后，根据端子86的逻辑状态(高或低)来判断熔丝10的状态，也就是应该使用哪一个位线。
在传输门60截止之后，传输门32导通。这使得互连W的电位下降到地电位，并且熔丝10的两端之间的电位差基本上变为零。在半导体器件1的正常操作期间，该状态保持不变，并且施加于熔丝10的电位差保持为零。
将描述半导体器件1的作用。半导体器件1具有提供于其中的电位差减小电路30。因此，能够在判断之后减小当进行断开判断时由电位差给予电路20施加于熔丝的两端之间的电位差。这使得能够降低烧断的熔丝10的短路的危险。
特别在第一实施例中，由于通过电位差减小电路30将电位差减小到基本上为零那样低，从而能够显著降低短路的危险。这归因于施加于端子34的电位(第三电位)被设置为等于施加于熔丝10的端部10a的电位(第一电位)。然而，应该理解第三电位不是必需等于第一电位，并且可以不低于第一电位并且不高于第二电位。此处的第二电位表示上述施加于端子24的电位。
通过允许电流流过其中来烧断熔丝10，从而安装电位差减小电路30尤为重要。具体而言，这样的熔丝通常仅产生小的断开缝隙(由断开产生的熔丝的断片之间的缝隙)，并且由于电子迁移而易于引起短路。相反，具有电位差减小电路30的半导体器件1使得能够充分降低短路的危险。此处的熔10决不限于可由电流断开的熔丝。例如，其可以是诸如可由激光断开。并且对于激光断开的情况，提供电位差减小电路30是重要的，这是因为随着半导体器件已经越来越微型化并且激光输出增强，断开缝隙变得越小。
在半导体器件1中，为断开而允许电流流经其以到达熔10的端子40接地。这使得能够节省半导体器件1的功率消耗。端子40可以典型地为半导体器件1的表面上形成的外部端子。然而，端子40不是必需为外部端子，只要半导体器件1本身能够提供用于断开熔丝10的足够的电压或电流就行。如果其不能够提供，那么将端子40构造为外部端子就足够了，并且外部地提供大的电压或电流。
将电位差给予电路20被构造为具有传输门22和端子24。这成功地实现了基于简单构造的电位差给予电路20。电位差减小电路30被构造为具有传输门32和端子34。这成功地实现了基于简单构造的电位差减小电路30。
半导体器件1具有存储器电路50和传输门60。在该情况中，防止了从存储器电路50将以前存储在存储器电路50中的信号泄漏到熔丝10侧。这使得能够仅基于简单构造来维持由电位差减小电路30减小的熔丝10的两端之间的电位差的状态。
半导体器件1包括在其中提供的逻辑门70。因此，通过逻辑门70，将熔丝10的一端10b处出现的电位信号转换为高或低输出信号，并且获得输出信号作为熔10的断开判断的结果。这使得能够减小熔丝10的断开的误判危险。
同时，当互连W的电位被输入到存储器电路50而不允许其通过逻辑门70时，由于电压降，输入到存储器电路50的电位具有接近于存储器电路50中的反相器的阈值电压的值。这不能够对锁存器进行反相，从而不期望地将错误的判断结果存储在存储器电路50中。相反，半导体器件1被构造为允许具有大电流源容量的逻辑门70的输出信号存储在存储器电路50中，从而这使得能够使存储器电路50正确地存储熔丝10是否被烧断的信息。
构造逻辑门70，使得来自逻辑门70的输出信号经由传输门60被传输，以输入到存储器电路50。如上所述，就防止存储器电路50存储的信息泄漏到熔丝10侧而言，传输门60是有效的。另一方面，由于传输门60自身的电压降，所以传输门60也是不期望地使输入到存储器电路50的电位接近于反相器的阈值电压的一个因素。在半导体器件1中，为使存储器电路50存储正确的信息，因此提供逻辑门70尤为重要。
逻辑门70包含于正反馈环路中。这使得能够快速地确定逻辑门70的输出信号。通过使用FET 72和端子74，第一实施例成功地实现了基于简单构造的正反馈。
NAND被用作为逻辑门70。NAND优选地被用作逻辑门70。能够由相对小数量的晶体管来构造的NAND也有助于节省电路资源。然而，应该注意可以通过使用不同于NAND的逻辑门来构造逻辑门70，诸如反相器。
(第二实施例)图4是示出了本发明的半导体器件的第二实施例中的熔丝外围电路的电路图。该熔丝外围电路具有熔丝10、电位差给予电路20、电位差减小电路30、端子40、存储器电路50、传输门60和逻辑门70。在这些部件中，熔丝10、端子40、存储器电路50、传输门60和逻辑门70的构造与图2所示的相同。在第二实施例中，端子40被施加电源电位VCC。
电位差给予电路20被构造为具有传输门22、端子24和端子26，从而当进行断开判断时，在熔丝10的两端之间产生预定的电位差。此处的传输门22是N型FET。端子24连接到传输门22的源极。端子24被施加地电位(第二电位)。因此，在第二实施例中，第二电位具有的值小于施加于熔丝10的端部10a的电位VCC(第一电位)。
电位差减小电路30被构造为具有传输门32、端子34、端子36以及反相器38，从而减小由电位差给予电路20施加于熔丝10的两端之间的电位差。传输门32是P型FET。端子34连接到传输门32的源极。端子34被施加电源电位VCC(第三电位)。端子36经由反相器连接到传输门32的栅极。
接下来的段落将参考图5所示的时序图，来描述图4所示电路中进行的断开判断的操作。各参考标号的意义与图3所示的一样。当进行断开判断时，端子84的电位始终保持为低。
首先，使端子36升为高，使端子26、64降为低。在该情况中，传输门82、22和60截止，传输门32导通，以及互连W被提供有电源电位VCC。使端子36降为低使得传输门32截止，并且在允许互连W以之前所处的状态维持在电源电位VCC的情况下使其浮置。使端子36降为低还使得逻辑门70的输出反映互连W的电位。接下来，使端子64变为高，从而传输门60导通，并且从而使得逻辑门70的输出传输到存储器电路50。同时，使端子26暂时变为高，从而传输门22导通预定的时间段，由此将在互连W中积累的电荷泄漏到地。
如果此时熔丝10已经被烧断，那么使互连W降到地电位。这使得逻辑门70的输出为高，并且使得端子86为低。
相反，如果熔丝10保持连接，那么通过施加于端子40的电源电位VCC对互连W进行充电。这使得逻辑门70的输出为低并且使端子86的电位为高。
在由存储器电路50来保持逻辑门70的输出之后，使端子64降到低，由此传输门60截止。这使得能够存储逻辑门70的输出，也就是，熔丝10是否被烧断的判断结果。然后，根据端子86的逻辑状态(高或低)来判断熔丝10的状态，也就是应该使用哪一个位线。
在传输门60截止之后，传输门32导通。这使互连W的电位变为电源电位VCC，并且熔丝10的两端之间的电位差基本上变为零。在半导体器件1的正常操作期间，该状态保持不变，并且施加于熔丝10的电位差保持为零。
此外，第二实施例的半导体器件具有在其中提供的电位差减小电路30，该第二实施例的半导体器件在判断之后能够降低在进行断开判断时由电位差给予电路20施加于熔丝的两端之间的电位差。这成功地降低了烧断的熔丝10的短路危险。而且，由于电位差减小电路30将电位差减小到基本上为零那样低，因此其使得能够显著降低短路的危险。然而，应该理解第三电位不是必需等于第一电位，并且可以高于第一电位且不高于第二电位。
提供逻辑门70。通过该构造，通过逻辑电路将熔丝10的一端10b处出现的电位信号转换为高或低输出信号，并且获得此处的输出信号作为熔丝10的断开判断的结果。这使得能够降低熔丝10的断开的误判危险。
本发明的半导体器件决不限于上述实施例，并且可以以不同的方式修改。例如，如图6所示，逻辑门70可以被构造为不包含于正反馈环路中。该图所示的电路对应于图2所示的电路，其从图2排除了FET 72和端子74。
如图7所示，也允许单个传输门用作电位差减小电路的传输门并用作为断开连接而向熔丝提供电流的传输门。该图所示的电路对应于图6所示的电路，其从图6中排除了传输门32、端子34和反相器88。在该电路中，传输门82、连接到传输门82的端子和端子84构成了电位差减小电路。
如图8和9所示，也允许应用在其中不提供逻辑门70的构造。图8所示的电路对应于图6所示的电路，其从图6排除了逻辑门70和反相器88。图9所示的电路对应于图4所示的电路，其从图4排除了FET 72、端子74、逻辑门70以及反相器88、38。在图8和图9所示的电路中，单个焊盘用作在ON和OFF之间对传输门60进行切换的端子，并且用作在ON和OFF之间对传输门22进行切换的端子。在这些电路中，传输门22、端子24和端子64构成电位差给予电路。在这些电路中，熔丝10的端部10b直接连接到传输门60的输入端。
很明显，本发明并不限于上述实施例，在不脱离本发明的范围和精神的情况，可以对其进行修改和改变。
权利要求
1.一种半导体器件，包括熔丝；电位差给予电路，用于当判断所述熔丝的断开时，在所述熔丝的两端之间给予预定电位差；以及电位差减小电路，用于减小所述熔丝的两端之间施加的所述电位差。
2.如权利要求1所要求的半导体器件，其中构造所述电位差减小电路，使得所述熔丝的两侧的电位几乎相等。
3.如权利要求1所要求的半导体器件，进一步包括连接到所述熔丝的一端的端子，用于当烧断所述熔丝时向所述熔丝提供电流，所述端子接地。
4.如权利要求1所要求的半导体器件，其中所述电位差给予电路包括第一传输门，和经由所述第一传输门连接到所述熔丝的另一端的第一端子，该第一端子被施加有第二电位，该第二电位比施加于所述熔丝的一端的第一电位高；以及所述电位差减小电路包括第二传输门，和经由所述第二传输门连接到所述熔丝的另一端的第二端子，该第二端子被施加有第三电位，该第三电位不低于所述第一电位且低于所述第二电位。
5.如权利要求1所要求的半导体器件，其中所述电位差给予电路包括第一传输门，和经由所述第一传输门连接到所述熔丝的另一端的第一端子，该第一端子被施加有第二电位，该第二电位比施加于所述熔丝的一端的第一电位低；以及所述电位差减小电路包括第二传输门，和经由所述第二传输门连接到所述熔丝的另一端的第二端子，该第二端子被施加有第三电位，该第三电位高于所述第二电位且不高于所述第一电位。
6.如权利要求1要求的半导体器件，进一步包括存储器电路，用于存储表示所述熔丝是否已经烧断的判断结果的信号；以及位于所述存储器电路和所述熔丝之间的路径上的第三传输门。
全文摘要
本发明提供了一种半导体器件。图2所示的熔丝外围电路具有熔丝(10)、电位差给予电路(20)、电位差减小电路(30)、端子(40)、存储器电路(50)、传输门(60)以及逻辑门(70)。电位差给予电路(20)被构造为具有传输门(22)，即第一传输门；端子(24)，即第一端子；以及端子(26)，从而当判断熔丝(10)的断开时，电位差给予电路(20)给予熔丝(10)的两端的之间的预定电位差。电位差减小电路(30)被构造为具有传输门(32)，即第二传输门；端子(34)，即第二端子；以及端子(36)，并且减小由上述电位差给予电路(20)施加的熔丝(10)的两端之间的电位差。
文档编号G11C29/00GK1855486SQ20061000248
公开日2006年11月1日 申请日期2006年1月26日 优先权日2005年1月28日
发明者上田岳洋 申请人:恩益禧电子股份有限公司