专利名称：非易失性高速存储单元的制作方法
技术领域：
本发明涉及存储器，更具体地说，涉及一种非易失性高速存储单元以及使用所述存储单元的非易失性高速存储器。
背景技术：
半导体存储器为目前广泛应用于计算机、通信等领域的一种器件。半导体存储器利用具有记忆特性的半导体电路存储数字信息，根据其保存数据的持久性可分为易失性存储器和非易失性存储器。易失性存储器单元具有存取速度快、可无序随机存取、数据掉电即丢失等特点，常见的易失性存储器有SRAM、DRAM、SDRAM、DDR、RAMBUS等。非易失性存储器具有数据掉电可长时间保存、可重复擦写、写入时间长等特点，常见的非易失性存储器有FLASH、EPROM、EEPROM等。
DRAM存储器利用电容存储电荷的特性来存储数字信号，其存储单元具有结构简单、成本低、存取速度快、可无序随机存取等特点。DRAM基本存储单元的结构如图1所示，由一个晶体管和一个电容器构成，电容器的状态决定了这个DRAM单元的逻辑状态是“1”还是“0”。电容器可以存储一定量的电子或电荷，充电的电容器在数字电子中被认为是逻辑上的“1”，而“空”的电容器则认为是逻辑上的“0”。电容器不能持久的保持存储的电荷，所以需要定时充电以补充泄漏的电荷，这便是DRAM存储单元的刷新。该存储单元需要不断定时刷新，才能保持暂存的数据，一般刷新占用了工作时间的6％。同时，电容器的冲放电需要一定的时间，虽然对于电容器来说这个时间很短，只有大约0.2-0.18微妙，但是在这个期间内该存储单元不能执行存取操作，这会导致数据读取的延迟。
SRAM存储器具有不需要刷新、存取无延时等特点，其基本结构如图2所示，由T1-T6六个晶体管构成一个存储单元，组成一个RS触发器，然后通过数据线使RS触发器翻转到R态或S态来分别表示数据“0”或“1”，从而达到存储数据的目的。SRAM存储单元同样在掉电后数据无法保存，并且需要六个晶体管，成本高，电路复杂，容量提高困难。
Flash存储器具有掉电数据不丢失、存取无延时等特点。Flash的基本存储结构如图3A和3B所示，Flash存储单元使用了特殊的浮栅场效应管，利用高电压(12V)将电荷吸入浮栅或者从浮栅中清除来表达存储数据的“1”或“0”状态，从而实现信息的存储。掉电的情况下，该场效应管浮栅上的电荷不会消失，因此信息仍然可以保存。但是，Flash的写入周期很长，写入前必需先擦除，导致随机写入很缓慢，比DRAM要慢1000倍以上。
发明内容
本发明要解决的技术问题在于，针对上述现有技术的不足，提出一种非易失性高速存储单元，在上电时保持类似DRAM的快速、随机存取的特点，在掉电后可以长期保存数据。
本发明解决其技术问题所采用的技术方案是提出一种非易失性高速存储单元，其特征在于，包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。
在上述的非易失性高速存储单元中，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。
在上述的非易失性高速存储单元中，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。
在上述的非易失性高速存储单元中，所述编程端接地且所述预充电端悬空时，第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。
在上述的非易失性高速存储单元中，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。
在上述的非易失性高速存储单元中，所述第一场效应管和第二场效应管是增强型N沟道MOS场效应管或增强型P沟道MOS场效应管。
本发明还提出一种非易失性高速存储器，包括存储单元阵列，所述存储单元阵列内的每个存储单元包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；所述存储单元阵列内所有存储单元的编程端和预充电端分别并联连接在一起，通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。
在上述的非易失性高速存储器中，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。
在上述的非易失性高速存储器中，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。
在上述的非易失性高速存储器中，所述编程端接地且所述预充电端悬空时，所述存储单元内的第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。
在上述的非易失性高速存储器中，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。
实施本发明的非易失性高速存储单元以及由该存储单元构成的存储器，具有以下有益效果本发明的非易失性高速存储器在上电状态下具备与DRAM相同的随机存取速度，掉电后具备非易失性存储器长期保存数据的特性；从掉电状态到上电状态的预充电时间极短，掉电时保存大量数据的时间极短，可以在毫秒级的时间内保存数据，因此可以在电源不稳定的情况下极大的提高通信系统或者计算机系统的可靠性；本发明的非易失性高速存储器成本低，其使用成本仅为相同容量的SRAM的一半，同等芯片面积可用存储单元的数量则比SRAM多一倍。
下面将结合附图及实施例对本发明作进一步说明，附图中图1是现有的DRAM存储单元的结构示意图；图2是现有的SRAM存储单元的结构示意图；图3A是现有的Flash存储器使用的浮栅场效应管的结构示意图；图3B是现有的Flash存储器使用的浮栅场效应管的的电路图；图4是本发明的非易失性高速存储单元的结构示意图；图5是本发明非易失性高速存储单元的一个实施例在预充电状态(Charge)的示意图；图6是图5所示的实施例在擦除状态(Erase)的示意图；图7是图5所示的实施例在上电工作状态(DRAM)的示意图；图8是图5所示的实施例在掉电保存状态(BURN)的示意图。
具体实施例方式
本发明提出一种非易失性高速存储单元以及使用所述存储单元的非易失性高速存储器，每个存储单元使用两个普通场效应管和一个浮栅场效应管，在上电工作时具有类似DRAM的快速、随机存取的特点，在掉电后可以长期保存数据。
图4是本发明的非易失性高速存储单元的结构示意图。如图4所示，该存储单包括第一场效应管Q1、第二场效应管Q2和第三浮栅场效应管Q3。第一场效应管Q1的栅极与行选线20连接，第一场效应管Q1的源极和漏极两者中的一个与列选线10连接，另一个与第二场效应管Q2的栅极连接，并与第三浮栅场效应管Q3的源极和漏极两者中的一个连接。第二场效应管Q2的源极和漏极两者中的一个与第三浮栅场效应管Q3的栅极连接，另一个引出形成编程端30。第三浮栅场效应管Q3的源极和漏极两者中未与第一场效应管连接的另一个引出形成预充电端40。如图4所示，多个存储单元的编程端(30和30’)和预充电端(40和40’)分别并联连接在一起，构成本发明非易失性高速存储器的存储单元阵列。使用时，所述编程端(30和30’)和预充电端(40和40’)可外接不同的电压源或悬空，从而改变每个存储单元内的场效应管状态，实现由第一场效应管Q1和第二场效应管Q2构成的类似DRAM的存储结构，或实现由第三浮栅场效应管Q3构成的类似Flash的存储结构，并实现上电和掉电状态下这两种存储结构之间信息的转移。其中，第一场效应管Q1和第二场效应管Q2为普通场效应管，例如，可以是增强型N沟道MOS场效应管或增强型P沟道MOS场效应管。第三浮栅场效应管Q3与现有的Flash存储器内使用的浮栅场效应管相同，其内的浮栅可以在掉电时保存电荷。行选线20用于进行基本存储单元的选择，列选线10用于输入或输出数据，两者的功能与现有的DRAM存储器内的相同。编程端(30和30’)为该存储单元提供编程电压，预充电端(40和40’)为该存储单元的充电控制端。以下将结合一个实施例具体介绍本发明非易失性高速存储单元的各个工作状态。
本发明的存储单元上电时，首先需要对第二场效应管Q2的电容预充电，将第三浮栅场效应管Q3内存储的信息转移至第二场效应管Q2的电容内。图5是本发明非易失性高速存储单元的一个实施例在预充电状态(Charge)的示意图。图5所示的实施例中，第一场效应管Q1和第二场效应管Q2均采用增强型N沟道MOS场效应管，第三浮栅场效应管Q3也是N沟道浮栅场效应管。如图5所示，第一场效应管Q1的栅极G1与行选线20连接，第一场效应管Q1的漏极D1与列选线10连接，源极S1与第二场效应管Q2的栅极G2以及第三浮栅场效应管Q3的漏极D3连接。第二场效应管Q2的源极S2与第三浮栅场效应管Q3的栅极G3连接，漏极D2引出形成编程端30。第三浮栅场效应管Q3的漏极D3引出形成预充电端40。由现有技术可知，在源极与衬底没连接在一起的情况下，MOS场效应管的源极和漏极可以互换，所以本发明存储单元中的三个场效应管的源极和漏极的连接方式并不限于图5所示。
如图5所示，预充电状态时，该存储单元的编程端30接地，预充电端40接工作电压源Vcc。该状态下，利用行选线20的控制信号使得第一场效应管Q1断开。此时如果第三浮栅场效应管Q3的浮栅上有电荷(即保存有数据信息)，则第三浮栅场效应管Q3将导通，工作电压Vcc将加到第二场效应管Q2的栅极G2上，从而使第二场效应管Q2的栅漏极电容(G2-D2)充电；如果第三浮栅场效应管Q3的浮栅上不带电荷，则第三浮栅场效应管Q3不导通，第二场效应管Q2的电容不进行充电。这样便可实现第三浮栅场效应管Q3的浮栅内存储的信息向第二场效应管Q2转移。
第三浮栅场效应管Q3内的信息转移给第二场效应管Q2后，需要将Q3内的信息擦除。图6是图5所示的实施例在擦除状态(Erase)的示意图。如图6所示，在擦除状态下，该存储单元的编程端30接负极性高压编程电压Vp-，预充电端40接地，利用行选线20的控制信号使第一场效应管Q1断开。此时，如果第二场效应管Q2的栅漏极电容(G2-D2)上存储有电荷(即表示Q3的浮栅内存储有信息需要擦除)，则第二场效应管Q2导通，将负高压Vp-加在第三浮栅场效应管Q3的栅极G3，从而使第三浮栅场效应管Q3的浮栅内的电荷在毫秒级的时间内被清除，达到擦除的目的。
图7是图5所示的实施例在上电工作状态(DRAM)的示意图。如图7所示，在DRAM工作状态下，该存储单元的预充电端40悬空，编程端30接地。此时，第三浮栅场效应管Q3被断开，不起任何作用。第一场效应管Q1与第二场效应管Q2的栅漏极电容(G2-D2)构成一个现有的DRAM存储单元，通过第二场效应管Q2的栅漏极电容(G2-D2)存储电荷，代表被存储的数据“1”或“0”。第一场效应管Q1在此状态下的作用与现有的DRAM存储单元中的晶体管完全相同。此时，该存储单元具备与DRAM存储单元相同的快速存取特性，其工作方式与现有的DRAM存储单元相同。
由于第二场效应管Q2的栅漏极(G2-D2)电容内存储的信息在掉电后会丢失，因此本发明的存储单元掉电时，需要将第二场效应管Q2内存储的信息转移至第三浮栅场效应管Q3的浮栅内，以便长期保存。图8是图5所示的实施例在掉电保存状态(BURN)的示意图。如图8所示，在BURN状态下，该存储单元的编程端30接正极性高压编程电压Vp+，预充电端40接地，并利用行选线20的控制信号将Q1断开。此时，如果第二场效应管Q2的栅漏极电容(G2-D2)上保存有电荷，则第二场效应管Q2将导通，使得正高压Vp+加到第三浮栅场效应管Q3上，从而使电荷进入第三浮栅场效应管Q3的浮栅内；反之，如果第二场效应管Q2的栅漏极电容(G2-D2)上没有电荷，则第二场效应管Q2不会导通，电荷不会进入第三浮栅场效应管Q3的浮栅。这样，便可以实现掉电时第二场效应管Q2的栅漏极电容(G2-D2)上存储的信息转移至第三浮栅场效应管Q3的浮栅内，掉电后该信息也不会丢失。
本发明非易失性高速存储单元的另一个实施例中，第一场效应管Q1和第二场效应管Q2可采用增强型P沟道MOS场效应管，第三浮栅场效应管Q3可采用P沟道浮栅场效应管。这种情况下，三个场效应管之间的连接关系与图5-8所示的实施例大致相同，只是编程端和预充电端在各个状态下的接入正好相反。例如，预充电状态下，该存储单元的编程端接工作电压源Vcc，预充电端接地；擦除状态下，该存储单元的编程端接正极性高压编程电压Vp+，预充电端接工作电源Vcc；DRAM工作状态下，该存储单元的预充电端悬空，编程端接工作电源Vcc；BURN状态下，该存储单元的编程端接负极性高压编程电压Vp-，预充电端接工作电源Vcc。
因为本发明存储器中所有存储单元的编程端和预充电端分别并联，所以所有存储单元的写入是同时进行的，整个存储器的信息写入时间将在写入一个Flash单元的时间内完成。如果由本发明的存储单元构成的存储芯片容量大于1MB的话，则其写入速度将是同等容量Flash单元的1百万倍以上。
权利要求
1.一种非易失性高速存储单元，其特征在于，包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。
2.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。
3.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。
4.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接地且所述预充电端悬空时，第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。
5.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。
6.根据权利要求1所述的非易失性高速存储单元，其特征在于，所述第一场效应管和第二场效应管是增强型N沟道MOS场效应管或增强型P沟道MOS场效应管。
7.一种非易失性高速存储器，其特征在于，包括存储单元阵列，所述存储单元阵列内的每个存储单元包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中的一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中的一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；所述存储单元阵列内所有存储单元的编程端和预充电端分别并联连接在一起，通过所述编程端和预充电端外接的不同状态，所述第二场效应管与所述第三浮栅场效应管之间进行存储的信息的转移。
8.根据权利要求7所述的非易失性高速存储器，其特征在于，所述编程端接地且所述预充电端接工作电压源时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第三浮栅场效应管的浮栅内若存储有电荷则第三浮栅场效应管导通，使第二场效应管的栅源极/栅漏极电容充电。
9.根据权利要求7所述的非易失性高速存储器，其特征在于，所述编程端接负高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，清除第三浮栅场效应管的浮栅内的电荷。
10.根据权利要求7所述的非易失性高速存储器，其特征在于，所述编程端接地且所述预充电端悬空时，所述存储单元内的第三浮栅场效应管断开，第一场效应管以及第二场效应的栅源极/栅漏极电容构成DRAM单元来存储数据信息。
11.根据权利要求7所述的非易失性高速存储器，其特征在于，所述编程端接正高压源且所述预充电端接地时，通过行选线上的控制信号将所述存储单元内的第一场效应管断开，第二场效应管的栅源极/栅漏极电容上若存储有电荷则第二场效应管导通，使电荷进入第三浮栅场效应管的浮栅内。
全文摘要
本发明公开了一种非易失性高速存储单元以及使用该存储单元的存储器。该存储单元包括第一场效应管、第二场效应管和第三浮栅场效应管；第一场效应管的栅极与行选线连接，第一场效应管的源极和漏极两者中一个与列选线连接，另一个与第二场效应管的栅极连接并与第三浮栅场效应管的源极和漏极两者中的一个连接；第二场效应管的源极和漏极两者中一个与第三浮栅场效应管的栅极连接，另一个引出形成编程端；第三浮栅场效应管的源极和漏极两者中未与第一场效应管连接的一个引出形成预充电端；通过编程端和预充电端外接的不同状态，第二场效应管与第三浮栅场效应管之间进行存储的信息的转移。本发明的存储单元上电存取速度快，掉电信息不丢失，且成本低。
文档编号G11C11/56GK1917086SQ20061006228
公开日2007年2月21日 申请日期2006年8月24日 优先权日2006年8月24日
发明者欧健 申请人:华为技术有限公司