专利名称：半导体器件及其测试方法
技术领域：
本发明涉及半导体器件和测试半导体器件的方法。具体来说，本发明涉及包含读出放大器的半导体器件和测试半导体器件的方法。
背景技术：
DRAM(动态随机存取存储器)是最适合大容量的各种不同的半导体存储器件当中的一种，它被广泛地用于计算机的主存储器等。DRAM用作大容量存储是有其优越性的，因为与其它半导体存储器件相比，DRAM的存储结构极为简单。
换句话说，DRAM的存储单元包括一个单元电容器和一个单元晶体管，并且可以根源存储在单元电容器中的电荷存储信息。单元电容器的充电和放电是由单元晶体管控制的，单元晶体管的控制电极连接到字线。当单元晶体管导通时，单元电容器的存储电极连接到位线。结果，可以将信息从DRAM读出并且将信息写入DRAM。
如上所述，由于DRAM的存储单元是根据单元电容器中存储的电荷量存储信息的，所以，因数据的读出在位线中出现的电位偏差会是极小的。因此，位线要与读出放大器连接，该读出放大器用于放大因数据读出所引起的较小电位偏差。参见日本专利申请未审公开No.2002-124086和2003-272383。
一般情况下，读出放大器具有所谓触发器结构。为了以较高的灵敏度和较高的速度实行放大操作，需要把构成读出放大器的晶体管的阈值电压设置得尽可能地低。考虑到DRAM的工作电压最近已减小到约1.5伏，所以，当前已将阈值电压接近0伏的晶体管用于读出放大器。
然而，当构成读出放大器的晶体管的阈值电压变得很低时，就要出现下面的问题。
在从因字线激励而使位线电压发生变化直至激励读出放大器的一段期间内，因位线电位的退激所致构成读出放大器的晶体管的状态不一定非得达到导通状态。当晶体管在读出放大器激励之前导通时，电荷从位线流到读出放大器，或者电荷从读出放大器流入位线。结果，有可能破坏在位线中出现的数据。
为了解决上述问题，可以将构成读出放大器的晶体管的阈值电压设置得很高。然而，在这种情况下，读出放大器的灵敏度很低，因此，读出放大器的操作变得很慢。
当有大量的电荷从位线流出或者当许多电荷在读出放大器激励之前流入位线时，就会使评估位线中发生的电流泄漏变得很困难。
换句话说，即使在评估位线中产生的电流泄漏的测试时，也不可能确定随着时间的流逝而逐渐减小的位线电压是由于电流的泄漏还是由于电荷向读出放大器的流出所致。即使在这个测试中，位线中电位的减小在这种情况下很小，也有可能通过电荷从读出放大器向位线的流动而对于电流的泄漏进行补偿。如上所述，按照常规的半导体器件，难以正确地评估在位线中发生的电流泄漏。
发明内容
为解决上述问题而实现本发明。本发明的目的在于，减小电荷从位线向读出放大器的不必要流出和电荷从读出放大器向位线内的不必要流动，由此，可以防止位线中出现的数据破坏，但又不降低读出放大器的灵敏度。
本发明的另一目的在于，提供一种测试半导体器件的方法，以较高的精度评估在位线中发生的电流泄漏。
通过一种半导体器件可以实现本发明的上述目的和其它目的，所述半导体器件包括至少一个读出放大器；驱动电路，用于按照可操纵的方式向读出放大器提供预定电压；和至少一个断路器，该断路器设在读出放大器和驱动电路之间，用于从驱动电路上断开读出放大器。
按照本发明，断路器可使读出放大器与驱动电路断开。因此，在从激励字线到激励读出放大器的至少一部分周期内，读出放大器与驱动电路是断开的。借助这种安排，可以立即停止电荷从位线流出以及电荷流入位线内。
可以将多个读出放大器连接到驱动电路上。在这种情况下，从读出放大器的观点看，驱动器的电容变得相当大，因此，在读出放大器激励之前的电荷流出和流入都会变得很大。然而，由于本发明的半导体器件具有断路器，所以有可能有效地抑制在读出放大器激励之前电荷的流出和流入，即使多个读出放大器连接到一个驱动电路上，亦是如此。
在这种情况下，当每个读出放大器都具有一个断路器时，就可能最为有效地抑制电荷的流出与流入。
优选的是，使所述驱动电路包括一个激励电路，用于向读出放大器提供工作电压，还包括均衡器，用于均衡读出放大器。在设置均衡器的情况下，虽然能够快速且高灵敏度地读出数据，但从读出放大器的观点看，会使驱动电路的电容变大。然而，由于本发明的半导体器件具有断路器，所以能够有效地抑制电荷的流出和流入，即使从读出放大器的观点看驱动电路的电容由于存在均衡器而变得较大亦是如此。
还可以通过一种半导体器件实现本发明的上述目的和其它目的，所述半导体器件包括字线；位线；存储单元，当激励字线时，所述存储单元与位线连接；读出放大器，它与位线连接；激励电路，通过向读出放大器提供工作电压所述激励电路激励读出放大器；以及断路器，用于在从激励字线直到激励读出放大器的至少一部分周期内，使读出放大器与激励电路断开。
按照本发明，在从激励字线直到激励读出放大器的至少一部分周期内，读出放大器与激励电路断开。借助这种安排，可以立即停止电荷从位线的流出以及电荷流入位线。
优选的是，所述激励电路包括第一和第二激励晶体管，第一激励晶体管连接在第一电源电位与较高的输出端之间，第二激励晶体管连接在第二电源电位与较低输出端之间。最好使第一激励晶体管和第二激励晶体管被设置成依次导通。当在构成读出放大器的晶体管中，P沟道MOS晶体管阈值电压的偏差和N沟道MOS晶体管阈值电压的偏差之间存在差别时，这种设置是有效的。
换句话说，当P沟道MOS晶体管阈值电压的偏差大于N沟道MOS晶体管阈值电压的偏差时，将第二激励晶体管设置成在第一激励晶体管之前导通。当N沟道MOS晶体管阈值电压的偏差大于P沟道MOS晶体管阈值电压的偏差时，将第一激励晶体管设置成在第二激励晶体管之前导通。
对于前一种情况，将断路器设置在读出放大器的较高节点与激励电路的较高输出端之间。对于后种情况，将断路器设置在读出放大器的较低节点与激励电路的较低输出端之间。
按照本发明的一种测试半导体器件的方法，所述半导体器件包括字线；位线；存储单元，响应字线的激励，所述存储单元与位线连接；读出放大器，它与位线连接；激励电路，通过向读出放大器提供工作电压所述激励电路激励读出放大器；其中，在从激励字线直到激励读出放大器的至少一部分周期内，从激励电路上断开读出放大器，借此可以评估在位线中发生的电流泄漏。
通过以下参照附图详细描述本发明，将使本发明的上述以及其它目的、特点和优点变得愈为显而易见，其中图1是表示本发明一种优选实施例半导体器件相关部分的电路图；图2是表示读出放大器和存储单元的电路图；图3是说明本发明一种优选实施例半导体器件工作情况的时序图；图4A是图1中所示读出放大器一部分的电路图；图4B是图4A中所示的电路除去断路晶体管的电路图；图5是表示本发明另一优选实施例读出放大器相关部分的电路图，其中对两个读出放大器设置一个断路晶体管；图6是表示本发明又一优选实施例读出放大器相关部分的电路图，其中省去N沟道的断路晶体管；图7是说明图6中所示读出放大器在控制信号RSAP之前激励控制信号RSAN情况下工作情况的时序图；图8是表示本发明再一优选实施例读出放大器相关部分的电路图，其中省去P沟道的断路晶体管；
图9是说明图8中所示读出放大器在控制信号RSAN之前激励控制信号RSAP情况下工作情况的时序图。
具体实施例方式
以下参照附图详细描述本发明的优选实施例。
图1是表示本发明一种优选实施例半导体器件100的相关部分的电路图。
如图1所示，本实施例的半导体器件100包括多个读出放大器(SA)110、向读出放大器110提供工作电压的激励电路120，以及用以均衡读出放大器110的均衡器130。
这些电路当中，激励电路120和均衡器130构成驱动电路190，该驱动电路190以可控制的方式向读出放大器110提供预定电位，如控制电位。术语“按可控制的方式提供”指的是按照操作定时来提供所期望的电位，而不是像电源电路那样提供固定的电位。
每个读出放大器都有所谓触发器结构，如图1所示。具体来说，读出放大器110具有连接到位线BL的信号节点N1，连接到反向位线BLB的信号节点N2，提供放大所必要的第一工作电位的较高节点N3，以及提供放大所必要的第二工作电位的较低节点N4。
P沟道MOS晶体管111连接在信号节点N1和较高节点N3之间，N沟道MOS晶体管112连接在信号节点N1和较低节点N3之间，N沟道MOS晶体管114连接在信号节点N2和较低节点N4之间。信号节点N1共同连接到P沟道MOS晶体管113的栅极和N沟道MOS晶体管114的栅极。信号节点N2共同连接到P沟道MOS晶体管111的栅极和N沟道MOS晶体管112的栅极。
优选的是，将构成读出放大器110的晶体管111-114的阈值电压设定为在因上述原因达不到0伏的范围内尽可能低的电压。优选的是，将阈值电压设定为接近0伏。
本实施例的半导体器件100具有这样构成的多个读出放大器110。由激励电路120和均衡器130构成的驱动电路190共同被连接到多个读出放大器110。
如图2所示，存储单元MC连接到位线BL，位线BL连接到信号节点N1，并且连接到反向位线BLB，反向位线BLB连接到信号节点N2。每个存储单元MC包括由单元晶体管T和单元电容器C组成的串联电路。单元晶体管T的漏极连接到对应的位线BL或对应的反向位线BLB。单元晶体管T的栅极连接到字线WL1、WL2等当中的对应的一个上。
采用这种布置，当某个字线WLi变为高电平时，与这个字线W1i相连的存储单元MC的单元电容器C连接到对应的位线BL或对应的反向位线BLB。
如图1所示，激励电路120包括激励晶体管121和122，激励晶体管121连接在电源电位VDD(第一电源电位)与较高的输出端S1之间，激励晶体管122连接在地电位GND(第二电源电位)与较低的输出端S2之间。激励晶体管121是P沟道MOS晶体管，控制信号RSAP提供给激励晶体管121的栅极。另一方面，激励晶体管122是N沟道MOS晶体管，控制信号RSAN提供给激励晶体管122的栅极。
采用这种结构，当激励晶体管121导通时，给较高的输出端S1提供电源电位VDD，给较低的输出端S2提供地电位GND。于是，当激励晶体管121和122两者都导通时，每个读出放大器都受到激励，并且可以放大提供给信号节点N1和N2的位线电位之间的差。
均衡器130是一个连接在较高输出端S1和较低输出端S2之间的电路。均衡器130包括N沟道MOS晶体管131，它连接在较高输出端S1和预充电电位VBL之间；N沟道MOS晶体管132，它连接在较低输出端S2和预充电电位VBL之间；以及N沟道MOS晶体管133，它连接在较高输出端S1和较低输出端S2之间。
控制信号EQ共同提供给晶体管131-133的栅极。当控制信号EQ变为高电平从而激励均衡器130时，较高输出端S1和较低输出端S2都变为预充电电位VBL。
按照在本实施例的半导体器件，在每个读出放大器110的较高节点N3驱动电路190和较高输出端S1之间设置断路晶体管141。另外，在每个读出放大器110的较低节点N4和驱动电路190和较低输出端S2之间设置断路晶体管142。断路晶体管141是P沟道MOS晶体管，控制信号CUTP共同提供给这些晶体管的栅极。另一方面，断路晶体管142是N沟道MOS晶体管，控制信号CUTN共同提供给这些晶体管的栅极。
每个断路晶体管141和每个断路晶体管142构成一个断路装置，用于使每个读出放大器110与驱动电路190断开。当控制信号CUTP变为高电平并且当控制信号CUTN变为低电平时，每个读出放大器110与驱动电路190上断开。另一方面，当控制信号CUTP变为低电平并且当控制信号CUTN变为高电平时，每个读出放大器110的较高节点N3和驱动电路190的较高输出端S1短路，并且每个读出放大器110的较低节点N4和驱动电路190的较低输出端S2短路。因此，每个读出放大器110可以接收工作电位和预充电电位VBL。
上面说明了本实施例半导体器件100相关部分的电路结构。下面将要说明本实施例半导体器件100的工作情况。
图3用于说明本实施例半导体器件100工作情况的时序图。按照实际的情况，由于对于每个控制信号(WL、EQ、RSAP、RSAN、CUTP、和CUTN)的电位变化而言，都需要一定的时间，所以，发生变化的电位的波形都是以预定的倾斜度出现的。但是在图3中，忽略了每个控制信号电位变化所需的时间，所示变化的电位的波形都是垂直的。
首先，在数据读出前(在时间t11之前)，字线WL处在低电平。因此，位线BL和反向位线BLB的电位都保持在预充电电平(＝VBL)。在这个周期期间，控制信号CUTP为低电平，控制信号CUTN为高电平。因此，断路晶体管141和142都处在导通状态。因而，每个读出放大器110都连接到驱动电路190上。在这个周期期间，控制信号EQ为高电平，并且，均衡器130是有效的。因此，每个读出放大器110都通过均衡器130并且经过较高节点N3和较低节点N4均衡成预充电电位VBL。
换句话说，由于读出放大器110使用信号节点N1和N2作为相互参照电位，所以信号节点N1和N2的均衡，即信号节点N1和N2的均衡是一项重要的操作。与均衡器130类似的电路(未示出)将信号节点N1和N2设定为相同的电位。
此外，在本实施例中，均衡器130将较高输出端S1和较低输出端S2的电位均衡为预充电电位VBL。当断路晶体管141和142在这种状态下导通时，可使读出放大器得到均衡。在激励均衡器130的整个周期内，断路晶体管141和142不需要处在导通状态。相反，在激励均衡器130的至少一部分周期期间内，断路晶体管141和142处在导通状态就足够了。
接下去，在时间t11，将字线WL激励到高电平，借此可以启动数据读出，并且将控制信号EQ改变成低电平。结果，使均衡器130受到激励。采用这种布置，在位线BL的电位和反向位线BLB的电位之间产生电压差ΔV。在图3中，位线BL的电位增高ΔV。这时，因控制信号RSAP保持在高电平，控制信号RSAN保持在低电平，所以尚未实行放大操作。
在构成读出放大器的晶体管111-114的阈值电压小于ΔV的情况下，特别是在所述阈值电压接近0伏的情况下，通过在信号节点N1和N2之间产生的电位差ΔV，使晶体管111-114之一导通。
假定位线BL的电位从预充电电位VBL开始增加ΔV(＝VBL+ΔV)，并且假定反向位线BLB的电位因字线WL的激励而保持在预充电电位VBL。在这种情况下，有如表示读出放大器110的一部分的图4A所示那样，P沟道MOS晶体管111的电位超过阈值电压，因此，产生不必要的导通。因而，电荷(电流i)从位线BL流向驱动电路190的较高输出端S1，并且位线BL的电位下降。
在这种情况下，假定不存在断路晶体管141，并且假定P沟道MOS晶体管直接连接到驱动电路190的较高输出端S1，有如作为对照例的图4B所示者。由于多个读出放大器110共同连接到驱动电路190的较高输出端S1，并且由于电容相当大，所以位线BL上的大量电荷都流到驱动电路190的较高输出端S1。结果，使位线BL的电位逐渐下降。进而，还存在一种可能性，即读出放大器110不可能进行放大。换句话说，数据受到破坏。
然而，有如图4A所示那样，当在读出放大器110的较高节点N3和驱动电路190的较高输出端S1之间提供断路晶体管141时，并且这个断路晶体管在相关的周期期间被设定到离线状态时，电荷自位线BL的向外流动会立即停止。具体来说，当位线BL的电位(＝信号节点N1)和较高节点N3的电位因电荷流出而彼此一样时，P沟道MOS晶体管111截止。没有任何更多的电荷流出。结果，可以使位线BL的电位减小保持最小。
在构成读出放大器110的其它晶体管112-114中，也会发生晶体管的不必要导通现象。换句话说，当位线BL的电位保持在预充电电位VBL时，以及当反向位线BLB的电位从预充电电位VBL开始增高ΔV(＝VBL+ΔV)时，电荷从反向位线BLB流出，反向位线BLB的电位会因P沟道MOS晶体管113的导通而减小。
当位线BL的电位从预充电电位VBL开始减小ΔV(＝VBL-ΔV)时，以及当反向位线BLB的电位保持在预充电电位VBL时，电荷流入位线BL，位线BL的电位会因N沟道MOS晶体管112的导通而增高。当位线BL的电位保持在预充电电位VBL时，并且当反向位线BLB的电位从预充电电位VBL开始减小ΔV(＝VBL-ΔV)时，电荷流入反向位线BLB，反向位线BLB的电位会因N沟道MOS晶体管114的导通而增高。
在上述情况下，当设置断路晶体管141和142时，以及在相关的周期期间内将这些断路晶体管能设置成离线状态时，就可以立即停止电荷从位线BL和反向位线BLB的流出和流入。为了实现这一目的，本实施例在时间T11，将控制信号CUTP设置成高电平，并将控制信号CUTN设置成低电平，由此即可使每个读出放大器110与驱动电路190断开。
接下去在时间t12，控制信号CUTP变为低电平，并且控制信号CUTN变为高电平，借此使每个读出放大器110与驱动电路190相连。控制信号RSAP变为低电平，并且控制信号RSAN变为高电平，借此提供工作电位，以便激励读出放大器110。
结果，使信号节点N1和N2之间的电位差ΔV被放大。位线BL的电位和反向位线BLB的电位之一增加到电源电位VDD，另一个位线的电位减小到地电位GND。于是，读出放大器110的放大操作结束。
如上所述，按照本实施例，在每个读出放大器110和驱动电路190之间设置断路晶体管141和142。在从激励字线WL直到激励读出放大器110的周期期间内，将断路晶体管141和142设置成离线状态。因此，可以立即停止电荷从位线BL和反向位线BLB的流出和流入。
于是，即使当构成每个读出放大器110的晶体管111-114的阈值电压减小到接近0伏，以便以较高的灵敏度提高放大操作的速度，也可以有效地阻止因晶体管111-114的不必要导通所引起的数据破坏。
在上述实施例中，虽然在从激励字线WL直到激励读出放大器110的整个周期期间内将断路晶体管141和142设置成离线状态，但本发明不限于这种安排。作为另一种可供选择的方式，也可以在从激励字线WL直到激励读出放大器110周期的至少一部分期间内，将断路晶体管141和142设置成离线状态。
为了充分地减小电荷的流出和流入，优选的作法是，在从激励字线WL直到激励读出放大器110周期的主要部分期间内，将断路晶体管141和142设置成离线状态。最为优选的作法是，在从激励字线WL直到激励读出放大器110的基本上为整个的周期期间内都将断路晶体管141和142设置成离线状态，就像上述实施例中所述的那样。
虽然上述实施例中对应于每个读出放大器110提供一个断路晶体管141和一个断路晶体管142，但是也可以向多个读出放大器110提供一个断路晶体管141和一个断路晶体管142。
图5是表示半导体器件200相关部分的电路图，其中对两个读出放大器设置一个断路晶体管141和一个断路晶体管142。如图5所示，即使当对半导体器件200的两个读出放大器110设置一个断路晶体管141和一个断路晶体管142，当从激励字线WL直到激励读出放大器110的至少一部分周期期间内将断路晶体管141和142设置成离线状态时，也可以获得与上述的实施例类似的结果。
不仅可以对两个读出放大器110设置一个断路晶体管141和一个断路晶体管142，还可以对三个或多个读出放大器110设置一个断路晶体管141和一个断路晶体管142。当对多个读出放大器110设置一个断路晶体管141和一个断路晶体管142时，会有更多的电荷流出和流入。考虑到这个事实，并且考虑到可以使用尺寸极小的断路晶体管141和142，优选的作法是对很少数目的读出放大器110设置一个断路晶体管141和一个断路晶体管142。
最为优选的是，对每-个读出放大器110设置一个断路晶体管141和一个断路晶体管142。
虽然上述实施例中把断路晶体管141连接到读出放大器110的较高节点N3，而将断路晶体管142连接到读出放大器110的较低节点N4，但是可以省去这些连接之一。当在构成每个读出放大器110的晶体管中的P沟道MOS晶体管111、113阈值电压的偏差和N沟道MOS晶体管112、114阈值电压的偏差之间存在差别时，省去这些连接中之一是有效的。
图6是表示半导体器件300相关部分的电路图，其中省去断路晶体管142。
按照这个例子，可以抑制电荷从位线BL和反向位线BLB向读出放大器110的较高输出端S1的流出。然而，不可能抑制电荷从较低输出端S2向位线BL和反向位线BLB内的流动。
按照这个半导体器件300，P沟道MOS晶体管111和113阈值电压的偏差大于N沟道MOS晶体管112和114阈值电压的偏差。因此，在电荷向较高输出端S1的流出比电荷从较低输出端S2的流入更加明显时，这一半导体器件300特别有效。
当P沟道MOS晶体管111和113阈值电压的偏差很大时，在控制信号RSAP之前激励控制信号RSAN是有效的，借此可稳定读出放大器110的工作，如在图7的时序图所示那样。
如图7所示，在实行这种工作过程时，在从激励控制信号RSAN(时间t22)直到激励控制信号RSAP(t23)的一个周期期间内，位线BL和反向位线BLB的电位，即P沟道MOS晶体管111和113的电位减小。结果，在这个周期期间，有些情况下，会加速进行电荷向较高输出端S1的流出。然而，即使当实行这种操作时，通过将断路晶体管141连接到读出放大器110的较高节点N3，可以有效地抑制电荷向较高输出端S1的流出，就像图6中所示的半导体器件300那样。
另一方面，图8是表示半导体器件400相关部分的电路图，其中省去了断路晶体管141。
按照这个例子，可以抑制电荷从较低输出端S2向位线BL和反向位线BLB的流动。然而，不能抑制电荷从位线BL和反向位线BLB向读出放大器110的较高输出端S1的流出。
按照这个半导体器件400，N沟道MOS晶体管112和114阈值电压的偏差大于P沟道MOS晶体管111和113阈值电压的偏差。因此，在电荷从较低输出端S2的流入比电荷向较高输出端S1的流出更加明显示时，这种半导体器件400特别有效。
当N沟道MOS晶体管112和114阈值电压的偏差很大时，在控制信号RSAN之前激励控制信号RSAP是有效的，借此可以稳定读出放大器110的工作过程，有如图9的时序图中所示那样。
如图9所示，在实行这种工作过程时，在从激励控制信号RSAP(时间t32)直到激励控制信号RSAN(t33)的一个周期期间内，位线BL和反向位线BLB的电位，即N沟道MOS晶体管112和114的电位减小。
于是，在这个周期期间内，在一些情况下会加速进行电荷从较低输出端S2的流入。然而，即使在进行这种操作时，通过使断路晶体管142连接到读出放大器110的较低节点N4，可以有效地抑制电荷从较低输出端S2的流入，就像图8中所示的半导体器件400那样。
另外，本发明半导体器件的优点在于，能够更为精确地进行在位线BL和反向位线BLB中发生的电流泄漏(位线泄漏)的评估测试。换句话说，通过使从激励字线WL(见图3中的时间t11)开始直到激励读出放大器110(见图3中的时间t12)的周期比通常的工作周期增大，以进行位线泄漏的评估测试。
如上所述，按照常规的作法，不可能确定随着时间的流逝是因电流泄漏抑或是因电荷流出到读出放大器110而致位线BL和反向位线BLB的电位减小。即使在这种测试中位线BL和反向位线BLB的电位减小是很小的，也能通过从读出放大器110的电荷流入来补偿位线泄漏。
然而，按照本发明的半导体器件，在从激励字线WL直到激励读出放大器110的至少一部分周期期间内，可以使读出放大器110与驱动电路190上断开。因此，可以按较高的精度评估位线泄漏。
如上所述，按照本发明，断路器可以使读出放大器与驱动电路断开。因此，通过在从激励字线WL直到激励读出放大器110的至少一部分周期期间内断开读出放大器和驱动电路，可以立即停止电荷从位线的流出以及电荷向位线内的流入。
于是，即使当构成读出放大器的晶体管阈值电压减小到接近0伏，以便能以较高的灵敏度提高放大操作的速度时，也能有效地阻止由于晶体管的不必要导通所引起的数据破坏。
由于能够有效地阻止电荷从位线流出以及电荷流入位线，所以，可以按很高的精度评估在位线中发生的电流泄漏。
本发明决不限于前述各实施例，而是在权利要求书中列出的本发明的范围内各种不同的改进都是可能的，当然，这些改进都包括在本发明的范围之内。
权利要求
1.一种半导体器件，包括至少一个读出放大器；驱动电路，用于按照可控制的方式向读出放大器提供预定电位；和至少一个断路器，所述断路器设在读出放大器和驱动电路之间，用以使读出放大器与驱动电路断开。
2.根据权利要求1所述的半导体器件，其中，对驱动电路设置多个读出放大器。
3.根据权利要求2所述的半导体器件，其中，对每个读出放大器提供所述断路器。
4.根据权利要求3所述的半导体器件，其中，所述断路器响应共同提供给断路器的控制信号而工作。
5.根据前述权利要求1-4中任一项所述的半导体器件，其中，所述驱动电路包含对读出放大器提供工作电压的激励电路。
6.根据权利要求5所述的半导体器件，其中所述读出放大器具有信号节点，向这里提供要放大的信号；较高节点，向这里提供放大所必需的第一工作电压；较低节点，向这里提供放大所必需的第二工作电压；所述驱动电路包括较高输出端，激励电路向这里提供第一工作电位；和较低输出端，激励电路向这里提供第二工作电位；所述断路器包括晶体管，所述晶体管连接到以下两个位置中的至少一个在读出放大器的较高节点和驱动电路的较高输出端之间的位置，以及在读出放大器的较低节点和驱动电路的较低输出端之间的位置。
7.根据权利要求6所述的半导体器件，其中，所述激励电路包含第一和第二激励晶体管，第一激励晶体管连接在第一电源电位和较高输出端之间，第二激励晶体管连接在第二电源电位和较低输出端之间。
8.根据权利要求6所述的半导体器件，其中，所述驱动电路还包含均衡器，所述均衡器连接在驱动电路的较高输出端和较低输出端之间，并通过读出放大器的较高节点和较低节点均衡读出放大器。
9.一种半导体器件，包括字线；位线；存储单元，所述位线受到激励时，所述存储单元连接到所述位线；读出放大器，它连接到所述位线；激励电路，所述激励电路通过向读出放大器提供工作电压激励读出放大器；断路器，在从激励字线直到激励读出放大器的至少一部分周期期间内所述断路器使读出放大器与激励电路断开。
10.根据权利要求9所述的半导体器件，其中，还包括用于均衡读出放大器的均衡器；所述断路器在均衡器受到激励的至少一部分周期期间内使读出放大器连接到均衡器。
11.根据权利要求10所述的半导体器件，其中，所述断路器从连接状态变到断开状态，所述断开状态与均衡器从无效状态变到有效状态有关；并且，所述断路器从断开状态变到连接状态，所述连接状态与激励电路从无效状态变到有效状态有关。
12.根据权利要求9-11中任一项所述的半导体器件，其中所述读出放大器包含与位线连接的信号节点；较高节点，向这里提供放大所必需的第一工作电压；较低节点，向这里提供放大所必需的第二工作电压；所述激励电路包含较高输出端，激励电路向这里提供第一工作电位；以及较低输出端，激励电路向这里提供第二工作电位；所述断路器包含晶体管，所述晶体管连接到以下两个位置中的至少一个在读出放大器的较高节点和激励电路的较高输出端之间的位置，以及在读出放大器的较低节点和激励电路的较低输出端之间的位置。
13.根据权利要求12所述的半导体器件，其中，所述激励电路包含第一和第二激励晶体管，第一激励晶体管连接在第一电源电位和较高输出端之间，第二激励晶体管连接在第二电源电位和较低输出端之间。
14.根据权利要求13所述的半导体器件，其中，将所述第一激励晶体管和第二激励晶体管设置成依次被导通。
15.根据权利要求14所述的半导体器件，其中将第一激励晶体管设置成在第二激励晶体管之后为导通状态；所述断路器包含至少一个晶体管，所述晶体管连接在读出放大器的较高节点和激励电路的较高输出端之间。
16.根据权利要求14所述的半导体器件，其中，将第一激励晶体管设置成在第二激励晶体管之前为导通状态；所述断路器包含至少一个晶体管，所述晶体管连接在读出放大器的较低节点和激励电路的较低输出端之间。
17.一种测试半导体器件的方法，所述半导体器件包括字线；位线；存储单元，响应字线的激励所述存储单元与位线连接；与位线连接的读出放大器；激励电路，通过向读出放大器提供工作电压，所述激励电路激励读出放大器；所述的方法包括如下步骤激励字线；在从激励字线直到激励读出放大器的至少一部分周期期间内，断开读出放大器和激励电路；评估位线中发生的电流泄漏。
18.根据权利要求17所述的测试半导体器件的方法，其中，把从激励字线直到激励读出放大器的周期设置成比通常的工作周期长。
全文摘要
一种半导体器件，包括读出放大器；驱动电路，用于按照可控制的方式对读出放大器提供预定电位；以及断路晶体管，所述断路晶体管设置在读出放大器和驱动电路之间。按照本发明，断路晶体管可以使读出放大器与驱动电路断开。因此，当在从激励字线直到激励读出放大器的至少一部分周期期间内使读出放大器与驱动电路断开时，能够立即停止从位线流出电荷和向位线流入电荷。
文档编号G11C11/34GK1866398SQ20061007786
公开日2006年11月22日 申请日期2006年5月9日 优先权日2005年5月19日
发明者松本康宽 申请人:尔必达存储器股份有限公司