专利名称：用于使信号与时钟信号同步的集成半导体存储设备的制作方法
技术领域：
本发明涉及一种用于使诸如数据信号之类的信号与时钟信号同步的集成半导体存储设备。本发明还涉及一种用于使诸如数据信号之类的信号与时钟信号同步的方法。
背景技术：
图1表示了具有存储单元阵列40的半导体存储器100。该存储单元阵列包括设计为诸如DRAM(动态随机存取存储器)单元的存储单元。为了简单起见，在存储单元阵列40中仅表示了一个存储单元，其包括存储电容器SC和选择晶体管AT。选择晶体管AT的控制端与字线WL相连。存储电容器SC与用于施加基准电势的接线端相连，其通过选择晶体管的可控路径与位线BL相连。
与施加到时钟端T100的外部时钟信号CLKE同步地控制读取或者写入访问。时钟接收器电路20接收该外部时钟信号CLKE，并且生成内部时钟信号CLKI。与该内部时钟信号CLKI相同步地操纵内部程序，例如通过接通和断开选择晶体管AT来激活存储单元SZ。
为了对存储单元进行读取访问，从外部向与控制电路10相连的控制端S100b施加读取命令RD。因此，为了读取访问激活存储单元SZ，并且向用于缓存的输出电路50提供存储在存储单元SZ中的数据项DQ。在已经接收到读取命令RD之后，控制电路10与内部时钟信号CLKI的上升和下降沿同步地生成内部读取命令信号PAR。将该内部读取命令信号PAR发送到等待时间计数电路30。在根据施加到控制端S100a的配置信号MR确定的延迟时间之后，等待时间计数电路30与内部时钟信号CLKI同步地生成时移内部读取命令信号OUT。该时移内部读取命令信号OUT激励输出电路50。因此，能够使输出电路50向数据端IO100输出缓存数据项DQ。
由于输出电路50的内部延迟和处理时间，该数据项DQ不能在外部读取命令RD施加到控制端S100b的时刻同时出现，输出电路50的内部延迟和处理时间主要受到该输出电路的数据路径延迟时间tDP和出芯片驱动延迟时间tOCD的影响。为了避免在已经将外部读取命令RD施加到控制端S100b之后的任意时刻在数据端IO100处生成数据项，根据配置信号MR将施加外部读取命令RD与在数据端IO100处出现适当的数据项的时刻之间的等待时间设为预定的值。该等待时间通常由所谓的CAS等待时间表示。
取代使用单独的内部时钟信号CLKI，新式SDRAM(同步动态随机存取存储器)设备以不同的时钟域工作。例如，向诸如图1的时钟接收器20的时钟接收器施加外部时钟信号，并且该接收器生成系统时钟信号CLKD，该信号相对于外部时钟信号CLKE具有延迟。DLL(延迟锁定回路)电路与用于生成DLL时钟信号DLLCLK的时钟接收器电路相连，该DLL时钟信号具有相对于系统时钟信号CLKD恒定的超前时间。内部读取命令信号PAR例如由控制电路10与系统时钟信号CLKD相同步地生成，而时移内部读取命令信号OUT由等待时间计数电路30与DLL时钟信号DLLCLK相同步地生成。
图2表示了时钟信号CLKE、CLKD与DLLCLK之间的关系。系统时钟信号CLKD相对于外部时钟信号CLKE延迟了时钟接收器延迟时间tRCV，该时钟接收器延迟时间包括随后的驱动器延迟时间。DLL时钟信号DLLCLK“超前”于系统时钟信号CLKD。两个时钟信号CLKD与DLLCLK之间的时移tA等于延迟时间tRCV、tDP与tOCD之和。DLL电路设定并保持这种关系，并且这种关系在DLL电路锁定并且时钟未切换的任意时刻均是有效的，例如当该集成存储器按照造成时钟信号非连续性的功率下降模式工作时。选择DLL时钟信号DLLCLK的时移tA，使得当利用时移内部读取命令信号OUT在DLL时钟信号DLLCLK的标记沿激励输出电路50时，由DLL时钟信号DLLCLK内部触发的数据项DQ表现为与外部时钟信号CLKE的标记沿外部对准。
时移tA可以随着温度和电源电压改变。然而，DLL电路将DLL时钟信号DLLCLK反复调整为系统时钟信号CLKD。如图2所示，该DLL时钟信号DLLCLK“超前”于外部时钟信号CLKE和内部时钟信号CLKD。外部时钟信号CLKE、系统时钟信号CLKD和DLL时钟信号DLLCLK被标记的上升沿按照一定方式相互对应，使得时钟接收器电路20生成系统时钟信号CLKD的标记上升沿，其延迟相对于外部时钟信号CLKE的相应边沿激励时钟接收器电路20的时刻具有延迟时间tRCV。此外，如果在DLL时钟信号DLLCLK的标记上升沿启动输出电路50，则在外部时钟信号CLKE的标记上升沿时在数据端IO100处出现缓存在输出电路50中的数据项。在图2所示的实例中，DLL电路按照一定方式生成DLL时钟信号，使得DLL时钟信号DLLCLK的相应沿“超前”于系统时钟信号CLKD的相应沿1.5个时钟周期的时移tA。
图3A表示了两个时钟信号CLKD和DLLCLK。DLL时钟信号DLLCLK“超前”于系统时钟信号CLKD。在系统时钟域内生成内部读取命令信号PAR，而在DLL时钟域内生成时移内部读取命令信号OUT。如果将要在系统时钟信号CLKD的标记上升沿EC0有效的时刻在数据端IO100处出现数据信号，则在DLL时钟信号DLLCLK的标记上升沿ED0时该时移内部读取命令信号OUT必须是有效的，该标记上升沿ED0超前于系统时钟信号CLKD的标记上升沿EC0 1.5个时钟周期。然而，在实际的实施方式中，这是不可能的，因为时移内部读取命令信号OUT是在等待时间计数电路30受到内部读取命令信号PAR激励之后生成的。如果在系统时钟信号CLKD的标记上升沿EC0的时刻生成内部读取命令信号PAR，则时移时钟信号DLLCLK的标记上升沿ED0已经提前经过了1.5个时钟周期。这意味着，利用图3A所示的时钟构象(clockconstellation)，等待时间计数电路30能够生成时移内部读取命令信号OUT，其相对于DLL时钟信号DLLCLK的标记沿ED0的时钟周期仅具有至少两个时钟周期tCK的目标延迟。
图3B表示了比图3A所示的时钟信号具有更高频率的系统时钟信号CLKD和DLL时钟信号DLLCLK。时移tA与图3A所示的时移相同，这是因为时移仅取决于数据路径延迟时间tDP、出芯片驱动器延迟时间tOCD和时钟接收器延迟时间tRCV的恒定参数。由于频率更高，系统时钟信号CLKD和DLL时钟信号DLLCLK的相应沿EC0和ED0相对于彼此时移了大约三个时钟信号。如果内部读取命令信号PAR在系统时钟信号CLKD的标记沿EC0时是有效的，则仅在相对于DLL时钟信号DLLCLK的标记上升沿0延迟了3、4、......、m个时钟周期的上升沿ED3、ED4、......、EDm时生成时移内部读取命令信号OUT。
如果时钟频率非常低，例如如图3C所示，利用系统时钟信号CLKD的标记上升沿EC0生成并触发内部读取命令信号PAR，该标记上升沿EC0超前于DLL时钟信号DLLCLK的上升沿较长时间ED1，但是在DLL时钟信号DLLCLK的标记上升沿ED0之后。
DLL时钟信号DLLCLK的标记沿ED0与生成时移内部读取命令信号OUT的沿之间的时钟周期tCK的数量取决于配置信号MR。CAS等待时间是表示在向控制端S100b施加外部读取命令信号RD以开始对存储单元进行读取访问的时刻与在数据端IO100处出现该存储单元的数据项DQ的时刻之间的时钟周期数量的值。排除(drive out)数据之前的一个时钟周期，必须激活数据选通信号的前同步信号。为此，使时移内部读取命令信号OUT与DLL时钟信号DLLCLK的上升沿同步，该上升沿比CAS等待时间表示的值提前一个时钟周期tCK。
图3A表示了时移内部读取命令信号OUT与DLL时钟信号DLLCLK的上升沿ED2同步的构象，上升沿ED2在DLL时钟信号DLLCLK的标记上升沿ED0之后两个时钟周期tCK。对于这种构象的CAS等待时间等于3。
在图3B中，最小的可能目标延迟比DLL时钟信号DLLCLK的标记上升沿ED0迟三个时钟周期tCK。对于这种构象的CAS等待时间等于4。
在图3C中，使时移内部读取命令信号OUT与DLL时钟信号DLLCLK的位于上升沿ED0之后的第一个上升沿ED1同步。对于这种时钟构象的CAS等待时间等于2。
图4表示了用于图形DRAM中的实施方式，从而使由内部读取命令信号PAR获得的时移内部读取命令信号OUT与DLL时钟信号DLLCLK的上升沿之一同步。输入到等待时间计数电路30’的配置信号MR给出了DLL时钟信号DLLCLK的上升沿ED0与时移内部读取命令信号OUT与其同步的边沿之间的时移。时钟生成电路20’包括时钟接收器21’、DLL电路22’和DLL反馈延迟电路23’。向时钟接收器电路21’提供外部时钟信号CLKE，并且该电路生成系统时钟信号CLKD，DLL电路22’使该信号发生时移，并且在DLL时钟域内将其作为DLL时钟信号DLLCLK输出。将DLL时钟信号DLLCLK驱动到等待时间计数电路30’。该等待时间计数电路30’还受到时钟信号PARCLK的驱动，该时钟信号是由DLL反馈延迟电路23’生成的。时钟信号PARCLK是相对于DLL时钟信号DLLCLK延迟了4...6ns并且余量(margin)为DLL时钟信号DLLCLK的0.5个时钟周期的时钟信号。
等待时间计数电路30’包括输入计数电路31’和输出计数电路32’。输出计数电路32a’通过移位寄存器32b’与包括FIFO(先入先出)锁存单元的锁存电路33’相连。该移位寄存器32b’受到由等待时间解码器34’从配置信号MR获得的控制信号的驱动。与延迟时钟信号PARCLK相同步地生成控制信号iPoint’。与DLL时钟信号DLLCLK相同步地生成控制信号oPoint’。根据控制信号iPoint’的状态，将内部读取命令信号PAR锁存到锁存电路33’的一个FIFO锁存单元中。根据控制信号oPoint’的状态从所述的一个FIFO锁存单元中释放内部读取命令信号PAR。在移位寄存器32b’中生成的移位确定了时移内部读取命令信号OUT相对于内部读取命令信号PAR延迟的时钟周期数量。
在所述的图形DRAM解决方案中，控制信号iPoint’与oPoint’仅在锁定DLL电路22’之后对准一次。利用在集成存储器的初始化阶段中的初始化程序完成该对准。在初始化程序终止之后，将集成存储器切换到读取或写入访问的正常操作模式。在正常操作模式下，必须按照一定方式执行全部时钟切换，使得控制信号iPoint’与oPoint’保持对准。然而，未对准控制信号保持稳定，直到下一次复位DLL电路为止。中间复位是不可能的。这表示通常用于图形DRAM的解决方案不允许控制信号iPoint’和oPoint’的自调整。
此外，在快速恢复功率下降退出(power down exit)之后的控制信号iPoint’和oPoint’的状态过程中出现问题。由DLL时钟信号DLLCLK获得时钟信号PARCLK，并且相对于DLL时钟信号DLLCLK延迟了几个时钟周期tCK，控制信号iPoint’与该时钟信号PARCLK同步。由于功率下降退出之后的非常紧的定时预算，可能不存在可用于锁存早先内部读取命令信号PAR的时钟信号PARCLK。
用于使内部读取命令信号PAR与DLL时钟信号DLLCLK同步的另一种方法用于商品DRAM中。在这种情况下，以不同的延迟时间生成由DLL时钟信号DLLCLK获得的几个时钟信号。在随后步骤中，与不同延迟时钟信号相同步地锁存内部读取命令信号PAR，直到与DLL时钟信号DLLCLK同步锁存了该信号为止。然而，由于新式DRAM中的高工作频率，确保可靠同步所需的大量不同延迟的时钟信号不再有效。因此，使用这种同步解决方案的集成半导体存储器仅能够以低频工作。
发明内容
本发明的目的是限定一种用于以非常高的可靠性使信号与时钟信号同步的集成半导体存储设备。本发明的另一目的是限定一种可以以非常高的可靠性使信号与时钟信号同步的方法。
利用用于使信号与时钟信号同步的集成半导体存储器实现了涉及集成半导体存储设备的目的，该集成半导体存储器包括用于施加配置信号的第一控制端；用于生成第一时钟信号和第二时钟信号的时钟生成电路，所述第二时钟信号相对于所述第一时钟信号发生时移；用于生成第一控制信号并生成内部时钟信号的第一控制电路，该内部时钟信号相对于所述第一时钟信号发生延迟。第一控制电路设计为使其在取决于所述配置信号的时刻与所述内部时钟信号同步地生成所述第一控制信号。此外，集成半导体存储设备包括用于与所述第二时钟信号同步地生成第二控制信号的第二控制电路；用于锁存第一命令信号并释放第二命令信号的锁存电路。该锁存电路设计为当所述第一控制信号激励所述锁存电路时，将所述第一命令信号与所述内部时钟信号同步地锁存在所述锁存电路中，并且当所述第二控制信号激励所述锁存电路时，将所述第二命令信号与所述第二时钟信号同步地从所述锁存电路释放。
通过根据由第一时钟信号获得的时钟信号控制第一控制信号的生成，并且通过根据第二时钟信号控制第二控制信号的生成，可以实现自调整对准电路概念。因此避免了例如根据图形DRAM的等待时间计数电路的实施例，如通常使用的触发到第一控制信号的时钟信号的非常大的延迟。如果在功率下降模式之后再次激励该集成半导体存储器，则非常快地执行第一与第二控制信号的对准，在该模式下该集成半导体存储器以一种待机模式工作以节约能源，并且没有进行读取或者写入访问。此外，在功率下降退出之后，即使第二时钟信号仍然无效，也能够将第一命令信号锁存在锁存电路中，这是因为该锁存程序与第一时钟信号同步运行，该第一时钟信号在功率下降退出之后立刻有效。因此，能够锁存最早可能的第一命令信号，例如内部读取命令信号。
在集成半导体存储设备的另一种发展中，该集成半导体存储设备包括用于施加外部时钟信号的时钟端，其中将所述外部时钟信号提供给所述时钟生成电路。提供了用于与所述外部时钟信号同步地施加外部命令信号的第二控制端。该时钟生成电路设计为，其以取决于所述外部时钟信号频率的频率生成所述第一和第二时钟信号，其中所述第一时钟信号相对于所述外部时钟信号延迟了第一延迟时间。提供了用于与所述第一时钟信号同步地生成所述第一命令信号的第三控制电路，其中所述第三控制电路设计为，其在受到所述外部命令信号激励之后生成所述第一命令信号。
在一种改进中，该集成半导体存储设备包括至少一个存储单元以存储数据项；用于输出所述数据项的数据端，以及用于缓存所述数据项并在所述数据端处提供所述数据项的输出电路。当所述外部命令信号施加到所述第二控制端时，为所述读取访问激活存储单元，其中在所述读取访问过程中，将所述数据项从所述存储单元提供到所述输出电路，以用于缓存所述数据项。该输出电路设计为，在受到所述第二命令信号激励之后，其在第二延迟时间之后在所述数据端处提供所述数据项。
根据集成半导体存储设备的另一种设计，将所述第一时钟信号提供给所述第一控制电路，并且将所述第二时钟信号提供给所述第二控制电路。
在该集成半导体存储设备的另一种变化实施例中，所述时钟生成电路设计为，使得所述时钟生成电路生成的所述第二时钟信号的第一时钟周期的沿相对于所述第一时钟信号的第一时钟周期的边沿时移了第一时移，其中所述第一时移等于第一和第二延迟时间的和。第一控制电路设计为，使得所述第一控制电路生成的所述内部时钟信号的第一时钟周期的边沿相对于所述第一时钟信号的所述第一时钟周期的所述边沿延迟了第二时移，其中所述第二时移的持续时间至少为所述第三控制电路的处理时间，所述处理时间等于所述第一时钟信号的所述第一时钟周期的所述边沿与所述第三控制电路生成所述第一控制信号时的时刻之间的持续时间。此外，第一控制电路设计为，使得所述第一控制信号的状态相对于所述内部时钟信号的所述第一时钟周期移位了所述内部时钟信号的多个时钟周期，其中所述时钟周期的数量取决于所述配置信号。第二控制电路设计为，其在所述第二时钟信号的所述第一时钟周期时生成所述第二控制信号。
在该集成半导体存储设备的另一种实现方案中，所述第一控制电路包括用于生成第一计数信号的计数电路；用于生成时移第一计数信号的移位寄存器；用于生成所述第一控制信号的锁存器，以及延迟/时钟电路。将第一时钟信号提供给所述第一控制电路的所述时钟/延迟电路。将该配置信号提供给所述第一控制电路的所述移位寄存器。所述第一控制电路的延迟/时钟电路设计为，其生成根据所述第一时钟信号获得的所述内部时钟信号。将该内部时钟信号提供给所述第一控制电路的所述计数电路。所述第一控制电路的计数电路设计为，其与所述内部时钟信号相同步地生成所述第一计数信号。将该第一计数信号提供给所述第一控制电路的所述移位寄存器。所述第一控制电路的移位寄存器设计为，其与所述内部时钟信号同步地生成所述时移第一计数信号，其中所述时移第一计数信号的状态相对于所述内部时钟信号的所述第一时钟周期移位了所述内部时钟信号的多个时钟周期。所述时移第一计数信号和所述内部时钟信号激励所述第一控制电路的锁存器。所述第一控制电路的锁存器设计为，其与所述内部时钟信号同步地生成所述第一控制信号。
根据集成半导体存储设备的另一种优选设计方案，第二控制电路包括用于生成第二计数信号的计数电路，以及用于生成所述第二控制信号的移位寄存器。所述第二时钟信号激励所述第二控制电路的计数电路。所述第二控制电路的计数电路设计为，其与所述第二时钟信号同步地生成所述第二计数信号。将该第二计数信号提供给所述第二控制电路的移位寄存器。所述第二控制电路的移位寄存器设计为，其与所述第二时钟信号同步地生成所述第二控制信号，其中所述第二计数信号的状态相对于所述第二时钟信号的所述第一时钟周期移位了所述第二时钟信号的多个时钟周期。
在集成半导体存储设备的优选实施例中，所述第二控制电路包括用于生成第一内部控制信号的锁存器。所述第一计数信号激励所述第二控制电路的锁存器。所述第二控制电路的锁存器设计为，其在所述内部时钟信号的所述第一时钟周期时生成表示所述第一计数信号状态的所述第一内部控制信号的状态。将该第一内部控制信号提供给所述第二控制电路的所述移位寄存器。
在集成半导体存储设备的另一实施例中，第一控制电路包括用于生成第二内部控制信号的所述延迟/时钟电路。第二控制电路包括用于生成第三内部控制信号的所述计数电路。将第三内部控制信号提供给所述第一控制电路的所述延迟/时钟电路。所述第二控制电路的计数电路设计为，当所述第二控制电路的所述计数电路生成了所述第二计数信号状态的改变时，其生成所述第三内部控制信号。所述第一控制电路的延迟/时钟电路设计为，其在所述内部时钟信号的所述第一时钟周期时生成所述第二内部控制信号的第一状态。向所述第二控制电路的锁存器提供所述第二内部控制信号。所述第二控制电路的锁存器设计为，当所述第二内部控制信号呈现所述第一状态时，其生成具有所述第一内部控制信号的所述状态的所述第一内部控制信号，其表示所述第一计数信号的所述状态。
集成半导体存储设备的另一实施例提供了所述第一控制电路的延迟/时钟电路，其包括延迟电路、第一锁存器和用于生成所述第二内部控制信号的第二锁存器。按照一定方式设计并设置该延迟电路和锁存电路，使得它们使所述第三内部控制信号延迟了所述第一时移，以便使其与所述第一时钟信号同步，然后使其延迟第三时移，以生成所述第二内部控制信号，其中所述第三时移短于所述第二时移。
在集成半导体存储设备的另一种改进形式中，锁存电路包括锁存器，其中所述锁存电路的每个所述锁存器具有输入端和输出端。输入端彼此相连，以便根据所述第一控制信号的状态将所述第一命令信号锁存到所述锁存器之一中。输出端彼此相连，以便根据所述第二控制信号的状态从所述锁存器之一中释放所述第二命令信号。
所述锁存电路的每个所述锁存器可以包括三状态输出。
在集成半导体存储设备的优选实施例中，该时钟生成电路包括用于生成第二时钟信号的延迟锁定回路电路。
在集成半导体存储设备的另一优选实施例中，所述第一控制电路的计数电路和所述第二控制电路的所述计数电路均设计为环形计数器。
根据集成半导体存储设备的另一实施例，所述第一控制电路的计数电路和所述第二控制电路的计数电路均设计为格雷码计数电路。
根据集成半导体存储设备的另一实施例，所述第一控制电路的计数电路和所述第二控制电路的计数电路均设计为二进制码计数电路。
依照集成半导体存储设备的其它特征，所述第一控制电路的所述移位寄存器和所述第二控制电路的所述移位寄存器均设计为桶形移位器。
根据集成半导体存储设备的另一优选实施例，所述第一和第二控制电路的每个锁存器包括触发器。
以下限定了一种在集成半导体存储设备中使信号与时钟信号同步的方法。根据所述方法，提供了一种集成半导体存储设备，其至少包括存储单元；用于输出数据项的数据端；用于施加外部时钟信号的时钟端；用于施加配置信号的第一控制端；用于与所述外部时钟信号同步地施加外部命令信号第二控制端；用于生成第一和第二时钟信号的时钟生成电路；用于生成第一控制信号的第一控制电路；用于生成第二控制信号的第二控制电路；具有锁存器的锁存电路，每个锁存器用于锁存第一命令信号并释放第二命令信号。将外部时钟信号施加到所述时钟端。然后，将所述配置信号施加到所述第一控制端。在所述第二控制端处，与所述外部时钟信号同步地施加外部命令信号。第一时钟信号是由时钟生成电路生成并且根据所述外部时钟信号获得的，所述第一时钟信号相对于所述外部时钟信号发生延迟。此外，内部时钟信号是由所述第一控制电路生成并且根据所述第一时钟信号获得的。第一控制信号是在取决于所述配置信号的时刻与所述外部时钟信号同步地根据所述第一控制电路生成的。第一命令信号是在所述第二控制端处由于施加所述外部命令信号生成的。通过由所述第一控制信号的状态激励所述锁存器中的一个锁存器，与所述内部时钟信号同步地将第一命令信号锁存到所述锁存电路的所述锁存器中的所述一个锁存器中。所述时钟生成电路生成由所述外部时钟信号获得的第二时钟信号，所述第二时钟信号相对于所述第一时钟信号发生了时移。第二控制信号是由所述第二控制电路在取决于所述配置信号的时刻，与所述第二时钟信号同步地生成的。通过由所述第二控制信号的状态激励所述锁存器中的一个锁存器，与所述第二时钟信号相同步地从所述锁存电路的所述锁存器中的所述一个锁存器中释放第二命令信号。由于施加所述外部命令信号而激活存储单元，以便进行读取访问。最终，与所述外部时钟信号相同步地在所述数据端处输出存储在所述激活存储单元中的数据项，其中施加所述外部命令信号与输出所述数据项之间的时间取决于配置信号。
在根据本发明的方法的改进中，提供了一种用于在数据端处提供数据项的输出电路，其中在第一延迟时间之后，在所述数据端处提供所述数据项。所述时钟生成电路生成第一时钟信号，其中所述第一时钟信号相对于所述外部时钟信号延迟了第二延迟时间。所述时钟生成电路生成第二时钟信号，其中所述时钟生成电路生成的所述第二时钟信号的第一时钟周期的沿向所述第一时钟信号的第一时钟周期的沿时移了第一时移，其中所述第一时移的持续时间等于第一和第二延迟时间的和。所述第一控制电路生成由所述第一时钟信号获得的内部时钟信号，其中所述第一控制电路生成的所述内部时钟信号的第一时钟周期的沿相对于所述第一时钟信号的所述第一周期的所述沿延迟了第二时移。
另一种优选方法为集成半导体存储设备提供了用于与所述第一时钟信号同步地生成所述第一命令信号的第三控制电路，其中所述第三控制电路生成相对于所述第一时钟信号的所述第一时钟周期的所述沿延迟了所述第二时移的所述第一命令信号。
根据另一种实现用于在集成半导体存储设备中使信号与时钟信号同步的方法的方式，所述第一控制电路在所述内部时钟信号的第二时钟周期时生成第一控制信号，其相对于所述内部时钟信号的所述第一时钟周期移位了所述内部时钟信号的多个时钟周期，其中时钟周期的数量取决于所述配置信号。所述第二控制电路在所述第二时钟信号的所述第一时钟周期时生成第二控制信号。
以下，参照说明本发明示例性实施例的附图，更详细地解释本发明。
在附图中图1表示了用于使数据项与外部施加的时钟信号同步的集成半导体存储设备的实施例的简化示意图，图2表示了根据本发明的集成半导体存储设备的相对于彼此时移了不同延迟时间的三个时钟信号，图3A表示了具有第一CAS等待时间的两个时钟信号的第一时钟图，图3B表示了具有第二CAS等待时间的两个时钟信号的第二时钟图，图3C表示了具有第三CAS等待时间的两个时钟信号的第三时钟图，图4表示了根据现有技术设计方案的用于使数据项与外部施加的时钟信号同步的时钟生成电路和等待时间计数电路的实施例，图5表示了根据本发明的用于使数据项与外部施加的时钟信号同步的集成半导体存储设备的实施例，图6表示了根据本发明的等待时间计数电路的简化示意图，图7表示了根据本发明的简化等待时间计数电路的时钟和控制信号的时序图，图8表示了根据本发明的等待时间计数电路的实施例，图9A表示了根据本发明的控制电路的实施例，图9B表示了根据本发明的控制电路的延迟/时钟电路的实施例，图10表示了根据本发明的等待时间计数电路的时钟和控制信号的时序图，图11A表示了根据本发明的等待时间计数电路的实施例，图11B表示了根据本发明的等待时间计数电路的时钟和控制信号的时序图，图12表示了根据本发明的等待时间计数电路的控制和命令信号的理想时序图，图13表示了根据本发明的等待时间计数电路在DLL OFF模式下时钟和控制信号的第一时序图，图14表示了根据本发明的DLL ON模式下的时钟和控制信号的时序图，图15表示了根据本发明的DLL OFF模式下时钟和控制信号的第二时序图，具体实施方式
图5表示了根据本发明的集成半导体存储设备，其用于使读取访问之后在数据端IO100处出现的数据项DQ与外部时钟信号CLKE的时钟周期同步。将外部读取命令信号RD施加到控制端S100b，以指示对存储单元阵列40内的存储单元进行读取访问。激活存储单元阵列内的存储单元，并且将存储在该存储单元内的数据项传送到输出电路50，并且缓存到该输出电路50中。控制电路10与控制端S100b相连，并且生成内部读取命令信号PAR。将内部读取命令信号PAR发送到等待时间计数电路30。根据施加到控制端S100a并且表示CAS等待时间的配置信号MR，其生成时移内部读取命令信号OUT。该时移内部读取命令信号OUT激励输出电路50。在受到时移内部读取命令信号OUT激励之后，该输出电路在数据端IO100处输出缓存的数据项DQ。
将外部时钟信号CLKE施加到时钟端T100。时钟生成电路20接收外部时钟信号CLKE并且生成两个内部时钟信号系统时钟信号CLKD和DLL时钟信号DLLCLK，该DLL时钟信号“超前”于系统时钟信号CLKD。时钟生成电路20包括时钟接收器电路21和DLL电路22。时钟接收器电路21接收外部施加的时钟信号CLKE，并且生成作为第一内部时钟信号的系统时钟信号CLKD。如图3A到3C所示，系统时钟信号CLKD相对于外部时钟信号CLKE延迟了时钟接收器延迟时间tRCV。DLL电路22根据接收到的系统时钟信号CLKD生成时移内部DLL时钟信号DLLCLK，该DLL时钟信号“超前”于系统时钟信号CLKD所述的时移tA。如以上参照图1所述的，“超前”此处表示，如果从等待时间计数电路30释放的时移内部读取命令信号OUT在DLL时钟信号DLLCLK的标记沿激励输出电路50，则数据项DQ与外部时钟信号CLKE的标记沿或者系统时钟信号CLKD的标记沿同时出现在数据端IO100处。
控制电路10接收系统时钟信号CLKD并且生成系统时钟域内的内部读取命令信号PAR。系统时钟信号CLKD和DLL时钟信号DLLCLK激励等待时间计数电路30。与针对图形或日用品的等待时间计数电路所述的现有技术解决方案不同，本发明的等待时间计数电路30在系统时钟域内锁存内部读取命令信号PAR，并且在DLL时钟域内释放时移内部读取命令信号OUT。
能够以DLL ON模式或者DLL OFF模式操纵该集成半导体存储设备100。由施加到控制端S100c的模式信号MD外部激励这些模式，并且由激活信号ACT内部切换这些模式。在DLL ON模式下，在数据端IO100处与外部施加时钟信号CLKE的时钟周期同步地生成数据项。在DLL OFF模式下，在与外部施加时钟信号CLKE的时钟周期同步的数据端IO100处未出现数据项。
图6表示了根据本发明的等待时间计数电路的简化电路图。等待时间计数电路30使系统时钟信号CLKD域内生成的内部读取命令信号PAR同步到DLL时钟信号DLLCLK域内，并且根据配置信号MR使该信号延迟了一定数量的时钟周期tCK。
等待时间计数电路30包括FIFO锁存单元F0、......、F5，从而缓存内部读取命令信号PAR。控制电路31生成的控制信号iPoint控制内部读取命令信号PAR的锁存。根据系统时钟信号CLKD获得并且在控制电路31内部生成的时钟信号在系统时钟域内触发该控制信号iPoint。从控制电路32生成的控制信号oPoint控制锁存的内部读取命令信号PAR的释放。直接在DLL时钟域内与DLL时钟信号DLLCLK同步地触发该控制信号oPoint。
每个FIFO锁存单元设计为具有三状态输出的锁存器。三状态输出能够使FIFO锁存单元的锁存器只有在其受到控制信号oPoint的驱动时才释放锁存的内部读取命令信号PAR，作为时移内部读取命令信号OUT。否则，该输出具有高阻抗。在DLL时钟信号DLLCLK的每个时钟周期中，FIFO锁存单元F0、......、F5中仅有一个释放锁存在其内的时移内部读取命令信号OUT。
由于每个FIFO锁存单元的锁存操作和每个FIFO锁存单元的释放操作受到不同时钟域内的不同控制信号的控制，因此能够存储内部读取命令信号PAR而不论FIFO锁存单元的输出的状态如何。控制电路31和32包括计数电路，该电路可以设计为根据FIFO锁存单元的数量连续从0计数到5的环形计数器，使得对于锁存或者释放访问而言，每次仅寻址FIFO锁存单元F0、......、F5中的一个。自由运行的计数器必须生成具有特定对准的控制信号iPoint和oPoint，这是因为施加外部读取命令信号RD与在数据端IO100处生成相应的数据项之间的希望的等待时间是由控制信号iPoint和oPoint的适当对准根据希望的CAS等待时间设定的。在优选实施例中，格雷计数器取代了环形计数器。使用格雷计数器的优点在于该计数器在任何条件下都不会中止。此外，不需要复位。格雷计数器可以容易地进行无误操作解码。
控制信号iPoint与oPoint之间的差别确定了等待时间计数电路的等待时间。图7表示了系统时钟域内的控制信号iPoint和DLL时钟域内的控制信号oPoint的状态图。控制电路31生成具有状态iPoint0、......、iPoint5的控制信号iPoint，从而将内部读取命令信号PAR锁存在FIFO锁存单元F0、......、F5中的一个内。控制电路32生成具有状态oPoint0、......、oPoint5的控制信号oPoint，从而使缓冲的内部读取命令信号PAR从FIFO锁存单元F0、......、F5中的一个释放。为了简化，控制电路31与系统时钟信号CLKD相同步地生成控制信号iPoint的状态iPoint0、......iPoint5。控制电路32与DLL时钟信号DLLCLK相同步地生成控制信号oPoint的状态oPoint0、......、oPoint5。
标记出系统时钟信号CLKD与DLL时钟信号DLLCLK的相对应的沿。DLL时钟信号DLLCLK“超前”系统时钟信号CLKD时移tA。利用与有效或无效状态无关的系统时钟信号CLKD的每个上升沿来锁存内部读取命令信号PAR。当控制信号iPoint呈现具有高电平的状态iPoint0、iPoint1和iPoint2时，内部读取命令信号PAR的状态是有效的。与控制信号iPoint的下降沿或者下一系统时钟信号CLKD的上升沿相同步地第一次进行锁存。因此，在FIFO锁存单元F0和F1中以其有效状态锁存内部读取命令信号PAR，控制信号状态iPoint0和iPoint1激活该FIFO锁存单元F0和F1，以用于锁存。与锁存不同，与控制信号oPoint0的上升沿相同步地执行从FIFO锁存单元的时移内部读取命令信号OUT的释放。当相应的控制信号状态oPoint0、......、oPoint5达到高电平时，从FIFO锁存单元F0、......、F5中的一个释放时移内部读取命令信号OUT。
如前面的附图所示，标记出两个时钟域内的相应时钟周期的沿。这表示如果时移内部读取命令信号OUT在DLL时钟信号DLLCLK的时钟周期D0时激励输出电路50，则在系统时钟信号CLKD的时钟周期C0时，在数据端IO100处生成数据项DQ。因此，如果在系统时钟信号CLKD的时钟周期C0时生成并锁存内部读取命令信号PAR，并且如果时移内部读取命令信号OUT在DLL时钟信号DLLCLK的标记上升沿ED0时或者相应时钟周期D0内已经“超前”激励了输出电路50，则不会产生等待时间。然而，与系统时钟信号CLKD的标记上升沿EC0同时，控制信号状态iPoint0从低电平变为高电平，从而将内部读取命令信号PAR锁存在FIFO锁存单元F0中。因此，如果将要获得时钟周期的0等待时间，则控制信号状态oPoint0必须在DLL时钟信号DLLCLK的标记沿时或者相应时钟周期D0内从低电平变为高电平，以便释放时移内部读取命令信号OUT，并且激励输出电路50。根据图7中的控制和时钟信号状态，控制信号状态oPoint0必须从其目前的位置向后移位四个时钟周期，即从DLL时钟信号DLLCLK的时钟周期D4移位到时钟周期D0，以便获得0等待时间。因为控制信号状态oPoint0的状态改变实际发生在时钟周期D4过程中，所以图6所示的等待时间等于四个时钟周期，或者CAS等待时间等于5，这是因为为了生成前同步，附加了一个时钟。
使用保持锁存器，以便锁存内部读取命令信号PAR，这样改善了等待时间计数电路的操作，并且扩展了工作范围，只要不违反最低技术要求。为了使同步变为可能，要求应当进行同步的信号必须在目的时钟域的目标上升时钟沿之前对于例如图3A所示的设定时间ts是有效的，该信号例如内部读取命令信号PAR，该目的时钟域例如为DLL时钟域。然而，根据本发明，控制信号iPoint和oPoint的有效阶段可以重叠。利用这种改进，能够将更小的延迟/等待时间用于同步，或者以相同等待时间支持更大时移tA。因此，相应的FIFO锁存单元是透明的，并且仍未锁存释放输出。这样使得等待计数电路的工作范围扩展了小于一个时钟周期。进一步时移会造成输出的误操作，最终造成完全故障。
为了使时移内部读取命令信号OUT与DLL时钟信号DLLCLK的上升沿以获得希望的等待时间的方式进行同步，控制信号iPoint与oPoint必须适当地相互对准。这个目的是通过提供根据图8所示实施例的等待时间计数电路30来实现的。锁存锁存电路33包括FIFO锁存单元F0、......、F5。等待时间计数电路30包括用于生成控制信号iPoint的控制电路31和用于生成控制信号oPoint的控制电路32。控制电路31利用系统时钟域内的控制信号iPoint，与内部生成的由系统时钟信号CLKD获得的内部时钟信号CLKIP相同步地驱动该锁存电路33。
控制电路31包括用于生成计数信号iCount的计数电路310、用于生成时移计数信号iCount’的移位寄存器311、用于生成控制信号iPoint的锁存器312、延迟/时钟电路313，以及解码器电路314。控制电路32包括用于生成计数信号oCount的计数电路320、用于生成控制信号oPoint的移位寄存器321，以及用于生成内部控制信号SHIFT的锁存器322。
根据图8、9和10描述了等待时间计数电路30的操作。图10表示了时钟信号DLLCLK、CLKD和CLKIP、内部控制信号xSNAP、TRIGINT、TRIG_D1、SNAP和SHIFT，以及计数信号iCount和oCount的时序图。DLL时钟信号DLLCLK“超前”系统时钟信号CLKD一个如前所述的时移tA。所有时钟信号都具有时间为tCK的时钟周期。突出了时钟信号DLLCLK、CLKD和CLKIP的相应沿，以及计数信号oCount和iCount的相应沿。
DLL时钟信号DLLCLK驱动计数电路320。根据图9A，计数电路320包括自由运行计数器3200、锁存器3210和控制电路3220，它们均由DLL时钟信号DLLCLK触发。自由运行计数器3200优选以格雷码计数。使用格雷码是因为无误操作转换。在根据图10的实例中，自由运行计数器3200连续并重复地以状态0、......、5输出计数信号oCount’。计数信号oCount’不具有精确的定时。为了获得更好的定时，将计数信号oCount’与DLL时钟信号DLLCLK同步地锁存在锁存器3210中。锁存器3210与DLL时钟信号DLLCLK同步地输出计数信号oCount，其状态连续并重复地为0、......、5，如图10所示。控制电路3220在计数信号oCount的状态从“0”变为“1”时生成内部控制信号xSNAP。因此，内部控制信号xSNAP表示计数状态“1”。
在下一步骤中，内部控制信号xSNAP被延迟，以便将其从DLL时钟域转移到系统时钟域。为此，将内部控制信号xSNAP发送到延迟/时钟电路313。图9B表示了延迟/时钟电路313的实施例。延迟/时钟电路313包括延迟电路3130、锁存器3131和锁存器3132。锁存电路3133包括延迟级3133a和延迟级3133b，该锁存电路接收系统时钟信号CLKD并且生成相对于系统时钟信号CLKD延迟了时移tDip的内部时钟信号CLKIP。内部控制信号xSNAP在延迟电路3130中延迟了预定时移tAneg。时移tAneg比时移tA短用于锁存和设置的时间余量tsD。该时间余量的最佳值是最小时钟周期tCKmin的一半。延迟电路3130输出内部控制信号TRIGINT。
为了满足时钟映射，控制信号TRIGINT缓存在锁存器3131中，与系统时钟信号CLKD同步地驱动该锁存器。锁存器3131与系统时钟信号CLKD相同步地输出内部控制信号TRIG_D1。这时，执行时钟域的映射。
然而，需要其它步骤来确定对应于计数电路320的计数状态“1”的计数电路310的计数状态。如图8所示，计数电路310未受系统时钟信号CLKD的驱动，但是与内部时钟信号CLKIP同步运行。因为内部时钟信号CLKIP相对于系统时钟信号CLKD延迟了前述时移tDip，所以内部控制信号TRIG_D1再次锁存在锁存器3132中，并且以相对于内部控制信号SNAP的延迟时间tDtrig输出。为了在内部时钟信号CLKIP的突出的上升沿之前的余量/保持时间tm2获得内部控制信号SNAP，由延迟级3133a生成的时钟信号CLKIP’触发锁存器3132。因此，延迟时间tDtrig比时移tDip短了所述的余量/保持时间tm2。锁存器3132也可以设计作为寄存器。
目前将内部时钟信号CLKIP的时钟周期I0内的计数信号iCount的状态由内部控制信号SNAP的上升沿锁存在锁存器322中，该状态对应于DLL时钟信号DLLCLK的相应时钟周期D0内的计数信号oCount的状态“0”。
因为时移tDtrig短于时移tDip，所以确保了内部时钟信号CLKIP的时钟周期I0的突出沿之间的计数信号iCount的状态对应于DLL时钟信号DLLCLK的周期D0的突出沿之间的计数信号oCount的状态。
利用内部控制信号SNAP的上升沿，将计数信号iCount的当前状态锁存在锁存器322中。锁存器322形成为触发器的矢量。将它们用于保持内部控制信号SNAP的单独调整脉冲之间的控制信号相关信息。因此，锁存器322的状态表示了相应计数信号iCount与oCount之间的差异。这种差异由内部控制信号SHIFT表示。
将控制信号SHIFT从锁存器322输出并驱动到移位寄存器321。移位寄存器321优选设计为桶形移位器。桶形移位器能够使计数信号oCount的状态矢量异步地移位给定数量的时钟周期tCK。在图10所示的实例中，利用内部控制信号SNAP的上升沿将计数信号iCount的计数状态“3”锁存在锁存器322中。如根据图7所述的，在系统时钟域内的时钟信号的时钟周期和在DLL时钟域内的相应时钟周期，当控制信号或者根据图10的计数信号具有相同的状态时，获得了0等待时间。因此，这两个时钟域的计数信号0等待时间适当对准。为了对准计数信号iCount和oCount，在图10的实例中，桶形移位器321因此根据内部控制信号SHIFT使计数信号oCount移位了三个时钟周期tCK，使得两个计数信号在相应的/突出的时钟周期时呈现相同的状态。移位计数信号oCount表示控制信号oPoint，从而从锁存电路33中包含的FIFO锁存单元F0、......、F5中释放被缓存的内部读取命令信号PAR。
将大量时移和控制信号用于操作的安全性。以两小段中生成的连续延迟比在DLL时钟信号DLLCLK与内部时钟信号CLKIP之间实现作为一段的延迟更有利。出于定时变化的原因，必须在尽可能早的时刻执行两个时钟域的映射。使时移tAneg保持尽可能的小，从而消除任何随机或者系统失配，因此为DLL时钟信号DLLCLK与系统时钟信号CLKD的对准提供了大的余量，这取决于DLL电路的对准。
配置信号MR驱动解码器电路314，并且该电路生成内部控制信号MR’。内部控制信号MR’表示计数信号iCount必须移位以生成希望的CAS等待时间的时钟周期tCK的数量。为此，提供了移位寄存器311。移位寄存器311优选设计为桶形移位器，从而使计数信号iCount的整个状态矢量异步地移位了给定数量的时钟周期tCK移位电路311静态工作。如果CAS等待时间增加，则其使计数信号iCount相对于计数信号iCount完全对准时的状态向后移位。在已经移位了计数信号iCount的全部状态矢量之后，移位电路311输出移位计数信号iCount’。
移位控制信号iCount’驱动锁存器312。锁存器312表示一个触发器的矢量。它们用于提高锁存器312生成的控制信号iPoint的定时精度。只有在实现了触发器的附加级的情况下这才是可能的。这造成了一个时钟周期的附加时移。需要该附加移位来以良好精度生成控制信号iPoint的状态，以用于锁存内部读取命令信号PAR。
将状态为iPoint0、......、iPoint5的控制信号iPoint和状态为oPoint0、......、oPoint5的控制信号oPoint发送到锁存电路33。如图6所示，锁存电路33包括具有三状态输出AF的FIFO锁存单元。FIFO锁存单元的所有输入EF相互连接，并且所有FIFO锁存单元的输出AF也相互连接。
两个触发器34和35与锁存电路33的输出端A33相连，并且与DLL时钟信号DLLCLK同步工作。将时移内部读取命令信号OUT驱动到触发器34，该触发器生成控制信号OUTENm1。控制信号OUTENm1表示前同步触发信号。触发器34向触发器35提供控制信号OUTENm1。触发器35也与DLL时钟信号DLLCLK同步工作，其输出控制信号OUTENm0。该控制信号OUTENm0表示数据触发信号。
图11A和11B表示了根据希望的CAS等待时间使控制信号iPoint的状态iPoint0、......、iPoint5移位的所述方法。为了简化，图11A表示了单独的FIFO锁存单元F0。控制电路31生成的控制信号状态iPoint0控制锁存操作。控制电路31在系统时钟域内工作。如果控制信号状态oPoint0激励FIFO锁存单元F0，则缓存的内部读取命令PAR作为时移内部读取命令信号OUT而被释放。
图11B表示了计数信号iCount的状态iCount0’和控制信号oPoint的状态oPoint0的时序图。与内部时钟信号CLKIP同步地生成状态iPoint0，而与DLL时钟信号DLLCLK同步地生成状态oPoint0。状态iPoint0和oPoint0的实线表示了对于两个控制信号完全对准的情况的构像(constellation)。为此，移位寄存器321使计数信号oCount移位，从而在标记沿及其适当的时钟周期I0和D0时，控制信号iPoint和oPoint均表示从状态iPoint0/oPoint0到状态iPoint1/oPoint1的相同状态改变。利用计数信号iCount的状态移位获得了希望的CAS等待时间。这是在移位寄存器311中执行的。在根据图11B的实例中，移位寄存器311使控制信号状态iPoint0向后移位了2个时钟周期，从而获得的等待时间为2。
除了所述方法之外，还有许多实现控制信号计算移位的方法。然而，特别是使用两个不同桶形移位器提供了主要的优点。能够在一个时钟周期内几乎立刻施加CAS等待时间移位，并且没有计数器对准的变化。在系统时钟域内生成控制信号iPoint和大多数寄存器信号。
出于定时原因，在控制电路32中实现计数器对准。在具有DLL电路的系统中，在时钟切换之后，DLL时钟信号DLLCLK对于系统时钟信号CLKD之后特别长的时间都是有效的。内部读取命令信号PAR在DLL时钟信号DLLCLK为有效的之前必须锁存。利用计数信号oCount的移位，可以在DLL时钟信号DLLCLK是有效的并且调整控制信号iPoint和oPoint之前锁存内部读取命令信号PAR。此外，在功率下降退出之后的非常快速的对准是可能的。即使在有效功率下降模式下也能够关闭用于接收外部时钟信号CLKE的时钟接收器。
在图12中，表示了CAS等待时间为6的理想时序图。为内部读取命令信号PAR配置了足够的设定时间，以用于锁存。由于附加的触发器锁存级312，所以控制信号iPoint相对于移位计数信号iCount’延迟了一个时钟周期。如箭头所示，将内部读取命令信号PAR锁存在具有有效状态的FIFO锁存单元4和5中，并且从FIFO锁存单元4和5中作为时移内部读取命令信号OUT释放该信号。在图12中，控制信号的对准等于无CAS等待时间的对准。因此，计数信号iCount对应于控制信号iCount’。所画出的时移内部读取命令信号OUT相对于控制信号oPoint具有一定延迟，从而表示用于锁存前同步触发信号OUTENm1的某一保持时间。
如果没有等待时间移位，设定控制信号使得得到的等待时间为6。这等于计数溢出。这表示，如果CAS等待时间为6，则未使用等待时间移位。
为了设定较小的等待时间，计数信号oCount必须移位到较大的数值(加速)，或者计数信号iCount必须移位到较小的数值(延迟)。
到目前为止，已经描述了DLL ON模式下等待时间计数电路的工作。在DLL ON模式下，由控制信号ACT的第一状态驱动等待时间计数电路。在DLL ON模式下，等待时间计数电路确保了与外部时钟信号CLKE同步地在数据端IO100处生成数据项DQ。为了激活DLL OFF模式，由控制信号ACT的第二状态驱动等待时间计数电路。在DLL OFF模式下，没有与外部时钟信号CLKE同步地输出数据项DQ。
图13表示了在集成半导体存储器的DLL OFF模式下的信号时序图。通过应用配置信号MR的相同CAS等待时间值，在DLL OFF模式下，结果是比DLL ON模式下小一个时钟周期tCK的延迟，但是具有附加的恒定延迟。相反，DLL ON模式下的定时不具有恒定延迟，但是具有恒定数量的时钟周期。为了得到DLL OFF模式下的正确定时，仅改变了映射方案。按照相同方式在全部模式下执行CAS等待时间解码。当DLL电路运行时，内部控制信号xSNAP按照一定方式延迟了时移tAneg，使得内部控制信号TRIGINT在系统时钟信号CLKD的上升沿之前变为有效。在DLL OFF模式下，内部控制信号TRIGINT在系统时钟信号CLKD的上升沿之后变为有效的。这样减少了实现CAS等待时间的一个步骤。
在时钟/延迟电路313中执行负和正余量之间的切换。当关闭延迟锁定回路时，将大时移tA减小到0，或者该时移具有负值。在这种情况下，所使用的延迟也增大，但是其仍小于DLL ON模式下的延迟。这种差异造成内部控制信号TRIGINT在系统时钟信号CLKD的上升沿之后变为有效的。
图14表示了集成半导体存储器的DLL ON模式下的信号时序图。当打开DLL电路时，DLL时钟信号DLLCLK与系统时钟信号CLKD之间的特定时移tA约为4ns。这个数值根据定义对于所有频率都是恒定的。在当前的设计方案中，内部读取命令信号PAR相对于系统时钟信号CLKD延迟了大约2ns的延迟时间tp。为了使内部读取命令信号PAR的锁存尽可能安全，设定具有最大可能余量的锁存位置。在这种情况下，该余量为最小时钟周期tCK的一半(tm1＝1.25ns)。因此，系统时钟信号CLKD与内部读取命令信号PAR的锁存点之间的时移大约为3.25ns。在数据触发信号OUTENm0(选定的CAS等待时间)之前的一个时钟周期激励前同步触发信号OUTENm1(DQS启动触发)。在图14中，表示的CAS等待时间为4。
图15表示了集成半导体存储器DLL OFF模式下的信号时序图。DLLOFF模式不是为非常高的频率设计的。在这种模式下，芯片仅在一种时钟域内运行，这是因为DLL时钟信号DLLCLK是由系统时钟信号CLKD获得的，并且不具有相对于系统时钟信号CLKD的超前时间。由于这种情况，输出信号定时与DLL ON模式相比是不同的。由于缺少超前时间，比DLL ON模式提前一个时钟周期tCK激励前同步触发信号OUTENm1和数据触发信号OUTENm0。将CAS等待时间设为4使得等待时间为3。数据项DQ未与外部时钟信号对准。在DLL OFF模式下，一部分定时与DLL ON模式下是相同的。在相同位置选择内部读取命令信号PAR的锁存点，该位置即内部读取命令信号PAR改变之后的0.5个时钟周期。两种模式之间非常重要的差别在于DLL时钟信号DLLCLK未超前于系统时钟信号CLKD运行，但是相对于该信号具有延迟。在两个方向上的定时相关性是恒定的。
附图标记10 控制电路20 时钟生成电路21 时钟接收器22 DLL电路23 DLL反馈电路30 等待时间计数电路
31 第一控制电路32 第二控制电路33 锁存电路34、35 触发器40 存储单元阵列100 集成半导体存储设备310 计数电路311 移位寄存器312 锁存器313 延迟/时钟电路314 解码器320 计数电路321 移位寄存器322 锁存器3130、......、3132 延迟部件3133 接收器电路3200 自由运行计数器3210 锁存电路3220 控制电路ACT 激活信号AT 选择晶体管BL 位线CLKD 系统时钟信号CLKE 外部时钟信号CLKI 内部时钟信号DLLCLK 时移DLL时钟信号DQ 数据项F FIFO 锁存单元iCount 计数信号IO 数据端iPoint 第一控制信号MR 配置信号
oCount 计数信号oPoint 第二控制信号OUT 时移内部读取命令信号OUTENm0 数据触发信号OUTENm1 前同步触发信号PAR 内部读取命令信号RD 外部读取命令信号SC 存储单元SC 存储电容器t 时移WL 字线。
权利要求
1.用于使信号与时钟信号同步的集成半导体存储器，其包括-用于施加配置信号(MR)的第一控制端(S100a)，-用于生成第一时钟信号(CLKD)和第二时钟信号(DLLCLK)的时钟生成电路(20)，所述第二时钟信号(DLLCLK)相对于所述第一时钟信号(CLKD)发生时移，-用于生成第一控制信号(iPoint)并生成内部时钟信号(CLKIP)的第一控制电路(31)，该内部时钟信号相对于所述第一时钟信号(CLKD)发生延迟，-其中所述第一控制电路(31)设计为使其在取决于所述配置信号(MR)的时刻与所述内部时钟信号(CLKIP)同步地生成所述第一控制信号(iPoint)，-用于与所述第二时钟信号(DLLCLK)同步地生成第二控制信号(oPoint)的第二控制电路(32)，-用于锁存第一命令信号(PAR)并释放第二命令信号(OUT)的锁存电路(33)，-所述锁存电路(33)设计为当所述第一控制信号(iPoint)激励所述锁存电路(33)时，将所述第一命令信号(PAR)与所述内部时钟信号(CLKIP)同步地锁存在所述锁存电路(33)中，并且当所述第二控制信号(oPoint)激励所述锁存电路(33)时，将所述第二命令信号(OUT)与所述第二时钟信号(DLLCLK)同步地从所述锁存电路(33)释放。
2.根据权利要求1所述的集成半导体存储设备，包括-用于施加外部时钟信号(CLKE)的时钟端(T100)，-所述外部时钟信号(CLKE)被提供给所述时钟生成电路(20)，-用于与所述外部时钟信号(CLKE)同步地施加外部命令信号(RD)的第二控制端(S100b)，-所述时钟生成电路(20)设计为，其生成所述第一和第二时钟信号(CLKD，DLLCLK)，这两个时钟信号分别具有一个取决于所述外部时钟信号(CLKE)频率的频率，其中所述第一时钟信号(CLKD)相对于所述外部时钟信号(CLKE)延迟了第一延迟时间(tRCV)，-用于与所述第一时钟信号(CLKD)同步地生成所述第一命令信号(PAR)的第三控制电路(10)，-其中所述第三控制电路(10)设计为，其在受到所述外部命令信号(RD)激励之后生成所述第一命令信号(PAR)。
3.根据权利要求1或2所述的集成半导体存储设备，包括-至少一个存储单元(SZ)以存储数据项(DQ)；-用于输出所述数据项(DQ)的数据端(IO100)，-用于缓存所述数据项并在所述数据端(IO100)处提供所述数据项(DQ)的输出电路(50)，-其中当所述外部命令信号(RD)施加到所述第二控制端(S100b)时，为所述读取访问激活所述存储单元(SZ)，-其中在所述读取访问过程中，将所述数据项(DQ)从所述存储单元(SZ)提供到所述输出电路(50)，以用于缓存所述数据项，-其中所述输出电路(50)设计为，在受到所述第二命令信号(OUT)激励之后，其在第二延迟时间(tDP、tOCD)之后在所述数据端(IO100)处提供所述数据项(DQ)。
4.根据权利要求1-3中任一项所述的集成半导体存储设备，其中-将所述第一时钟信号(CLKD)提供给所述第一控制电路(31)，-将所述第二时钟信号(DLLCLK)提供给所述第二控制电路(32)。
5.根据权利要求3或4所述的集成半导体存储设备，其中-所述时钟生成电路(20)设计为，使得所述时钟生成电路(20)生成的所述第二时钟信号(DLLCLK)的第一时钟周期(D0)的一个边沿(ED0)相对于所述第一时钟信号(CLKD)的第一时钟周期(C0)的一个边沿(EC0)时移了第一时移(tA)，所述第一时移(tA)等于第一和第二延迟时间(tRCV、tDP、tOCD)的和，-所述第一控制电路(31)设计为，使得所述第一控制电路(31)生成的所述内部时钟信号的第一时钟周期(I0)的一个边沿(EI0)相对于所述第一时钟信号(CLKD)的所述第一时钟周期(C0)的所述边沿(EC0)延迟了第二时移(tDip)，所述第二时移(tDip)的持续时间至少为所述第三控制电路(10)的处理时间(tP)，所述处理时间(tP)等于所述第一时钟信号(CLKD)的所述第一时钟周期(C0)的所述边沿(EC0)与所述第三控制电路(10)生成所述第一控制信号(PAR)时的时刻之间的持续时间，-所述第一控制电路(31)设计为，使得所述第一控制信号(iPoint)的状态(iPoint0、……、iPoint5)相对于所述内部时钟信号(CLKIP)的所述第一时钟周期(I0)移位了所述内部时钟信号(CLKIP)的多个(n-1)时钟周期，其中所述时钟周期的数量(n-1)取决于所述配置信号(MR)，-所述第二控制电路(32)设计为，其在所述第二时钟信号(DLLCLK)的所述第一时钟周期(D0)时生成所述第二控制信号(oPoint)。
6.根据权利要求4或5所述的集成半导体存储设备，其中-所述第一控制电路(31)包括用于生成第一计数信号(iCount)的计数电路(310)；用于生成时移第一计数信号(iCount’)的移位寄存器(311)；用于生成所述第一控制信号(iPoint)的锁存器(312)，以及延迟/时钟电路(313)，-将所述第一时钟信号(CLKD)提供给所述第一控制电路(31)的所述时钟/延迟电路(313)，-将所述配置信号(MR)提供给所述第一控制电路(31)的所述移位寄存器(311)，-所述第一控制电路(31)的所述延迟/时钟电路(313)设计为，其生成根据所述第一时钟信号(CLKD)获得的所述内部时钟信号(CLKIP)，-将所述内部时钟信号(CLKIP)提供给所述第一控制电路(31)的所述计数电路(310)，-所述第一控制电路(31)的所述计数电路(310)设计为，其与所述内部时钟信号(CLKIP)同步地生成所述第一计数信号(iCount)，-将所述第一计数信号(iCount)提供给所述第一控制电路(31)的所述移位寄存器(311)，-所述第一控制电路(31)的移位寄存器(311)设计为，其与所述内部时钟信号(CLKIP)同步地生成所述时移第一计数信号(iCount’)，其中所述时移第一计数信号的状态相对于所述内部时钟信号的所述第一时钟周期(I0)移位了所述内部时钟信号(CLKIP)的多个(n)时钟周期，-所述时移第一计数信号(iCount’)和所述内部时钟信号(CLKIP)激励所述第一控制电路(31)的所述锁存器(312)，-所述第一控制电路(31)的所述锁存器(312)设计为，其与所述内部时钟信号(CLKIP)同步地生成所述第一控制信号(iPoint)。
7.根据权利要求1-6中任一项所述的集成半导体存储设备，其中-所述第二控制电路(32)包括用于生成第二计数信号(oCount)的计数电路(320)，以及用于生成所述第二控制信号(oPoint)的移位寄存器(321)，-所述第二时钟信号(DLLCLK)激励所述第二控制电路(32)的所述计数电路(320)，-所述第二控制电路(32)的所述计数电路(320)设计为，其与所述第二时钟信号(DLLCLK)同步地生成所述第二计数信号(oCount)，-将所述第二计数信号(oCount)提供给所述第二控制电路(32)的所述移位寄存器(321)，-所述第二控制电路(32)的所述移位寄存器(321)设计为，其与所述第二时钟信号(DLLCLK)同步地生成所述第二控制信号(oPoint)，其中所述第二计数信号的状态(oPoint0)相对于所述第二时钟信号(DLLCLK)的所述第一时钟周期(D0)移位了所述第二时钟信号的多个时钟周期。
8.根据权利要求7所述的集成半导体存储设备，其中-所述第二控制电路(32)包括用于生成第一内部控制信号(SHIFT)的锁存器(322)，-所述第一计数信号(iCount)激励所述第二控制电路(32)的所述锁存器(322)，-所述第二控制电路(32)的所述锁存器(322)设计为，其在所述内部时钟信号(CLKIP)的所述第一时钟周期(I0)时生成表示所述第一计数信号(iCount)状态(iCount3)的所述第一内部控制信号(SHIFT)的状态(SHIFT3)，-将所述第一内部控制信号(SHIFT)提供给所述第二控制电路(32)的所述移位寄存器(321)。
9.根据权利要求8所述的集成半导体存储设备，其中-所述第一控制电路(31)包括用于生成第二内部控制信号(SNAP)的所述延迟/时钟电路(313)，-所述第二控制电路(32)包括用于生成第三内部控制信号(xSNAP)的所述计数电路(320)，-将所述第三内部控制信号(xSNAP)提供给所述第一控制电路(31)的所述延迟/时钟电路(313)，-所述第二控制电路(32)的所述计数电路(320)设计为，当所述第二控制电路(32)的所述计数电路(320)生成了所述第二计数信号(oCount)状态(oCount0、oCount1)的改变时，其生成所述第三内部控制信号(xSNAP)，-所述第一控制电路(31)的所述延迟/时钟电路(313)设计为，其在所述内部时钟信号(CLKIP)的所述第一时钟周期(I0)时生成所述第二内部控制信号(SNAP)的第一状态，-向所述第二控制电路(32)的所述锁存器(322)提供所述第二内部控制信号(SNAP)，-所述第二控制电路(32)的所述锁存器(322)设计为，当所述第二内部控制信号(SNAP)呈现所述第一状态时，其生成具有所述第一内部控制信号的所述状态(SHIFT3)的所述第一内部控制信号(SHIFT)，其表示所述第一计数信号(iCount)的所述状态(iCount3)。
10.根据权利要求9所述的集成半导体存储设备，其中-所述第一控制电路(31)的所述延迟/时钟电路(313)包括延迟电路(3130)、第一锁存器(3131)和用于生成所述第二内部控制信号(SNAP)的第二锁存器(3132)，-设计并设置所述延迟电路(3130)和所述锁存电路(3131、3132)，使得它们使所述第三内部控制信号(xSNAP)延迟了所述第一时移(tA)，以便使其与所述第一时钟信号(CLKD)同步，然后使其延迟第三时移(tDtrig)，以生成所述第二内部控制信号(SNAP)，其中所述第三时移(tDtrig)短于所述第二时移(tDip)。
11.根据权利要求1-10中任一项所述的集成半导体存储设备，其中-所述锁存电路(33)包括锁存器(F0、……、F5)，-所述锁存电路(33)的每个所述锁存器(F0、……、F5)具有一个输入端(EF)和一个输出端(AF)，-所述输入端彼此相连，以便根据所述第一控制信号(iPoint)的状态(iPoint0、……、iPoint5)将所述第一命令信号(PAR)锁存到所述锁存器(F0、……、F5)之一中，-所述输出端彼此相连，以便根据所述第二控制信号(oPoint)的状态(oPoint0、……、oPoint5)从所述锁存器(F0、……、F5)之一中释放所述第二命令信号(OUT)。
12.根据权利要求11所述的集成半导体存储设备，其中-所述锁存电路(33)的每个所述锁存器(F0、……、F5)具有一个三状态输出(AF)。
13.根据权利要求7-12中任一项所述的集成半导体存储设备，其中所述时钟生成电路(20)包括用于生成第二时钟信号(DLLCLK)的延迟锁定回路电路(22)。
14.根据权利要求7-13中任一项所述的集成半导体存储设备，其中所述第一控制电路(31)的所述计数电路(310)和所述第二控制电路(32)的所述计数电路(320)均设计为环形计数器。
15.根据权利要求7-14中任一项所述的集成半导体存储设备，其中所述第一控制电路(31)的所述计数电路(310)和所述第二控制电路(32)的所述计数电路(320)均设计为执行格雷码计数。
16.根据权利要求7-14中任一项所述的集成半导体存储设备，其中所述第一控制电路(31)的所述计数电路(310)和所述第二控制电路(32)的所述计数电路(320)均设计为执行二进制码计数。
17.根据权利要求7-16中任一项所述的集成半导体存储设备，其中所述第一控制电路(31)的所述移位寄存器(311)和所述第二控制电路(32)的所述移位寄存器(321)均设计为桶形移位器。
18.根据权利要求6-17中任一项所述的集成半导体存储设备，其中所述第一和第二控制电路(31、32)的每个所述锁存器(312、313)包括触发器。
19.一种在集成半导体存储设备中使信号与时钟信号同步的方法，包括以下步骤-提供一种集成半导体存储设备，其至少包括存储单元(SZ)；用于输出数据项(DQ)的数据端(IO100)；用于施加外部时钟信号(CLKE)的时钟端(T100)；用于施加配置信号(MR)的第一控制端(S100a)；用于与所述外部时钟信号(CLKE)同步地施加外部命令信号(RD)的第二控制端(S100b)；用于生成第一和第二时钟信号(CLKD、DLLCLK)的时钟生成电路(20)；用于生成第一控制信号(iPoint)的第一控制电路(31)；用于生成第二控制信号(oPoint)的第二控制电路(32)；具有锁存器(F0、……、F5)的锁存电路(33)，每个锁存器用于锁存第一命令信号(PAR)并释放第二命令信号(OUT)，-将所述外部时钟信号(CLKE)施加到所述时钟端(T100)，-将所述配置信号(MR)施加到所述第一控制端(S100a)，-在所述第二控制端处(S100b)，与所述外部时钟信号(CLKE)相同步地施加所述外部命令信号(RD)，-所述时钟生成电路(20)生成根据所述外部时钟信号(CLKE)获得的所述第一时钟信号(CLKD)，所述第一时钟信号(CLKD)相对于所述外部时钟信号(CLKE)发生延迟，-所述第一控制电路(31)生成根据所述第一时钟信号(CLKD)获得的内部时钟信号(CLKIP)，-所述第一控制电路(31)在取决于所述配置信号(MR)的时刻与所述内部时钟信号(CLKIP)同步地生成第一控制信号(iPoint)，-在所述第二控制端(S100b)处由于施加所述外部命令信号(RD)生成所述第一命令信号(PAR)，-通过由所述第一控制信号(iPoint)的状态(iPoint0、……、iPoint5)激励所述锁存器中的所述一个锁存器，与所述内部时钟信号(CLKIP)同步地将所述第一命令信号(PAR)锁存到所述锁存电路(33)的所述锁存器(F0、……、F5)中的所述一个锁存器中，-所述时钟生成电路(20)生成由所述外部时钟信号(CLKE)获得的第二时钟信号(DLLCLK)，所述第二时钟信号(DLLCLK)相对于所述第一时钟信号(CLKD)发生了时移，-所述第二控制电路(32)在取决于所述配置信号(MR)的时刻，与所述第二时钟信号(DLLCLK)相同步地生成所述第二控制信号(oPoint)，-通过由所述第二控制信号(oPoint)的状态(oPoint0、……、oPoint5)激励所述锁存器中的所述一个锁存器，与所述第二时钟信号(DLLCLK)同步地从所述锁存电路(33)的所述锁存器(F0、……、F5)中的所述一个锁存器中释放所述第二命令信号(OUT)，-由于施加所述外部命令信号(RD)而激活所述存储单元(SZ)，以便进行读取访问，-与所述外部时钟信号(CLKE)相同步地在所述数据端(IO100)处输出存储在所述被激活的存储单元(SZ)中的数据项(DQ)，其中施加所述外部命令信号(RD)与输出所述数据项(DQ)之间的时间取决于所述配置信号(MR)。
20.根据权利要求19所述的方法，包括以下步骤-为所述集成半导体存储器提供用于在数据端(IO100)处提供数据项(DQ)的输出电路(50)，其中在第一延迟时间(tDP、tOCD)之后，在所述数据端(IO100)处提供所述数据项(DQ)，-所述时钟生成电路(20)生成所述第一时钟信号(CLKD)，其中所述第一时钟信号(CLKD)相对于所述外部时钟信号(CLKE)延迟了第二延迟时间(tRCV)，-所述时钟生成电路(20)生成所述第二时钟信号(DLLCLK)，其中所述时钟生成电路(20)生成的所述第二时钟信号(DLLCLK)的第一时钟周期(D0)的一个边沿(ED0)向所述第一时钟信号(CLKD)的第一时钟周期(C0)的一个边沿(EC0)时移了第一时移(tA)，其中所述第一时移(tA)的持续时间等于第一和第二延迟时间(tRCV、tDP、tOCD)的和，-所述第一控制电路(31)生成由所述第一时钟信号(CLKD)获得的所述内部时钟信号(CLKIP)，其中所述第一控制电路(31)生成的所述内部时钟信号的第一时钟周期(I0)的一个边沿(EI0)相对于所述第一时钟信号(CLKD)的所述第一周期(C0)的所述边沿(EC0)延迟了第二时移(tDip)。
21.根据权利要求20所述的方法，包括以下步骤-为所述集成半导体存储设备提供第三控制电路(10)，用于与所述第一时钟信号(CLKD)同步地生成所述第一命令信号(PAR)，其中所述第三控制电路(10)生成相对于所述第一时钟信号(CLKD)的所述第一时钟周期(C0)的所述边沿(EC0)延迟了所述第二时移(tDip)的所述第一命令信号(PAR)。
22.根据权利要求21所述的方法，包括以下步骤-所述第一控制电路(31)在所述内部时钟信号(CLKIP)的第二时钟周期(I1-)时生成所述第一控制信号(iPoint)，其相对于所述内部时钟信号(CLKIP)的所述第一时钟周期(I0)移位了所述内部时钟信号(CLKIP)的多个时钟周期，其中时钟周期的数量取决于所述配置信号(MR)，-所述第二控制电路(32)在所述第二时钟信号(DLLCLK)的所述第一时钟周期(D0)时生成所述第二控制信号(oPoint)。
全文摘要
一半导体存储器包括根据外部施加的读取命令信号生成内部读取命令信号的控制电路。时钟生成电路生成系统时钟信号而DLL电路生成时移时钟信号。等待时间计数电路包括用于生成第一控制信号的第一控制电路和用于生成第二控制信号的第二控制电路。第一控制信号将内部读取命令信号缓存到FIFO锁存单元之一中。在系统时钟域内执行锁存。第二控制信号在DLL时钟域内从FIFO锁存单元的所述一个释放时移内部读取命令信号。第一与第二控制信号之间的关系与外部施加的时钟信号同步地确定在数据端处出现的数据项的CAS等待时间。
文档编号G11C11/4063GK1862701SQ200610077839
公开日2006年11月15日 申请日期2006年5月8日 优先权日2005年5月4日
发明者K·什平斯基 申请人:英飞凌科技股份公司