专利名称：延迟锁定回路电路的制作方法
技术领域：
本发明涉及一种同步DRAM的延迟锁定回路(DLL)电路，且更具体来说，本发明涉及一种在省电模式(用于半导体器件的低功率操作)下执行稳定操作的DLL电路。
背景技术：
诸如双倍数据速率同步DRAM(DDR SDRAM)的同步半导体存储器器件，使用与从诸如存储器控制器的外部器件输入的外部时钟信号同步锁定的内部时钟信号，执行与外部器件的数据传输。为了稳定地传输数据，通过补偿不可避免地由每一部件的数据传输与被加载到总线中的数据之间的时间差引起的延迟时间，将该数据应精确定位于时钟的边缘或中心。
用于补偿延迟时间的时钟同步电路是锁相环(PLL)或延迟锁定回路(DLL)。若外部时钟信号频率不同于内部时钟信号频率，则需利用倍频功能(frequency multiplying function)。因此，在此情况中主要使用所述PLL。相反，若外部时钟信号的频率与内部时钟信号相等，则使用DLL。DLL电路通过补偿时钟延迟分量(其发生于将时钟信号通过每一部件而传输至半导体存储器器件中的数据输出端子时)，产生内部时钟信号。因此，DLL电路使得用于最终输入/输出数据的时钟信号能够同步于外部时钟信号。与PLL电路相比，DLL电路的优势在于噪声低且可用小面积来实现。因此，通常希望采用DLL电路作为半导体存储器器件中的同步电路。在各种类型DLL中，最新技术提供一种受寄存器控制的DLL电路，其能够缩短锁定第一时钟所花费的时间。
当中断电源时，具有能够储存锁定的延迟值的寄存器的受寄存器控制的DLL电路，将锁定的延迟值储存于该寄存器中，且当再次接通电源时，受寄存器控制的DLL电路载入储存于寄存器中的锁定的延迟值，以使锁定的延迟值立即用于锁定时钟。
图1为说明一般延迟锁定回路(DLL)电路的基本操作的概念图。
DLL电路接收外部时钟信号，且补偿在产生DRAM的内部时钟中的延迟。DLL电路确保DRAM的输出信号与外部时钟信号同相。当外部时钟与DRAM的输出具有相同相位时，数据可无错误地传输至芯片组。
图2是现有技术的受寄存器控制的DLL电路的方块图。
该DLL电路包括时钟缓冲器10、省电模式控制器20、相位比较器30、延迟控制器40、延迟线50、虚设延迟线60及延迟复制模型70。自DLL电路输出的DLL时钟信号DLL_CLK，经由时钟信号线80传输至输出缓冲器90，以控制数据的输出时序。
时钟缓冲器10通过接收且缓冲外部时钟信号CLK及外部时钟禁止信号CLKB，产生内部时钟信号REF_CLK。
当DRAM进入省电模式时，省电模式控制器20断开时钟缓冲器10。为了在无读取/写入操作时低功率操作DRAM，当时钟使能信号CKE变成逻辑电平“低”时，该DRAM进入省电模式。此时，因为时钟缓冲器10不产生内部时钟信号REF_CLK，所以时钟缓冲器10断开以用于储存DLL电路的当前状态。
通过比较输入时钟与输出时钟彼此间的相位，相位比较器30检测DLL电路的输入时钟与输出时钟之间的相位差。通常，为了降低DLL电路的功率消耗，经由时钟分频器将所输入的外部时钟的频率分频成预定频率，接着相位比较器30比较该分频的时钟。在图2中，为了说明的便利性，省略时钟分频器。在相位比较器30处，通过时钟缓冲器10的内部时钟信号REF_CLK，与在通过DLL电路的内部电路之后反馈回的反馈时钟信号FB_CLK相互比较。相位比较器30基于比较结果控制延迟控制器40。
该延迟控制器40配置有逻辑电路(用于确定延迟线50的输入路径)及双向移位寄存器(用于移位该路径方向)。接收四个输入信号且执行移位操作的移位寄存器，通过构造其初始输入条件以使其最右信号或最左信号处于逻辑电平“高”，从而具有最大或最小延迟。输入于移位寄存器中的信号具有两个右移信号及两个左移信号。对于移位操作而言，逻辑电平为“高”的两个信号不应彼此重迭。
延迟线50延迟自时钟缓冲器10输出的内部时钟信号REF_CLK的相位。相位比较器30确定延迟量。另外，该延迟线50在延迟控制器40的控制下确定延迟路径，该延迟路径确定相位延迟。延迟线50包括彼此串联耦合的若干单位延迟单元。这些单位延迟单元的每一个包括彼此串联耦合的两个与非门。单位延迟单元的每一个的输入端一对一映射地连接至延迟控制器40中的移位寄存器。其中移位寄存器的输出变成逻辑电平“高”的区域被确定为一路径，经由该路径输入通过时钟缓冲器10的时钟。延迟线50由两条延迟线(一条延迟线用于DDR SDRAM中的上升时钟，而另一延迟线用于DDRSDRAM中的下降时钟)构造，以通过同样地处理上升沿及下降沿来尽可能地抑制占空率失真。
虚设延迟线60为用于产生施加于相位比较器30的反馈时钟信号FB_CLK的延迟线。该虚设延迟线60与如以上所说明的延迟线50相同。
延迟复制模型70为用于模型化延迟因子的电路，其中这些延迟因子影响外部时钟经由延迟线50输入至芯片直至时钟自芯片输出的时钟时序。精确延迟因子确定DLL电路的功能的退化值。通过收缩、简化或按原样无任何修改地利用一基本电路的方法，实现延迟复制模型70。实际上，延迟复制模型70照原样模型化时钟缓冲器、DLL时钟驱动器、R/F分频器及输出缓冲器。
时钟信号线80为DLL电路的DLL时钟信号DLL_CLK在其中传输至输出缓冲器90的路径。
输出缓冲器90自存储器核心接收数据，且将该数据与DLL电路的DLL时钟信号DLL_CLK同步输出至一数据输出焊盘。
图3为用于操作图2的DLL的时序图。
如所示，当进入省电模式时，时钟使能信号CKE自逻辑电平“高”转变至逻辑电平“低”。此时，DLL电路停止执行相位更新操作，以储存当前状态，且储存先前锁定的信息以进入冻结状态(frozen state)。在本文中，术语“相位更新操作”意指DLL电路的反馈时钟信号FB_CLK与待确定且连续跟踪的内部时钟信号REF_CLK作相位比较。术语“冻结状态”意指其中储存先前锁定的信息且相位不再更新的状态。
同时，在预充电省电模式的情况下，停留于省电模式中的时间处于最小三个时钟至最大7.8μs的范围。此时，时钟缓冲器10被省电模式控制器20断开，以不产生DLL电路的DLL时钟信号DLL_CLK。
当省电模式维持一长时间之后，如图3中所展示，从约最小3CLK至最大7.8μs(该段时间期间不更新相位)，DLL电路的当前锁定信息可归因于半导体器件环境(诸如外部温度)的变化而不同于省电模式之前的先前锁定信息。
当在此条件下退出省电模式，即当前锁定信息与先前锁定信息彼此不匹配时，DLL电路的DLL时钟信号DLL_CLK的相位不同于待锁定的目标时钟的相位。结果，很难精确地传输数据至DRAM/从DRAM接收数据，因为外部时钟信号的相位不同于DLL电路的DLL时钟信号DLL_CLK的相位。
发明内容
因此，本发明的目的为提供一种半导体存储器器件的延迟锁定回路(DLL)电路，其用于防止在相对长的省电模式期间因一半导体器件环境(诸如外部温度)的变化而发生锁定失败。
根据本发明的一个方面，提供一种具有正常模式及省电模式的同步存储器器件，其包括省电模式控制器，其用于响应于时钟使能信号而产生省电模式控制信号，进而确定省电模式的起始或终止；时钟缓冲单元，其用于响应于省电模式控制信号而缓冲外部时钟信号，且输出第一内部时钟信号及第二内部时钟信号；时钟选择单元，其用于基于省电模式控制信号来选择第一内部时钟信号及第二内部时钟信号中的一个，以将选定信号作为中间输出时钟信号予以输出；及相位更新单元，其用于通过使用该中间输出时钟信号来执行相位更新操作，以输出延迟锁定回路(DLL)时钟信号，其中该第一内部时钟信号的频率不同于第二内部时钟信号的频率。
根据本发明的另一个方面，提供一种延迟锁定回路(DLL)，其包括省电模式控制器，其用于响应于时钟使能信号而产生省电模式控制信号，进而确定省电模式的起始或终止；第一时钟缓冲单元，其用于响应于省电模式控制信号来缓冲外部时钟信号，及将该经缓冲的时钟信号作为第一内部时钟信号予以输出；第二时钟缓冲单元，其用于响应于该省电模式控制信号而缓冲外部时钟信号及将该经缓冲的时钟信号作为第二内部时钟信号予以输出，该第二内部时钟信号的频率低于该第一内部时钟信号的频率；时钟选择单元，其通过基于省电模式控制信号而在正常模式中选择第一内部时钟信号及在省电模式中选择第二内部时钟信号，输出中间输出时钟信号；及相位更新单元，其用于通过使用该中间输出时钟信号来执行相位更新操作，以输出延迟锁定回路(DLL)时钟信号。
根据本发明的又一个方面，提供一种用于产生具有正常模式及省电模式的同步存储器器件的延迟锁定回路(DLL)时钟的方法，其包括通过缓冲外部时钟来产生第一内部时钟信号；通过缓冲该外部时钟来产生第二内部时钟信号，该第二内部时钟的频率不同于该第一内部时钟信号的频率；根据模式控制信号来选择第一内部时钟信号及第二内部时钟信号中的一个；在正常模式中基于第一内部时钟信号来执行DLL相位更新操作；及在省电模式中基于第二内部时钟信号来执行DLL相位更新操作。
本发明的上述和其它的目的和特征，将参照结合附图给出的优选实施例的下面的描述而变得更好理解，在附图中图1为说明一般延迟锁定回路(DLL)电路的基本操作的概念图；图2为DLL电路的方块图；图3为图2的DLL操作的时序图；图4为根据本发明的实施例的DLL电路的方块图；图5为图4中所展示的省电模式控制器及第二时钟缓冲器的详细电路图；图6为图5中所展示的时钟转换单元的详细电路图；图7为图6中所展示的2时钟分频器的详细电路图；及图8为说明当根据本发明的实施例将图4的DLL应用于半导体存储器器件时的模拟结果的时序图。
主要部件符号说明10时钟缓冲器 20省电模式控制器30相位比较器 40延迟控制器50延迟线 60虚设延迟线70延迟复制模型80时钟信号线90输出缓冲器 100省电模式控制器200第一时钟缓冲器 300第二时钟缓冲器320差动放大器 340时钟转换单元360输出单元 362传输门364反相器 400时钟选择单元
500相位更新单元520延迟线530虚设延迟线 540延迟复制模型550相位比较器 560延迟控制器600DLL电路 700时钟信号线800输出缓冲器 810A～810N2时钟分频器820A～820N熔丝单元具体实施方式
将参看附图详细描述根据本发明的示例性实施例的延迟锁定回路(DLL)电路。
图4为根据本发明的实施例的DLL电路的方块图。
DLL电路600包括省电模式控制器100、第一时钟缓冲器200及第二时钟缓冲器300、时钟选择单元400及相位更新单元500。
省电模式控制器100响应于时钟使能信号CKE，产生省电模式控制信号CTRL，其确定省电模式的起始或终止。
第一时钟缓冲器200响应于省电模式控制信号CTRL，接收且缓冲外部时钟信号CLK及外部时钟禁止信号(external clock bar signal)CLKB，从而将经缓冲的信号作为第一内部时钟信号ICLK_NM予以输出。
第二时钟缓冲器300响应于省电模式控制信号CTRL，接收且缓冲该外部时钟信号CLK及该外部时钟禁止信号CLKB，从而将经缓冲的信号作为第二内部时钟信号ICLK_PD予以输出。第二内部时钟信号ICLK_PD具有低于第一内部时钟信号ICLK_NM的频率。
时钟选择单元400通过基于省电模式控制信号CTRL来选择第一内部时钟信号ICLK_NM及第二内部时钟信号ICLK_PD中的一个，而输出中间输出时钟信号CLKOUT。在正常模式情况下，选择第一内部时钟信号ICLK_NM；在省电模式情况下，选择第二内部时钟信号ICLK_PD。
相位更新单元500使用时钟选择单元400所选择的时钟信号，执行相位更新操作以输出DLL时钟信号DLL_CLK。
相位更新单元500为一受寄存器控制的DLL，其包括延迟线520、虚设延迟线530、延迟复制模型540、相位比较器550及延迟控制器560。
延迟线520接收时钟选择单元400的中间输出时钟信号CLKOUT，以将中间输出时钟信号CLKOUT的相位延迟一预定时间。虚设延迟线530大体上与延迟线520相同。延迟复制模型540通过用半导体存储器器件中的外部时钟信号CLK及外部时钟禁止信号CLKB的延迟因子，来模型化虚设延迟线530的输出信号，从而输出反馈时钟信号FB_CLK。相位比较器550检测时钟选择单元400的中间输出时钟信号CLKOUT与延迟复制模型540的反馈时钟信号FB_CLK之间的相位差。延迟控制器560基于相位比较器550的输出信号来控制延迟线520及虚设延迟线530。
DLL电路600的DLL时钟信号DLL_CLK，经由时钟信号线700传输至输出缓冲器800，以控制数据的输出时序。
DLL电路600包括在正常模式中操作的第一时钟缓冲器200及在省电模式中操作的第二时钟缓冲器300。另外，DLL电路600包括频率低于第一时钟缓冲器200的频率的第二时钟缓冲器300。因此，在正常模式中，DLL电路600通过使用第一时钟缓冲器200的第一内部时钟信号ICLK_NM而执行相位更新操作，且在省电模式中，DLL电路600通过使用第二时钟缓冲器300的第二内部时钟信号ICLK_PD来执行相位更新操作。
因此，在本发明的DLL电路600中，省电模式控制器100基于省电模式控制信号CTRL来控制时钟选择单元400。相位更新单元500响应于从时钟选择单元400(其选择第一内部时钟信号ICLK_NM及第二内部时钟信号ICLK_PD中的一个)所输出的中间输出时钟信号CLKOUT，执行相位更新操作。
由于此原因，与在省电模式中不执行相位更新操作的现有技术的DLL电路相比，本发明的DLL电路在基于第二内部时钟信号ICLK_PD的省电模式中，执行至少一次相位更新操作。
图5为图4中所展示的省电模式控制器100及第二时钟缓冲器300的详细电路图。
省电模式控制器100包括第一反相器INV1及第二反相器INV2及第一与非(NAND)门NAND1。
第一反相器INV1使时钟使能信号CKE反相；第一与非门NAND1对第一反相器INV1的输出信号与闲置信号IDLE执行与非运算，在省电模式中闲置信号的相位与时钟使能信号CKE的相位相反。第二反相器INV2使第一与非门NAND1的输出信号反相，以将该反相的信号作为省电模式控制信号CTRL予以输出。在省电模式下，时钟使能信号CKE具有逻辑电平“低”且闲置信号IDLE具有逻辑电平“高”。
第二时钟缓冲器300包括差动放大器320、时钟转换单元340及输出单元360。
该差动放大器320比较外部时钟信号CLK与外部时钟禁止信号CLKB以放大比较的结果；该时钟转换单元340对该差动放大器320的输出信号执行频率变换。输出单元360响应于省电模式控制信号CTRL，将时钟转换单元340的输出信号作为第二内部时钟信号ICLK_PD予以输出。
第二时钟缓冲器300的差动放大器320包括一使能NMOS晶体管N1、输入NMOS晶体管N2和N3及输出PMOS晶体管P1和P2。
使能NMOS晶体管N1响应于使能信号ENABLE来控制差动放大器320的操作。输入NMOS晶体管N2及N3响应于外部时钟信号CLK及外部时钟禁止信号CLKB，控制差动放大器320的输出信号，即暂时时钟信号TMP_CLK。输出PMOS晶体管P1及P2连接于源极电压与暂时时钟信号TMP_CLK的节点之间，以用于根据输入NMOS晶体管N2及N3来确定暂时时钟信号TMP_CLK。
与第一时钟缓冲器200相比，第二时钟缓冲器300包括差动放大器320与输出单元360之间的时钟转换单元340。该时钟转换单元340可包括串联连接的至少一个时钟分频器。
输出单元360包括传输门362、第三反相器364及第二与非门ND2。
传输门362响应于时钟转换单元340的输出信号，传输省电模式控制信号CTRL。第三反相器364包括串联连接的多个反相器，以使时钟转换单元340的输出信号通过反相延迟一预定时间。第二与非门ND2对由传输门362所传输的省电模式控制信号CTRL与第三反相器364的输出信号执行与非运算，以将经与非运算的信号作为第二内部时钟信号ICLK_PD予以输出。
图6为图5中所展示的时钟转换单元340的详细电路图，且图7为图6中所展示的单位2时钟分频器810A的详细电路图。
参看图6，本发明的时钟转换单元340包括多个2时钟分频器810A至810N及多个熔丝单元820A至820N。
多个单位2时钟分频器810A至810N串联连接以产生具有不同时钟单位的多个时钟，例如，2时钟至2n时钟；且多个熔丝单元810A至810N通过熔断选定熔丝，来选择多个单位2时钟分频器的输出时钟的一个。
图7中的示例性结构展示单位2时钟分频器810A至810N中的一单位2时钟分频器810A。单位2时钟分频器810A通过将输入时钟IN除以2来产生输出时钟OUT。
因此，本发明的时钟转换单元340被用作2时钟分频器、由串联的两个单位2时钟分频器组成的4时钟分频器，或由n个串联的单位2时钟分频器组成的2n时钟分频器。结果，在省电模式中，时钟转换单元340可通过使用多个2时钟分频器，根据所要的相位更新操作范围来设定所要的时钟。
即，在本发明中，时钟转换单元340被实现来产生多个经分频的时钟，且通过测试来选择该多个经分频的时钟的一个以供使用。或者，使用金属选用处理单元(metal option process unit)替代多个熔丝单元820A至820N是可能的。
图8为说明当根据本发明的实施例将图4的DLL电路应用于半导体存储器器件时的模拟结果的时序图。
如所示，根据本发明的实施例，在预充电省电模式情况下，即使省电模式维持一段诸如7.8μs的长时间，仍然通过用于省电模式的第二时钟缓冲器300的第二内部时钟信号ICLK_PD，至少再一次执行DLL相位更新操作。
因此，可在长的省电模式期间防止锁定失败，其中由于如外部温度的变化的半导体器件环境的变化导致先前锁定信息不同于当前锁定信息。
如以上所描述，根据本发明，即使半导体存储器器件长时间停留于省电模式中，通过执行DLL相位更新操作多于一次，有效防止DLL锁定失败。结果，DLL电路操作更稳定。
本申请案含有与韩国专利申请案第KR 2005-91659&2005-127734(分别于2005年9月29日、2005年12月22日提交韩国专利局)相关的主题，其整个内容以引用方式并入本文中。
虽然已参照某些优选实施例来描述本发明，但是本领域的技术人员将明白，在不偏离由权利要求定义的本发明的精神及范围情况下，可做出各种变化及修改。
权利要求
1.一种具有正常模式及省电模式的同步存储器器件，其包含省电模式控制器，其用于响应于时钟使能信号而产生省电模式控制信号，进而确定省电模式的起始或终止；时钟缓冲单元，其用于响应于该省电模式控制信号来缓冲外部时钟信号，且输出第一内部时钟信号及第二内部时钟信号；时钟选择单元，其用于基于该省电模式控制信号来选择该第一内部时钟信号及该第二内部时钟信号中的一个，以将该选定信号作为中间输出时钟信号予以输出；及相位更新单元，其用于通过使用该中间输出时钟信号来执行相位更新操作，以输出延迟锁定回路(DLL)时钟信号，其中该第一内部时钟信号的频率不同于该第二内部时钟信号的频率。
2.如权利要求1的同步存储器器件，其中该时钟选择单元基于该省电模式控制信号，在该正常模式中输出该第一内部时钟信号，且在该省电模式中输出该第二内部时钟信号。
3.如权利要求2的同步存储器器件，其中该时钟缓冲单元包括第一时钟缓冲器，其用于响应于该省电模式控制信号而缓冲该外部时钟信号，进而将该经缓冲的时钟信号作为第一内部时钟信号予以输出；及第二时钟缓冲器，其用于响应于该省电模式控制信号而缓冲该外部时钟信号，进而将该经缓冲的时钟信号作为第二内部时钟信号予以输出，该第二内部时钟信号的频率低于该第一内部时钟信号的频率。
4.如权利要求3的同步存储器器件，其中该第二时钟缓冲器包括差动放大器，其用于比较该外部时钟信号与经反相的外部时钟信号，以放大比较的结果；时钟转换单元，其用于对该差动放大器的输出信号执行频率变换；及输出单元，其用于基于该省电模式控制信号及该时钟转换单元的输出信号，来输出第二内部时钟信号。
5.如权利要求4的同步存储器器件，其中该时钟转换单元包括时钟分频器。
6.如权利要求4的同步存储器器件，其中该时钟转换单元包括用于产生多个时钟的串联连接的多个单位2时钟分频器，每一个具有不同的单位时钟；及多个熔丝单元，其用于通过熔断多个熔丝中的选定熔丝，选择从该多个单位2时钟分频器输出的时钟的一个。
7.如权利要求4的同步存储器器件，其中该时钟转换单元包括用于产生多个时钟的串联连接的多个单位2时钟分频器，每一个具有不同的单位时钟；及多个选用处理单元，其用于通过金属选用处理单元，来选择从该多个单位2时钟分频器输出的时钟的一个。
8.如权利要求4的同步存储器器件，其中该输出单元包括传输门，其用于响应于该时钟转换单元的输出，传输该省电模式控制信号；串联连接的奇数个反相器，其用于通过反相将该时钟转换单元的输出延迟一预定时间，以输出经反相的延迟信号；及与非门，其用于对该经反相的延迟信号与由该传输门传输的省电模式控制信号执行逻辑与非运算，进而输出第二内部时钟信号。
9.如权利要求2的同步存储器器件，其中该省电模式控制器包括第一反相器，其用于使该时钟使能信号反相；与非门，其用于对该第一反相器的输出信号与一闲置信号执行与非运算，在该省电模式中，该闲置信号的相位与该时钟使能信号的相位相反；及第二反相器，其用于使该与非门的输出信号反相，且将该经反相的信号作为该省电模式控制信号予以输出。
10.如权利要求2的同步存储器器件，其中该相位更新单元包括延迟线，其用于延迟中间输出时钟信号的相位，且输出延迟的中间输出时钟信号；虚设延迟线，其构造大体上与该延迟线的构造相同；延迟复制模型，其用于按照该存储器器件中的时钟信号的各延迟因子，来模型化该虚设延迟线的输出信号，且输出反馈时钟信号；相位比较器，其用于比较该中间输出时钟信号与该反馈时钟信号，以检测其间的相位差；及延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线及该虚设延迟线的相位延迟，进而输出该DLL时钟信号。
11.一种延迟锁定回路(DLL)，其包含省电模式控制器，其用于响应于时钟使能信号而产生省电模式控制信号，进而确定省电模式的起始或终止；第一时钟缓冲单元，其用于响应于该省电模式控制信号而缓冲外部时钟信号，且将该经缓冲的时钟信号作为第一内部时钟信号予以输出；第二时钟缓冲单元，其用于响应于该省电模式控制信号而缓冲该外部时钟信号，且将该经缓冲的时钟信号作为第二内部时钟信号予以输出，其中该第二内部时钟信号的频率低于该第一内部时钟信号的频率；时钟选择单元，其用于通过基于该省电模式控制信号，在正常模式中选择该第一内部时钟信号，且在该省电模式中选择该第二内部时钟信号，从而输出中间输出时钟信号；及相位更新单元，其用于通过使用该中间输出时钟信号来执行相位更新操作，以输出延迟锁定回路(DLL)时钟信号。
12.如权利要求11的DLL，其中该第二时钟缓冲单元包括差动放大器，其用于比较该外部时钟信号与经反相的外部时钟信号，以放大比较结果；时钟转换单元，其用于对差动放大器的输出信号执行频率变换；及输出单元，其用于响应于该省电模式控制信号及该时钟转换单元的输出信号，来输出该第二内部时钟信号。
13.如权利要求12的DLL，其中该时钟转换单元包括时钟分频器。
14.如权利要求12的DLL，其中该时钟转换单元包括用于产生多个时钟的串联连接的多个单位2时钟分频器，每一个具有不同的单位时钟；及多个熔丝单元，其用于通过熔断多个熔丝中的选定熔丝，选择从该多个单位2时钟分频器输出的时钟的一个。
15.如权利要求12的DLL，其中该输出单元包括传输门，其用于响应于该时钟转换单元的输出，传输该省电模式控制信号；串联连接的奇数个反相器，其用于通过反相将该时钟转换单元的输出延迟一预定时间，以输出经反相的延迟信号；及与非门，其用于对该经反相的延迟信号及由该传输门传输的省电模式控制信号执行逻辑与非运算，进而输出第二内部时钟信号。
16.如权利要求11的同步存储器器件，其中该省电模式控制器包括第一反相器，其用于使时钟使能信号反相；与非门，其用于对第一反相器的输出信号与一闲置信号执行与非运算，在该省电模式中，该闲置信号的相位与该时钟使能信号的相位相反；及第二反相器，其用于使与非门的输出信号反相，且将该经反相的信号作为省电模式控制信号予以输出。
17.如权利要求11的同步存储器器件，其中该相位更新单元包括延迟线，其用于延迟该中间输出时钟信号的相位，且输出经延迟的中间输出时钟信号；虚设延迟线，其构造大体上与该延迟线的构造相同；延迟复制模型，其用于按照该存储器器件中的时钟信号的各延迟因子，模型化该虚设延迟线的输出信号，且输出反馈时钟信号；相位比较器，其用于接收该中间输出时钟信号及该反馈时钟信号，以检测其间的相位差；及延迟控制器，其用于接收该相位比较器的输出信号，以控制该延迟线及该虚设延迟线的相位延迟，进而输出该DLL时钟信号。
18.一种用于产生具有正常模式及省电模式的同步存储器器件的延迟锁定回路(DLL)时钟的方法，其包含通过缓冲外部时钟来产生第一内部时钟信号；通过缓冲该外部时钟来产生第二内部时钟信号，该第二内部时钟的频率不同于该第一内部时钟信号的频率；根据模式控制信号选择该第一内部时钟信号及该第二内部时钟信号中的一个；在该正常模式中，基于该第一内部时钟信号来执行DLL相位更新操作；及在该省电模式中，基于该第二内部时钟信号来执行DLL相位更新操作。
19.如权利要求18的方法，其中该第二内部时钟信号的频率低于该第一内部时钟信号的频率。
20.如权利要求19的方法，其中该模式控制信号包括展示该存储器器件是处于正常模式还是处于省电模式中的信息。
全文摘要
本发明提供一种具有正常模式及省电模式的同步存储器器件，其包括省电模式控制器，用于响应于时钟使能信号而产生省电模式控制信号，进而确定省电模式的起始或终止。时钟缓冲单元响应于该省电模式控制信号而缓冲外部时钟信号，且输出第一内部时钟信号及第二内部时钟信号。时钟选择单元基于该省电模式控制信号而选择该第一内部时钟信号及该第二内部时钟信号中的一个，以将选定信号作为中间输出时钟信号予以输出。相位更新单元通过使用该中间输出时钟信号而执行相位更新操作，以输出延迟锁定回路(DLL)时钟信号，该第一内部时钟信号的频率不同于该第二内部时钟信号的频率。
文档编号G11C7/10GK1941165SQ20061010759
公开日2007年4月4日 申请日期2006年7月26日 优先权日2005年9月29日
发明者崔勋 申请人:海力士半导体有限公司