专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置；且更具体地，本发明涉及一种包括用于最优化通道阻抗的多个内建小片终端(ODTon die terminal)电阻器的半导体存储装置。
背景技术：
通常，半导体存储装置包括具有包含列地址及行地址的矩阵的存储解码器。半导体存储装置还包括用于将数据写入到存储解码器并自存储解码器读取数据的动态随机存取存储器(DRAM)接口块，例如逻辑电路、命令接口、地址接口及数据接口。
半导体存储装置适用于诸如需要储存单元的桌上型及膝上型计算机的装置。近来，半导体存储装置已将其应用扩大至数字融合(digital convergence)及数字家用装置。
半导体存储装置是根据构成存储解码器的单位单元或存储单元而分类。动态随机存取(DRAM)存储器为商业上最著名的半导体存储装置之一。
图1为示出现有技术的DRAM装置的框图。
如图所示，DRAM装置包括命令输入缓冲器10、地址输入缓冲器11、ODT接收机12、列地址多路复用器13、地址路由器14、命令解码器15、终端电阻器(RTT)解码器及模式寄存器组(MRS)16、存储体17、X解码器18、Y解码器19、输入/输出(I/O)放大阵列20、输入/输出(I/O)寄存器21及ODT块22。
上述DRAM装置在功能上分类为包括存储单元阵列的DRAM核心阵列；用于执行数据存取并提供控制信号的外围逻辑块；及用于传输数据、地址及该等控制信号的DRAM接口块。
在本文中，DRAM核心阵列可响应随机地址而将数据写入到预定位置/自预定位置读取数据。诸如命令输入缓冲器10及地址输入缓冲器11的DRAM接口块提供读取及写入时序及数据位置的信息。此外，作为DRAM接口块之一而操作的数据输入/输出(I/O)缓冲器提供当将数据写入到所选存储单元阵列或自所选存储单元阵列读取数据时的数据传输通路。
同时，DRAM装置包括DRAM核心阵列，该DRAM核心阵列包括存储单元阵列。每一存储单元包括一晶体管及一电容器。因此，DRAM装置周期性地执行刷新操作，因为在写入数据之后数据被损坏一预定时间。尽管具有上述缺点，DRAM装置仍广泛用作半导体存储装置，这是因为可以相对小的尺寸和低的成本来实现DRAM装置。
另外，DRAM装置包括多个逻辑电路，诸如各种解码器、计数器以及其组合。尽管用于在DRAM装置中储存数据的存储单元为最重要的元件，但亦需要上述逻辑电路来执行储存操作。另外，该多个逻辑电路是根据DRAM装置所需要的功能而组合及实现的。
此外，DRAM接口块是作为传输命令、地址及数据的数据传输通路而操作，以便将数据写入到DRAM装置或自DRAM装置读取数据。
通常，DRAM接口块包括诸如驱动器及收发器的输出缓冲器、以及诸如总线和接收机的输入缓冲器。在DRAM接口块中，将数据之间或其它信号之间的传输率表示为操作频率，并通过将容量转换为时间单位而将已传输数据的容量表示为频宽。在DRAM接口块中，安全地快速传输数据很重要。
图2为描述现有技术的半导体存储装置的操作的时序图。
如图所示，现有技术的半导体存储装置基于通过模式寄存器组(MRS)设置的预定代码(如地址信号ADD)而使能ODT控制信号ODT。因此，经由输出数据垫DQ而设置ODT电阻器的固定阻抗，同时使能ODT控制信号ODT。
同时，半导体存储装置仅包括在传输数据期间通过ODT装置提供的一个ODT电阻器。因此，提供ODT电阻器的固定阻抗而不管配置给通道的存储数目。因此，难以最优化已传输信号的效率。
发明内容
因此，本发明的目的为提供一种内建小片终端(ODT)控制装置，其包括用于在读取或写入操作期间通过向多个存储体中的每一个分配独立ODT电阻器而最优化通道阻抗的多个内建小片终端(ODT)电阻器。
根据本发明的一方面，提供一种半导体存储装置，其包括代码通道，其用于基于从外部源输入的代码控制信号而输出多个代码信号；终端电阻器解码器，其用于解码芯片选择信号、内建小片终端(ODT)控制信号及多个代码信号，并基于已解码的信号而输出多个选择信号；及ODT块，其用于使输出数据垫具备响应多个选择信号而选择的终端电阻器阻抗。
根据本发明的又一方面，提供一种半导体存储装置，其包括多个存储体，其用于控制存储单元中的数据读取/写入操作；代码通道，其用于基于从外部源输入的代码控制信号而输出多个代码信号；命令输入缓冲器，其用于缓冲芯片选择信号并输出已缓冲的信号；内建小片终端(ODT)接收机，其用于接收ODT控制信号并输出已接收的信号；终端电阻器解码器，其用于解码来自命令输入缓冲器的已缓冲信号、来自ODT接收机的已接收信号及多个代码信号，并基于已解码的信号而输出多个选择信号；及ODT块，其用于使输出数据垫具备响应多个选择信号而选择的终端电阻器阻抗。
根据本发明的又一方面，提供一种半导体存储装置，其包括多个存储模块，其连接到一数据通道；及多个存储排阶(rank)，其连接到该多个存储模块并具有一逻辑存储操作单元或一物理存储操作单元，其中该多个存储排阶包括用于根据芯片选择信号、内建小片终端(ODT)控制信号及代码控制信号的组合而在多个存储模块的读取及写入操作期间将终端电阻器的不同阻抗分配给该多个存储排阶的终端电阻器控制单元。
本发明的上面和其它目标和特征将从接下来结合附图的优选实施例描述中变得明显，其中图1为示出现有技术的DRAM装置的框图；图2为描述现有技术的半导体存储装置的操作的时序图；图3为示出根据本发明的实施例的半导体存储装置的框图；图4为描绘图3所示的命令输入缓冲器、内建小片终端(ODT)接收机及终端电阻器(RTT)解码器及模式寄存器组(MRS)的详细电路图；图5为描绘图3所示的代码通道的详细电路图；图6为描绘图3所示的ODT块及输入/输出寄存器的详细电路图；图7为描绘图6所示的输入/输出寄存器的接收机的详细电路图；图8为描绘图4至图5所示的锁存单元的详细电路图；图9为描述图3至图8所示的半导体存储装置的操作的时序图；及图10为图示根据本发明的实施例的半导体存储装置的操作的图表。
具体实施例方式
在下文中，将参考附图详细描述根据本发明的半导体存储装置。
图3为示出根据本发明的实施例的半导体存储装置的框图。
如图所示，根据本发明的实施例的半导体存储装置包括命令输入缓冲器100、地址输入缓冲器110、ODT接收机120、代码通道130、列地址多路复用器140、地址路由器150、命令解码器160、终端电阻器(RTT)解码器及寄存器170、存储体180、X解码器190、Y解码器200、输入/输出(I/O)放大阵列210、输入/输出(I/O)寄存器220及ODT块230。
命令输入缓冲器100接收并缓冲命令信号CMD(诸如列地址选通(RAS)信号/RAS、行地址选通(CAS)信号/CAS、写入使能信号/WE及芯片选择信号/CS)，以将已缓冲的信号输出到命令解码器160和RTT解码器及寄存器170。在本文中，RAS信号/RAS、CAS信号/CAS、写入使能信号/WE及芯片选择信号/CS的“/”表示负有效信号，即，以逻辑电平“低”激活。
地址输入缓冲器110接收并缓冲地址信号ADD及存储体选择信号BS，以将已缓冲的信号输出到地址路由器150。
ODT接收机120接收ODT控制信号ODT，以将经接收的信号输出到RTT解码器及寄存器170。
代码通道130接收代码控制信号RC，以将已接收的信号输出到RTT解码器及寄存器170。在本文中，代码控制信号RC是用于选择多个ODT电阻器中的一个。
地址路由器150接收输出自地址输入缓冲器110和命令解码器160的输出，以将行地址CADD输出到Y解码器200，并将列地址RADD输出到列地址多路复用器140。
列地址多路复用器140接收并多路复用列地址RADD，以将已多路复用的信号输出到X解码器190。
命令解码器160解码命令输入缓冲器100的输出，以将已解码信号输出到地址路由器150。
RTT解码器及寄存器170接收并解码命令输入缓冲器100、ODT接收机120及代码通道130的输出，以将已解码信号作为第一至第四选择信号S0至S3而输出到ODT块230。在本文中，在RTT解码器及寄存器170中所提供的寄存器保存用于选择所期望的ODT电阻器的输出自RTT解码器的第一至第四选择信号S0至S3或解码信号。
I/O放大阵列210放大从对应存储体180输出的数据，以将所放大的信号输出到I/O寄存器220。
ODT块230基于从RTT解码器及寄存器170输出的第一至第四选择信号S0至S3而控制ODT电阻器的阻抗以将所控制的阻抗输出到输入/输出(I/O)总线。
图4为描绘图3所示的命令输入缓冲器100、ODT接收机120及RTT解码器及寄存器170的详细电路图。
如图所示，命令输入缓冲器100包括第一放大单元A1、第一及第二反相器IV1及IV2、以及第一锁存单元101。在本文中，第一放大单元A1将电源电压与芯片选择信号/CS比较并放大所比较的结果。第一及第二反相器IV1及IV2延迟第一放大单元A1的输出而并不进行反相。第一锁存单元101将第二反相器IV2的输出锁存一预定时间，以将已锁存信号输出到RTT解码器及寄存器170。
ODT接收机120包括第二放大单元A2、第三及第四反相器IV3及1V4，以及第二锁存单元121。在本文中，第二放大单元A2将电源电压与ODT控制信号ODT比较并放大所比较的结果。第三及第四反相器IV3及IV4延迟第二放大单元A2的输出而不进行反相。第二锁存单元121将第四反相器IV4的输出锁存一预定时间，以将已锁存的信号输出到RTT解码器及寄存器170。
RTT解码器及寄存器170包括多个反相器IV5至IV10，及多个“与非”(NAND)门ND1至ND5。在本文中，第五反相器IV5使第一锁存单元101的输出反相。第一“与非”门ND1执行第五反相器IV5和第二锁存单元121的输出的“与非”运算。第六反相器IV6使第一“与非”门ND1的输出反相。
第二“与非”门ND2执行第一及第二代码条信号/iRC0及/iRC1和第六反相器IV6的输出的“与非”操作，以输出第一选择条信号/S0。第三“与非”门ND3执行第一代码信号iRC0、第二代码条信号/iRC1和第六反相器IV6的输出的“与非”操作，以输出第二选择条信号/S1。第四“与非”门ND4执行第一代码条信号/iRC0、第二代码信号iRC1和第六反相器IV6的输出的“与非”操作，以输出第三选择条信号/S2。第五“与非”门ND5执行第一及第二代码信号iRC0及iRC1和第六反相器IV6的输出的“与非”操作，以输出第四选择条信号/S3。
此外，第七反相器IV7使第一选择条信号/S0反相以输出第一选择信号S0。第八反相器IV8使第二选择条信号/S1反相以输出第二选择信号S1。第九反相器IV9使第三选择条信号/S2反相以输出第三选择信号S2。第十反相器IV10使第四选择条信号/S3反相以输出第四选择信号S3。
图5为描绘图3所示的代码通道130的详细电路图。
如图所示，代码通道130包括第一及第二放大单元A3及A4、第一及第二锁存单元131及132、以及多个反相器IV11至IV14。
在本文中，第一放大单元A3将电源电压与第一代码控制信号RC0比较并放大所比较的结果。第一锁存单元131将第一放大单元A3的输出锁存一预定时间。第一反相器IV11使第一锁存单元131的输出反相以将已反相的信号输出为第一代码信号iRC0。第二反相器IV12使第一代码信号iRC0反相，以便将已反相的信号输出为第一代码条信号/iRC0。
此外，第二放大单元A4将电源电压与第二代码控制信号RC1比较并放大所比较的结果。第二锁存单元132将第二放大单元A4的输出锁存一预定时间。第三反相器IV13使第二锁存单元132的输出反相，以将已反相的信号输出为第二代码信号iRC1。第四反相器IV14使第二代码信号iRC1反相，以便将已反相的信号输出为第二代码条信号/iRC1。
图6为描绘图3所示的ODT块230及I/O寄存器220的详细电路图。
如图所示，ODT块230包括多个P型金属氧化物半导体(PMOS)晶体管P1至P4、多个N型金属氧化物半导体(NMOS)晶体管N1至N4、及多个电阻器R1至R8。
在本文中，第一PMOS晶体管P1、第一及第二电阻器R1及R2、以及第一NMOS晶体管N1在电源电压端子VDDQ与接地电压端子VSSQ之间串联连接。第一选择条信号/S0被施加到第一PMOS晶体管P1的栅极，而第一选择信号S0被施加到第一NMOS晶体管N1的栅极。
同样地，第二PMOS晶体管P2、第三及第四电阻器R3及R4、以及第二NMOS晶体管N2在电源电压端子VDDQ与接地电压端子VSSQ之间串联连接。第二选择条信号/S1被施加到第二PMOS晶体管P2的栅极，而第二选择信号S1被施加到第二NMOS晶体管N2的栅极。
第三PMOS晶体管P3、第五及第六电阻器R5及R6、以及第三NMOS晶体管N3在电源电压端子VDDQ与接地电压端子VSSQ之间串联连接。第三选择条信号/S2被施加到第三PMOS晶体管P3的栅极，而第三选择信号S2被施加到第三NMOS晶体管N3的栅极。
第四PMOS晶体管P4、第七及第八电阻器R7及R8、以及第四NMOS晶体管N4在电源电压端子VDDQ与接地电压端子VSSQ之间串联连接。第四选择条信号/S3被施加到第四PMOS晶体管P4的栅极，而第四选择信号S3被施加到第四NMOS晶体管N4的栅极。
I/O寄存器220包括第一及第二接收机B1及B2。在本文中，第一接收机B1基于参考电压VREF而接收经由I/O总线施加到输出数据垫DQ的信号，以将已接收信号输出到核心，即I/O放大阵列210。第二接收机B2接收并缓冲从核心施加的信号，并经由I/O总线而将已缓冲的信号输出到数据垫DQ。
图7为描绘图6所示的I/O寄存器的第一接收机B1的详细电路图。
如图所示，第一接收机B1包括多个PMOS晶体管P5至P8、多个NMOS晶体管N5至N7、以及反相器IV15。因此，第一接收机B1形成一差分放大器，其基于开关信号SW而将参考电压VREF与输入信号IN进行比较。
详细地，第一至第四PMOS晶体管P5至P8的源极对于接收电源电压而言是共同的；第二及第三PMOS晶体管P6及P7的每一栅极相连接；而第一及第四PMOS晶体管P5及P8的每一栅极接收开关信号SW。
第一NMOS晶体管N5的栅极接收参考电压VREF，并且第二NMOS晶体管N6的栅极接收输入信号IN。在本文中，第一及第二PMOS晶体管P5及P6的漏极与第一NMOS晶体管N5的漏极相连接；而第三及第四PMOS晶体管P7及P8的漏极与第二NMOS晶体管N6的漏极相连接。
反相器IN15使施加到第二NMOS晶体管N6的漏极上的信号反相，以将已反相的信号输出为输出信号OUT。
在接地电压与第一及第二NMOS晶体管N5及N6的源极之间连接的第三NMOS晶体管N7包括用于接收开关信号SW的栅极。
图8为描绘图4至图5所示的命令输入缓冲器100的第一锁存单元101的详细电路图。
在本文中，ODT接收机120的第二锁存单元121和代码通道130的第一及第二锁存单元131及132中的每一个具有与命令输入缓冲器100的第一锁存单元101相同的电路结构，并因此，将第一锁存单元101作为示范结构进行描述。
如图所示，第一锁存单元101包括多个反相器IV16至IV23以及第一及第二传输门T1及T2。因此，第一锁存单元101响应内部时钟ICLK而根据第一及第二传输门T1及T2的开关操作锁存输入信号INPUT，以将已锁存的信号输出为输出信号OUTPUT。
在下文中，将参看图9描述本发明的半导体存储装置的操作。
图9为描述图3至图8所示的半导体存储装置的操作的时序图。
如图所示，RTT解码器及寄存器170接收并解码命令输入缓冲器100、ODT接收机120及代码通道130的输出，以输出用于选择ODT电阻器的阻抗的第一至第四选择信号S0至S3。
输入到代码通道130的代码控制信号RC可包括单个位、一对位或多个位；并在输入时具有大于半个时钟的预定延迟时间点。
根据本发明的优选实施例，假定存在第一至第四选择信号S0至S3；并因此代码控制信号RC具有四个位，以便根据16种状况调整ODT电阻器。
下面的表1示出了根据代码控制信号RC的ODT电阻器的示范阻抗。
表1
参看表1，当代码控制信号RC以值“1”输入时，RTT解码器及寄存器170对代码控制信号RC进行解码，以将第一选择信号S0输出为值“1”，并将第二至第四选择信号S1至S3输出为值“0”。因此，接通ODT块230中所提供的多个晶体管中的第一PMOS晶体管P1和第一NMOS晶体管N1。因此，根据第一及第二电阻器R1及R2的划分比率(division ratio)而将ODT电阻器的阻抗设置为值“30Ω”。
因此，如图9所示，当改变用于设置DRAM装置的ODT电阻器的期望阻抗的代码控制信号RC同时激活ODT控制信号ODT时，输出数据垫DQ中所提供的ODT电阻器的阻抗响应代码控制信号RC而被调整。也就是说，当未改变代码控制信号RC时，ODT电阻器的阻抗持续保持相同阻抗值。
虽然本发明的优选实施例已阐述改变代码控制信号RC同时激活ODT控制信号ODT，但当改变ODT控制信号ODT的相位时改变代码控制信号RC是可能的。
图10为图示根据本发明的实施例的半导体存储装置的操作的图表。
如图所示，当插槽数目为2时，可在单个存储通道CH上安装第一及第二存储模块M1及M2。此时，第一及第二存储模块M1及M2物理上划分存储通道CH。
第一存储模块M1包括被物理上及逻辑上划分的第一及第二存储排阶RANK0及RANK1；第二存储模块M2包括被物理上及逻辑上划分的第三及第四存储排阶RANK2及RANK3。因此，根据所主张的发明的此实施例，可通过在第一及第二存储模块M1及M2上安装第一至第四存储排阶RANK0至RANK3而保持扩大。
第一至第四存储排阶RANK0至RANK3中的每一个指示逻辑存储操作单元，并包括多个独立ODT控制信号/ODT0至/ODT3。此外，第一至第四存储排阶RANK0至RANK3中的每一个是通过用于逻辑划分多个存储排阶的多个独立芯片选择信号/CS0至/CS3来操作；并在读取及写入操作期间具有不同的ODT电阻器阻抗。
换言之，基于芯片选择信号/CS0至/CS3而选择的半导体存储装置中的第一至第四存储排阶RANK0至RANK3的每一个响应于对应的ODT控制信号/ODT0至/ODT3而控制ODT电阻器。另外，根据本发明的这个实施例，需要代码控制信号RC来选择ODT电阻器中的一个。
因此，用于选择并控制多个ODT电阻器的阻抗的所需信号为对应的ODT控制信号、代码控制信号RC和芯片选择信号CS。
此外，第一至第四存储排阶RANK0至RANK3以独占方式共享时钟信号CLK、命令信号CMD、地址信号ADD、输出数据垫DQ的通道，及数据选通信号DQS。
当存储控制器CON从第一存储排阶RANK0的DRAM读取数据时，存储控制器CON施加逻辑电平“高”的第二ODT控制信号/ODT1，以便使第二存储排阶RANK1的DRAM无效。在此时间中，第二存储排阶RANK1的DRAM形成与第一存储排阶RANK0共享的数据总线上的ODT电阻器。
亦即，当包含多个存储排阶(即RANK0至RANK3)的存储系统中的任意存储排阶调整ODT电阻器的阻抗时，其它存储排阶中每一个可同时调整其自身ODT电阻器阻抗。在本文中，在预定的存储排阶中，可将读取操作期间的ODT电阻器的阻抗设置为不同于写入操作期间的ODT电阻器阻抗的值。
因此，由于第一至第四存储排阶RANK0至RANK3中的每一个可调整ODT电阻器的不同阻抗，因此在数据输入/输出操作期间，鉴于数据通道的ODT电阻器阻抗可最优化为各种值。
在本文中，改变ODT电阻器阻抗的时刻可在对应存储排阶的写入操作的时刻之前，或在另一存储排阶的读取操作的时刻之前。另外，改变ODT电阻器阻抗的时刻可相同于从写入操作切换至读取操作的时刻是可能的。
如上所述，本发明包括多个内建小片终端(ODT)电阻器，其用于通过在读取或写入操作期间分配独立ODT电阻器给多个存储排阶或存储模块中的每一个，来最优化通道阻抗。
本申请案含有与在2005年9月29日及2005年12月29日于韩国专利局提交的韩国专利申请第2005-90935号和第2005-134194号相关的主旨，该专利申请的全部内容以引用的方式并入本文中。
虽然已参考特定实施例描述了本发明，但对本领域的技术人员显然的是，可在不脱离如所附权利要求限定的本发明的精神和范畴的情况下进行各种改变和修正。
权利要求
1.一种半导体存储装置，其包含代码通道，其用于基于代码控制信号而输出多个代码信号；终端电阻器解码器，其用于解码芯片选择信号、内建小片终端(ODT)控制信号及该多个代码信号，并基于已解码信号而输出多个选择信号；以及ODT块，其用于使一输出数据垫具有响应该多个选择信号而选择的终端电阻器的阻抗。
2.根据权利要求1的半导体存储装置，其还包含寄存器，该寄存器用于保存终端电阻器解码器的多个选择信号和已解码信号。
3.根据权利要求1的半导体存储装置，其中ODT块基于代码控制信号的状态而调整该终端电阻器的该阻抗，同时该ODT控制信号被激活。
4.根据权利要求1的半导体存储装置，其中当ODT控制信号的相位被改变时，ODT块基于代码控制信号的状态而调整该终端电阻器的阻抗。
5.根据权利要求1的半导体存储装置，其中代码通道包括大于半个时钟的预设延迟时间。
6.根据权利要求1的半导体存储装置，其中代码通道包括放大单元，其用于比较电源电压和代码控制信号，以放大所比较的结果；锁存单元，其用于锁存该放大单元的输出；以及延迟单元，其用于延迟该锁存单元的输出同时进行及不进行反相，以输出该多个代码信号。
7.根据权利要求6的半导体存储装置，其中锁存单元包括多个开关，其用于响应于内部时钟而选择性地输出放大单元的输出；以及多个锁存器，其用于锁存该多个开关的输出。
8.根据权利要求1的半导体存储装置，还包含命令输入缓冲器，其用于缓冲并输出芯片选择信号；以及ODT接收机，其用于缓冲ODT控制信号并将其输出到终端电阻器解码器。
9.根据权利要求8的半导体存储装置，其中该命令输入缓冲器包括放大单元，其用于比较电源电压和芯片选择信号，以放大所比较的结果；延迟单元，其用于将该放大单元的输出延迟第一预定时间；以及锁存单元，其用于将该延迟单元的输出锁存第二预定时间。
10.根据权利要求8的半导体存储装置，其中该ODT接收机包括放大单元，其用于比较电源电压和ODT控制信号，以放大所比较的结果；延迟单元，其用于将该放大单元的输出延迟第一预定时间；以及锁存单元，其用于将该延迟单元的输出锁存第二预定时间。
11.根据权利要求8的半导体存储装置，其中所述终端电阻器解码器包括逻辑组合单元，其用于逻辑地组合命令输入缓冲器的输出与ODT接收机的输出；多个逻辑门，其用于执行该逻辑组合单元的输出与该多个代码信号的“与非”操作；以及反相单元，其用于使该多个逻辑门的输出反相，以输出该多个选择信号。
12.根据权利要求11的半导体存储装置，其中该逻辑组合单元包括第一反相器，其用于使该命令输入缓冲器的输出反相；逻辑门，其用于执行该第一反相器的输出与该ODT接收机的输出的“与非”操作；以及第二反相器，其用于使该逻辑门的输出反相。
13.根据权利要求1的半导体存储装置，其中该ODT块包括多个PMOS晶体管，其具有一个与电源电压端子相连接的端子、和用于接收多个已反相选择信号的栅极；多个NMOS晶体管，其具有一个与接地电压端子相连接的端子、和用于接收多个选择信号的栅极；以及多个电阻器，其连接于该多个PMOS晶体管与该多个NMOS晶体管之间。
14.根据权利要求1的半导体存储装置，还包含连接于输出数据垫和存储单元之间的输入/输出寄存器，其中该输入/输出寄存器包括第一接收机，其用于比较从该输出数据垫施加的信号和参考电压，并将所比较的信号输出到存储单元；以及第二接收机，其用于缓冲从存储单元施加的信号并将其输出到输出数据垫。
15.根据权利要求1的半导体存储装置，其中所述代码控制信号是从外部源输入的。
16.一种半导体存储装置，其包含多个存储体，用于控制存储单元中的数据读取/写入操作；代码通道，其用于基于代码控制信号而输出多个代码信号；命令输入缓冲器，其用于缓冲芯片选择信号并输出已缓冲的信号；内建小片终端(ODT)接收机，其用于接收ODT控制信号并输出已接收的信号；终端电阻器解码器，其用于解码来自命令输入缓冲器的已缓冲信号、来自该ODT接收机的已接收信号、及该多个代码信号，并基于已解码的信号而输出多个选择信号；以及ODT块，其用于使输出数据垫具有响应该多个选择信号而选择的终端电阻器的阻抗。
17.根据权利要求16的半导体存储装置，其还包含寄存器，该寄存器用于保存终端电阻器解码器的多个选择信号和已解码信号。
18.根据权利要求16的半导体存储装置，其中该ODT块在开始该多个存储体的该写入操作之前调整终端电阻器的阻抗。
19.根据权利要求16的半导体存储装置，其中该ODT块在多个存储体的读取/写入操作期间调整终端电阻器的该阻抗。
20.根据权利要求16的半导体存储装置，其中终端电阻器的阻抗是在读取和写入操作期间调整的。
21.根据权利要求16的半导体存储装置，其中所述代码控制信号是从外部源输入的。
22.一种半导体存储装置，其包含多个存储模块，其连接到数据通道；以及多个存储排阶，其连接到该多个存储模块，并具有逻辑存储操作单元和物理存储操作单元中的一个，其中该多个存储排阶包括终端电阻器控制单元，其用于根据芯片选择信号、内建小片终端(ODT)控制信号和代码控制信号的组合，而在多个存储模块的读取和写入操作期间分配终端电阻器的同阻抗给该多个存储排阶。
23.根据权利要求22的半导体存储装置，其中每一个存储排阶响应ODT控制信号和被独立控制的芯片选择信号而控制终端电阻器的阻抗。
24.根据权利要求22的半导体存储装置，其中所述多个存储排阶以独占方式共享该数据通道。
25.根据权利要求24的半导体存储装置，其中所述多个存储排阶之一是基于芯片选择信号而选择的。
26.根据权利要求22的半导体存储装置，其中所述多个存储排阶中的每一个在读取及写入操作期间具有终端电阻器的不同阻抗。
27.根据权利要求22的半导体存储装置，其中所述多个存储排阶之中的某一存储排阶的终端电阻器的该阻抗是在开始其它存储排阶的读取操作之前改变的。
28.根据权利要求22的半导体存储装置，其中所述多个存储排阶具有在从写入操作切换到读取操作之前改变的终端电阻器的阻抗。
全文摘要
一种半导体存储装置，其包括代码通道，其用于基于从外部源输入的代码控制信号而输出多个代码信号；终端电阻器解码器，其用于解码芯片选择信号、内建小片终端(ODT)控制信号和多个代码信号，并基于已解码的信号而输出多个选择信号；以及ODT块，其用于使输出数据垫具有响应该多个选择信号而选择的终端电阻器的阻抗。
文档编号G11C7/00GK1941166SQ20061010759
公开日2007年4月4日 申请日期2006年7月26日 优先权日2005年9月29日
发明者金容琪, 金敬勋 申请人:海力士半导体有限公司