专利名称：栅控二极管非易失性存储器单元的制作方法
技术领域：
本发明涉及电可编程可擦除非易失性存储器，尤其涉及具有可极灵敏地读取存储单元的电荷储存结构内容的偏压安排的电荷储存存储器。
背景技术：
电荷储存结构，如公知的电可编程可擦除只读存储器(EEPROM)及闪速存储器为主的电可编程可擦除非易失性存储器技术已应用在现代各种领域中。随着集成电路尺寸的缩小，以电荷陷获介质材料层为主的存储器单元结构因其具有可缩小性且工艺简单，渐渐受到瞩目。以电荷陷获介质材料层为主的各种存储器单元结构如包括公知技术中工业名称为PHINES、NROM及SONOS的结构，这些存储器单元结构通过将电荷陷获至电荷陷获介质层(如氮化硅层)而储存数据，而当陷获到相当多的净负电荷时，存储器单元的临界电压将会增加。可通过从电荷陷获层移除净负电荷或加入净正电荷至电荷陷获层而降低存储器单元的临界电压。
公知的存储器单元结构依赖具有源极、漏极与栅极的晶体管结构。然而，一般的晶体管结构有漏极及源极扩散区，且通过自对准栅极而彼此侧向分隔。此侧向分隔则是阻碍非易失性存储器进一步缩小的因素。
因此，目前需要一种非易失性存储器单元，其具备可以进一步缩小的可能性且其内容必须易于读取。
发明内容
一种栅控(gated)二极管非易失性存储器器件、栅控二极管非易失性存储器器件阵列、操作栅控二极管非易失性存储器器件及栅控二极管非易失性存储器阵列的方法、及制造栅控二极管非易失性存储器器件及栅控二极管非易失性存储器阵列的方法。
此栅控二极管非易失性存储器器件具有电荷储存结构、介质结构及二极管结构。电荷储存结构材料的示例包括浮动栅极材料、电荷陷获材料及纳米晶体材料。视电荷储存结构的临界电压机制而定，电荷储存结构的电荷储存状态储存一位或多位。
介质结构的至少一部份在电荷储存结构及二极管结构之间，且至少一部份在电荷储存结构与栅极电压源，如字线之间。二极管结构具有第一节点及第二节点，以结分隔第一节点及第二节点。示例的二极管结为同质结(homojunction)、异质结(heterjunction)及渐变式(graded)异质结。包括第一节点及第二节点的二极管结构的示例包括肖特基二极管及pn二极管。二极管至少为单晶、多晶及非晶型之一。
第一节点及第二节点的至少一部份邻近一个或多储存介质结构。二极管结构具有横截面，其中，第二节点具有相对端，这些相对端以绝缘介质层与相邻器件分隔。尽管此绝缘介质层在第二节点的相对端，第二节点可能与相邻器件连接。举例来说，若相邻器件也是栅控二极管非易失性存储器器件，第二节点的较低部分远离绝缘介质层，可能通过每一相邻器件的第二节点而与相邻器件连接。在这种方式中，同一位线结合流经二极管结构的电流，否则，则以绝缘介质层分隔。在其它实施例中，第二节点连接位线，此位线不同于连接相邻器件的第二节点的位线。在这个例子中，第二节点不具有远离绝缘介质层而与相邻器件连接的较低部分。
额外的逻辑电路施加偏压安排，以确定电荷储存结构的电荷储存状态，及测量流经在反向偏置的二极管结构的读取电流，以确定电荷储存结构的电荷储存状态。读取电流包括带至带读取电流分量。
以逻辑电路施加的偏压安排在栅控二极管非易失性存储器器件中产生多个电压差，如栅极电压(典型地为字线)源与二极管结构的第二节点之间的电压差，及在二极管结构的第一节点及第二节点之间的另一电压差。由此偏压安排产生的这些电压差产生足够的带至带隧穿电流，供测量读取电流，以确定电荷储存结构的电荷储存状态。在此时，这些电压差不会改变电荷储存结构的电荷储存状态。在一示例中，栅极及第二节点之间的电压差至少约为10伏特，且在第一节点及第二节点之间的电压差至少为2伏特。
除了偏压安排供读取栅控二极管非易失性存储器器件的内容之外，可施加其它偏压安排以改变栅控二极管非易失性存储器器件的内容。举例来说，其它偏压安排通过增加净正电荷于电荷储存结构及增加净负电荷于电荷储存结构，以调整电荷储存结构的电荷储存状态。用于增加净正电荷给电荷储存结构的电荷移动机制的示例为带至带热空穴隧穿及富勒—诺得汉(Fowler-Nordheim)隧穿。电子可以在电荷储存结构及二极管结构之间，或在电荷储存结构与栅极之间，或在两者之间移动。
用于增加净负电荷给电荷储存结构的电荷移动机制的示例为带至带热电子隧穿及富勒—诺得汉隧穿。电子可以在电荷储存结构及二极管结构之间，或在电荷储存结构与栅极电压源之间，或在两者之间移动。
集成电路的非易失性存储器器件的实施例包括栅控二极管非易失性存储器器件阵列。在一些实施例中，为了增加储存密度，多个阵列各自垂直放置以将其结合。视使用的地址体系而定，栅极电压源(典型为字线)、二极管结构的第一节点及二极管结构的第二节点在垂直放置的不同阵列之间相互连接或分隔。一般来说，相互连接的程度较大，则地址及制造、来自充电及放电额外电路增加的电力消耗所需的费用得以简化。
在相互连接的体系中，不同阵列的字线相互连接，但是不同阵列的第一节点及第二节点则分隔。在其它相互连接的体系中，不同阵列的字线分隔，但是不同阵列的第一节点及第二节点相互连接。在其它相互连接的体系中，不同阵列的字线及不同阵列的第一节点及第二节点分隔。
栅控二极管非易失性存储器单元阵列的一些实施例包括二极管行、栅极列及非易失性储存结构。每一二极管行具有第一节点行及第二节点行，以结分隔。第二节点的相对端以绝缘介质层与相邻器件分隔。栅极列与二极管行在交接处重迭。这些交接处为非易失性储存结构的位置。这些非易失性储存结构典型地为非易失性储存结构行的一部份。
每一非易失性储存结构具有电荷储存结构及一个或多个储存介质结构。介质结构至少一部份在电荷储存结构及特定二极管行之间的交接处，至少一部份在电荷储存结构及特定栅极行之间的交接处，以及至少一部份与特定二极管行的第一节点行及第二节点行在交接处相邻。
第二节点行除了在第二节点行的相对端绝缘，第二节点行可能与相邻二极管行互相连接。举例来说，在远离绝缘介质层的第二节点行的较低部分，通过相邻二极管行的第二节点行与相邻二极管行连接。在此方式中，同一位线结合流经二极管结构的电流，否则，则以绝缘介质层分隔。在其它实施例中，第二节点行连接一位线，此位线不同于连接相邻二极管行的第二节点行的位线。在这个例子中，第二节点行不具有远离绝缘介质层而与相邻二极管行连接的较低部分。
在一些实施例中，衬底区域为半导体衬底中的阱。在其它实施例中，衬底区域仅为半导体衬底。
在其它实施例中，非易失性存储器单元具有浮动栅极设计或纳米晶体设计。在其它实施例中，非易失性存储器单元具有电荷陷获材料设计。
申请人在此将一些相关的专利申请并入参考，包括申请于2004年12月28日的美国专利申请号11/024,239、申请于2004年12月28日的美国专利申请号11/023,747、申请于2004年12月28日的美国专利申请号11/024,075、申请于2004年10月26日的美国专利申请号10/973,176、申请于2004年09月09日的美国临时专利申请号60/608,528、申请于2004年09月09日的美国临时专利申请号60/608,455、申请于2004年10月26日的美国专利申请号10/973,593、申请于2005年07月28日的美国专利申请号11/191,365、申请于2005年07月28日的美国专利申请号11/191,366、申请于2005年07月28日的美国专利申请号11/191,329、申请于2005年07月28日的美国专利申请号11/191,367、申请于2005年12月09日的美国专利申请号11/298,912、申请于2005年12月09日的美国专利申请号11/299,310。
通过参考下列附图、实施方法及权利要求书将可了解本发明的其它方面及优点。
图1为栅控二极管非易失性存储器单元的简单视图。
图2A、2B、2C为栅控二极管非易失性存储器单元的简单视图，显示具有不同材料的各种电荷储存结构。
图3A、3B、3C、3D为栅控二极管非易失性存储器单元的简单视图，显示二极管结构，如pn二极管及肖特基二极管的各种示例。
图4A及4B为栅控二极管非易失性存储器单元的简单视图，显示具有同质结的pn二极管。
图5为栅控二极管非易失性存储器单元的简单视图，显示具有异质结的pn二极管。
图6A及图6B为执行电子隧穿注入的栅控二极管非易失性存储器单元操作的简单视图。
图7A及图7B为执行带至带热电子注入的栅控二极管非易失性存储器单元操作的简单视图。
图8A及图8B为执行空穴隧穿注入的栅控二极管非易失性存储器单元操作的简单视图。
图9A及图9B为执行带至带热空穴注入的栅控二极管非易失性存储器单元操作的简单视图。
图10A及图10B为栅控二极管非易失性存储器单元操作的简单视图，以不同数量的净正电荷或净负电荷执行带至带检测，供描述电荷储存结构的特征。
图11A及图11B为以不同数量的净正电荷或净负电荷为特征的电荷储存结构，执行带至带检测的栅控二极管非易失性存储器单元操作的简单视图，但是与图10A及图10B有不同的二极管节点安排。
图12A及图12B为有及没有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图。
图13A及113B为具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图。
图14A及图14B为不具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图。
图15A及图15B为具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图，其中，此二极管结构的掺杂安排与图13A、图13B、图14A及图14B不同。
图16A及图16B为不具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图，其中，此二极管结构的掺杂安排与图13A、图13B、图14A及图14B不同。
图17A及图17B为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，电子隧穿注入在所选择的单元执行。
图18A、图18B及图18C为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，带至带热空穴注入在所选择的单元执行。
图19A、图19B及图19C多个阵列的栅控二极管非易失性存储器单元的分解图，在不同的阵列之间具有不同方式相互连接的字线、第一节点行及第二节点行。
图20为集成电路的简单视图，其具有栅控二极管非易失性存储器单元的阵列及控制电路。
图21A至图21H说明多个阵列的栅控二极管非易失性存储器单元的简单工艺流程图。
图22A及图22B为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，带至带检测在所选择的单元执行。
主要器件符号说明
102第一二极管节点104第二二极管节点106介质结构110介质层202电荷陷获材料结构204浮动栅极206纳米颗粒储存结构302、312、322、332、412、502、602第一节点304、314、324、334、414、504、604、1204、1205第二节点506渐进式过度层结606、607电荷储存结构608栅极结构1214共同节点结构1904绝缘氧化层2000存储器阵列2001列解码器2002多个字线2003行解码器2004多个位线2005总线2006方块2007数据总线2008偏压安排供应电压2009偏压安排状态机2011、2015数据输入线2050集成电路2102半导体衬底2104氧化层2112多晶硅层2113p型多晶硅结构
2114p型第二节点2116牺牲的氧化层2118氮化层2121n+型第一节点2123结合的电荷储存及介质结构2132栅极多晶硅具体实施方式
图1为栅控二极管非易失性存储器单元的简单视图。节点102及104形成以结分隔的二极管。结合的电荷储存及介质结构106大致上包围此二极管的第一节点102。此结合的电荷储存及介质结构106的一部份也与此二极管第二节点104相邻。在此剖面图中，介质110则隔绝了二极管第二节点104与邻近的器件，例如其它栅控二极管非易失性存储器单元。
图2A、图2B、图2C为栅控二极管非易失性存储器单元的简单视图，显示具有不同材料的各种电荷储存结构。在图2A中，电荷陷获材料结构202局部储存电荷，在此以正电荷表示，正电荷位于部分电荷陷获材料之上且接近二极管结。氧化结构位于电荷陷获材料结构202与栅极结构之间，且介于电荷陷获材料结构202及二极管结构之间。位于电荷陷获材料结构202与栅极结构之间的代表性介质结构，包括约5到10纳米厚的二氧化硅及氮氧化硅，或其它类似的高介电常数材料，如三氧化二铝(Al2O3)。位于电荷陷获材料结构202及二极管结构之间的代表性介质结构包括约2到10纳米厚的二氧化硅及氮氧化硅，或其它类似的高介电常数材料。
代表性电荷陷获结构包括约3到9纳米厚的氮化硅，或其它类似的高介电常数材料，如三氧化二铝(Al2O3)、二氧化铪(HfO2)及其它。
在一些实施例中，栅极结构具有功函数大于n型硅的本征功函数(intrinsic work function)或大于约4.1电子伏特(eV)的材料，较佳地大于4.25电子伏特(eV)，举例来说大于5电子伏特(eV)。代表性栅极材料包括p型多晶硅、氮化钛(TiN)、铂(Pt)及其它高功函数的金属及材料。其它适于本技术实施例的其它材料包括但不限于钌(Ru)、铱(Ir)、镍(Ni)及钴(Co)金属，包括但不限于钌-钛(Ru-Ti)、镍-钛(Ni-Ti)的金属合金、金属氮化物及包括但不限于二氧化钌(RuO2)的金属氧化物。相比于典型的n型多晶硅栅极，高功函数的栅极材料会造成较高的电子隧穿的注入势垒。具有二氧化硅且作为顶介质结构的n型多晶硅的栅极的注入势垒约为3.15电子伏特(eV)。因此，本发明的实施例中，栅极及顶介质层所使用的材料具有高于3.15电子伏特(eV)的注入势垒，如高于约3.4电子伏(eV)，较佳高于4电子伏特(eV)。对于具有二氧化硅顶介质层的p型多晶硅栅极，其注入势垒约为4.25电子伏特(eV)，而相关于具有二氧化硅顶介质层的n型多晶硅栅极，聚集(converged)的单元产生的门限值会降至约2伏特(V)。
图2B显示栅控二极管非易失性存储器单元，类似于图2A的栅控二极管非易失性存储器单元，但是具有浮动栅极204，一般以多晶硅组成。图2C显示栅控二极管非易失性存储器单元，类似于图2A的栅控二极管非易失性存储器单元，但是具有纳米颗粒电荷储存结构206。
每一电荷陷获结构可储存一位或多位。举例来说，如果每一电荷陷获结构储存两位，则通过栅控二极管非易失性存储器单元储存四个不连续阶的电荷。
在一些实施例中，编程表示通过如加入空穴至电荷陷获结构或从电荷陷获结构移除电子，使储存于电荷陷获结构的净电荷更为正，而擦除表示通过如从电荷陷获结构移除空穴或加入电子至电荷陷获结构，使储存于电荷陷获结构的净电荷更为负。然而，在其它实施例中，编程表示使储存于电荷陷获结构的净电荷更为负，擦除表示使储存于电荷陷获结构的净电荷更为正。可以使用多种电荷移动机制，如带至带间隧穿引发热载流子注入、电场引发隧穿、沟道热载流子注入、沟道起始衬底载流子注入及来自衬底的直接隧穿。
图3A、3B、3C、3D为栅控二极管非易失性存储器单元的简单视图，显示二极管结构，如pn二极管及Schottky二极管的各种示例。在图3A及图3B中，此二极管结构为pn二极管。在图3A中，基本上由结合的电荷储存及介质结构围绕的第一节点302为n型掺杂，且第二节点304为p型掺杂。图3B的栅控二极管非易失性存储器单元互换了图3A的节点材料，使得基本上由结合的电荷储存及介质结构围绕的第一节点312为p型掺杂，且第二节点314为n型掺杂。在图3C及图3D中，此二极管结构为Schottky二极管。在图3C中，基本上由结合的电荷储存及介质结构围绕的第一节点322为金属材料，且第二节点324为半导体材料。图3D的栅控二极管非易失性存储器单元互换了图3C的节点材料，使得基本上由结合的电荷储存及介质结构围绕的第一节点332为半导体材料，且第二节点334为金属材料。
图4A及图4B为栅控二极管非易失性存储器单元的简单视图，显示具有同质结的pn二极管。在图4A中，二极管结构的第一节点402及第二节点404皆为硅。在图4B中，二极管结构的第一节点412及第二节点414皆为锗。因为相比于硅，锗的能带较小，栅控二极管非易失性存储器单元在图4B的结构比图4A的结构倾向产生较大的带至带电流。无论同质结二极管结构使用的材料，二极管结构可以是单晶或多晶的。由于多晶设计在垂直方向沉积多层存储器单元的能力，使其会产生较高的存储器单元密度。
图5为栅控二极管非易失性存储器单元的简单视图，显示具有异质结的pn二极管。基本上由结合的电荷储存及介质结构围绕的第一节点502为锗。第二节点504为硅。第一节点502及第二节点504以渐变的过度层结506连接。
图6A及图6B为执行电子隧穿注入的栅控二极管非易失性存储器单元操作的简单视图。在图6A中，电子隧穿注入机制使电子从偏置为-10伏特的栅极结构608移动至电荷储存结构606。第一二极管节点偏置为10伏特或浮动，第二二极管节点604偏置为10伏特。在图6B中，电子隧穿注入机制使电子从偏置为-10伏特或浮动的第一二极管节点602移动至电荷储存结构606。栅极偏置为10伏特，且第二二极管节点604偏置为-10伏特。
图7A及图7B为执行带至带热电子注入的栅控二极管非易失性存储器单元操作的简单视图。在图7A中，带至带热电子注入机制使电子从二极管结构至电荷储存结构606。n型第一二极管节点602偏置为0伏特，栅极结构608偏置为10伏特，且产生的电子空穴对的空穴流入偏置为-5伏特的p+型第二节点604。在图7B中，带至带热电子注入机制使电子从二极管结构至电荷储存结构606。n型第二二极管节点604偏置为0伏特，栅极结构608偏置为10伏特，且产生的电子空穴对的空穴流入偏置为-5伏特的P+型第一节点602。
图8A及图8B为执行空穴隧穿注入的栅控二极管非易失性存储器单元操作的简单视图。在图8A中，空穴隧穿注入机制使空穴从偏置为10伏特的栅极结构608移动至电荷储存结构606。第一二极管节点偏置为-10伏特或浮动，第二二极管节点604偏置为-10伏特。在图8B中，空穴隧穿注入机制使空穴从偏置为10伏特或浮动的第一二极管节点602移动至电荷储存结构606。栅极结构608偏置为-10伏特，第二二极管节点604偏置为10伏特。
图9A及图9B为执行带至带热空穴注入的栅控二极管非易失性存储器单元操作的简单视图。在图9A中，带至带热空穴注入机制使空穴从二极管结构至电荷储存结构606。p型第一二极管节点602偏置为0伏特，栅极结构608偏置为-10伏特，且产生的电子空穴对的电子流入偏置为5伏特的n+型第二节点604。在图9B中，带至带热空穴注入机制使空穴从二极管结构移动至电荷储存结构606。p型第二二极管节点604偏置为0伏特，栅极结构608偏置为-10伏特，且产生的电子空穴对的电子流入偏置为5伏特的n+型第一节点602。
由于结合的垂直及侧向电场，使得流经二极管结构的带至带电流，能相当精确地确定电荷储存结构的电荷储存状态。较大的垂直及侧向电场会引起较大的带至带电流。将一偏压安排施加于不同端点，使得能带足够弯曲，能在二极管结构中产生带至带电流，且仍保持二极管节点之间的电位差足够小，不会发生编程或擦除。
在示例的各种偏压安排中，二极管结构反向偏置，此外，栅极结构的电压使得能带足够弯曲，而使得整个二极管结构上均能产生带至带隧穿。在二极管结构节点的高掺杂浓度，具有产生空间电荷区域的高电荷密度，且伴随空间电荷区域(电压在其上改变)的短长度，提供明显的能带弯曲。在二极管结构结的任一侧上价带的电子隧穿越过禁带，至二极管结构结的另一侧的导带，且向势能坡下方漂移，更深入n型二极管结构节点。类似的情况，空穴向势能坡上方漂移，更远离n型二极管结构节点，且朝向p型二极管结构节点。
通过二极管结构及电荷储存结构之间的介质结构，栅极结构的电压控制部分二极管结构的电压。当栅极结构的电压变得更负时，通过此介质结构，使得部分二极管结构的电压变得更负，在二极管结构内产生更深的带弯曲。由于至少一些下列原因的结合，造成更多的带至带电流流动1)在弯曲能带的一侧上被占据的电子能阶与弯曲能带的另一侧上未被占据的电子能阶之间的重迭的增加，以及2)被占据的电子能阶与未被占据的电子能阶之间的势垒宽度变窄(Sze，Physics ofSemiconductor Devices，1981)。
储存于电荷储存结构上的净负电荷或净正电荷进一步影响带弯曲的程度。根据高斯定律，当施加负电压于与二极管结构相关的栅极结构时，通过部分二极管结构而经历更强的电场，这部分二极管结构靠近具有相对高净负电荷的电荷储存结构的部分。类似的情况，当施加正电压于与二极管结构相关的栅极结构时，部分二极管结构经历更强的电场，这部分的二极管结构靠近具有相对高净正电荷的电荷储存结构的部分。
供读取的不同偏压安排以及供编程及擦除的偏压安排显示出审慎的平衡。对于读取而言，二极管结构端与端之间的电位差不应产生实质大量的载流子通过介质层而进入电荷储存结构，进而影响电荷储存的状态。相对地，对于编程及擦除而言，二极管结构端与端之间的电位差足以产生实质大量的载流子通过介质层进入电荷储存结构，进而利用带至带热载流子注入影响电荷储存状态。
图10A及图10B为栅控二极管非易失性存储器单元操作的简单图式，以不同数量的净正电荷或净负电荷执行带至带检测，以描述电荷储存结构的特征。在图10A及图10B中，带至带检测机制在二极管结构中产生电子空穴对。产生的电子流入偏置为2伏特的n+型第一二极管节点602，且产生的空穴流入偏置为0伏特的p-型第二二极管节点604。栅极结构608偏置为-10伏特。在图10A中，通过在n+型第一二极管节点602与p型第二二极管节点604之间的二极管结构结，电荷储存结构606储存相对负的净电荷。在图10B中，通过在n+型第一二极管节点602与p型第二二极管节点604之间的二极管结构结，电荷储存结构606储存相对正的净电荷。在图10A中，二极管结构中发生的带弯曲较图10B较明显，因此，在图10A中的流动的带至带检测电流比图10B较多。
图11A及图11B为以不同数量的净正电荷或净负电荷为特征的电荷储存结构，执行带至带检测的栅控二极管非易失性存储器单元操作的简单视图，但是与图10A及10B有不同的二极管节点安排。具体来说，基本上由结合的电荷储存及介质结构围绕的第一节点602为p+型，且第二节点604为n型。带至带检测机制于二极管结构中产生电子空穴对。产生的空穴流入偏置为-2伏特的p+型第一二极管节点602，且产生的电子流入偏置为0伏特的n型第二二极管节点604。栅极结构608偏置为10伏特。在图11A中，通过在p+型第一二极管节点602与n型第二二极管节点604之间的二极管结构结，电荷储存结构606储存相对负的净电荷。在图11B中，通过在p+型第一二极管节点602与n型第二二极管节点604之间的二极管结构结，电荷储存结构606储存相对正的净电荷。在图11B中，二极管结构中发生的带弯曲比图11A较明显，因此，在图11B中的流动的带至带检测电流比图11A较多。
在其它实施例中，掺杂较重的节点为二极管结构的第二节点，而掺杂不太重的节点为二极管结构的第一节点，其中二极管结构的第一节点基本上由结合的电荷储存及介质结构围绕。
图12A及图12B分别为有及没有相互连接的第二节点的相邻的栅控二极管非易失性存储器单元的简单视图。在图12A中，相邻的栅控二极管非易失性存储器单元分别具有第二节点1204及1205。相邻的栅控二极管非易失性存储器单元的第二节点1204及1205皆从远处的氧化层延伸，此氧化层使第二节点1204及1205的上半部分隔，但是连接至共同节点结构1214。此共同节点结构作为用于相邻的栅控二极管非易失性存储器单元的同一位线。在图12B中，相邻的栅控二极管非易失性存储器单元的第二节点1204及1205不从分隔第二节点1204及1205的远处的氧化层延伸。每一个第二节点1204及1205皆为独立的位线，且两个第二节点1204及1205并未作为同一位线。
图13A及图13B为具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图。基本上由结合的电荷储存及介质结构围绕的二极管结构的第一节点行为n型，且第二节点行为p型。相邻的二极管结构的第二节点行皆从远处的氧化层延伸，此氧化层使第二节点行的上半部分隔，且连接至共同位线结构。在图13A，二极管结构的第一节点行显示为位线标号DL1至DL6，第二节点行显示为位线标号CL，且字线显示为字线标号WL1至WL6。在图13B，将电压施加于二极管行及字线。第一节点行DL3偏置为2伏特，且剩余的第一节点行偏置为0伏特。第二节点行偏置为0伏特。字线WL5偏置为-10伏特，且剩余的字线偏置为0伏特。由此，在栅极二极管单元的字线WL5及第一节点行DL3的交接处，执行带至带检测操作。通过测量流经第一节点行DL3或第二节点行CL的电流，以确定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图14A及图14B为不具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图。不像在图13A及图13B中第二节点行的相互连接共同位线结构，在图14A及图14B中二极管结构的相邻第二节点行为独立的位线。在图14A，二极管结构的第二节点行显示为位线标号CL1至CL6。在图14B，将电压施加于二极管行及字线。第一节点行DL3偏置为2伏特，且剩余的第一节点行偏置为0伏特。第二节点行偏置为0伏特。字线WL5偏置为-10伏特，且剩余的字线偏置为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点行DL3/第二节点行CL3的交接处，执行带至带检测操作。通过测量流经第一节点行DL3或第二节点行CL3的电流，以确定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图15A及图15B为具有相互连接的第二节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图，其中，此二极管结构的掺杂安排与图13A、图13B、图14A及图14B不同。在图15A及图15B，基本上由结合的电荷储存及介质结构围绕的二极管结构的第一节点行为p型，且第二节点行为n型。与图13A、图13B相似，相邻的二极管结构的第二节点行皆从远处的氧化层延伸，此氧化层使第二节点行的上半部分隔，且连接至共同位线结构。在图15A，二极管结构的第一节点行显示为位线标号DL1至DL6，二极管结构的第二节点行显示为位线标号CL且字线标号为WL1至WL6。在图15B，将电压施加于二极管行及字线。第一节点行DL3偏置为-2伏特，且剩余的第一节点行偏置为0伏特。第二节点行偏置为0伏特。字线WL5偏置为10伏特，且剩余的字线偏置为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点行DL3的交接处，执行带至带检测操作。通过测量流经第一节点行DL3或第二节点行CL的电流，以确定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图16A及图16B为不具有相互连接的节点行，执行带至带检测的栅控二极管非易失性存储器单元阵列的简单视图，其中，此二极管结构的掺杂安排与图15A及图15B相同。不像显示于图15A及图15B中第二节点行的相互连接的位线结构，在图16A及图16B二极管结构中相邻的第二节点行为独立的位线。在图16A中，二极管结构的第二节点行显示为位线CL1至CL6。在图16B中，将电压施加于二极管行及字线。第一节点行DL3偏置为-2伏特，且剩余的第一节点行偏置为0伏特。第二节点行偏置为0伏特。字线WL5偏置为10伏特，且剩余的字线偏置为0伏特。由此，在栅极二极管存储器单元的字线WL5及第一节点行DL3/第二节点行CL3的交接处，执行带至带检测操作。通过测量流经第一节点行DL3或第二节点行CL3的电流，以确定栅极二极管存储器单元的电荷储存结构的电荷储存状态。
图17A及图17B为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，电子隧穿注入如同图6A般执行，但是在选择的单元执行。在图17A，电子隧穿注入机制使电子从偏置为-10伏特的栅极结构608移动至电荷储存结构606及607。第一二极管节点602及603偏置为10伏特或浮动，第二二极管节点604及605偏置为10伏特。在图17B，第一二极管节点602偏置为10伏特或浮动，但是第一二极管节点603偏置为-10伏特。电子隧穿注入机制选择性地使电子从偏置为-10伏特的栅极结构608移动至电荷储存结构606，而非电荷储存结构607。在其它实施例中，电子隧穿注入机制使电子从第一二极管节点至电荷储存结构，如图6B所示，但是在选择的单元执行。在其它实施例中，空穴隧穿注入机制使空穴从栅极结构移动至电荷储存结构，如图8A所示，但是在选择的单元执行。在其它实施例中，热隧穿注入机制使空穴从第一二极管节点至电荷储存结构，如图8B所示，但是在选择的单元执行。
图18A、图18B及图18C为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，带至带热空穴注入如同图9B般执行，但是在选择的单元执行。在图18A，带至带热空穴注入机制使空穴从二极管结构移动至电荷储存结构606。p型第二二极管节点604及605偏置为0伏特，栅极结构608偏置为-10伏特，且产生的电子空穴对的电子流入偏置为5伏特的n+型第一节点602及603。在图18B，第一二极管节点602偏置为5伏特，但是第一二极管节点603偏置为0伏特。带至带热空穴注入机制选择性地使空穴从二极管结构移动至电荷储存结构606，而非电荷储存结构607。图18C也显示带至带热空穴注入，其选择性地执行于第一二极管节点602及第二二极管节点604所形成的二极管结构，而非第一二极管节点603及第二二极管节点605所形成的二极管结构(如图18B所示)。然而，在图18C，第一二极管节点603偏置为5伏特，第二二极管节点偏置为5伏特。因为在第一二极管节点603及第二二极管节点605所形成的二极管结构中，缺乏足够的反向偏置，因此，在此二极管结构中带至带热空穴注入机制仍缺乏。在其它实施例中，带至带热空穴注入机制选择性地使空穴从具有p型第一二极管节点及n+型第二二极管节点的栅极结构，移动至电荷储存结构，如图9A所示，但是在选择的单元执行。在其它实施例中，带至带热电子注入机制选择性使电子从具有p+型第一二极管节点及n型第二二极管节点的二极管结构，移动至电荷储存结构，如图7B所示，但是在选择的单元执行。在其它实施例中，带至带热电子注入机制选择性使电子从具有n型第一二极管节点及p+型第二二极管节点的二极管结构，移动至电荷储存结构，如图7A所示，但是在选择的单元执行。
图22A及图22B为不具有相互连接的第二节点，相邻的栅控二极管非易失性存储器单元的简单视图，其中，带至带检测如同图10A及10B般执行，但是在选择的单元执行。在图22A，带至带热空穴检测机制在二极管结构中产生电子空穴对，其中此二极管由偏置为2伏特的n+型第一二极管节点602及偏置为0伏特的p型第二二极管节点604所形成，产生的电子空穴对的电子流入n+型第一二极管节点602，且产生的空穴流入p型第二二极管节点604。带至带检测电流表示净正电荷或净负电荷的数量，以描述电荷储存结构606的特征。栅极结构608偏置为-10伏特。在偏置为0伏特的n+型第一二极管节点603及偏置为0伏特的p型第二二极管节点605所形成的二极管结构中，用于指出电荷数量以描述电荷储存结构607特征的带至带检测电流并未流动，这是因为没有足够的反向偏置。图22B也表示带至带检测，其被选择性地执行于第一二极管节点602及第二二极管节点604所形成的二极管结构，而非第一二极管节点603及第二二极管节点605所形成的二极管结构，如图22A所示。然而，在图22B，第一二极管节点603偏置为2伏特，且第二二极管节点605偏置为2伏特。因为由第一二极管节点603及第二二极管节点605所形成的二极管结构中仍缺乏足够的反向偏置，仍然缺乏带至带检测机制。在其它实施例中，带至带检测机制选择性地在具有p型第一二极管节点及n+型第二二极管节点(如图11A及图11B所示)的二极管结构中流动，但是在选择的单元执行。
图19A、图19B及图19C为多个阵列的栅控二极管非易失性存储器单元的分解图，在不同的阵列之间具有不同方式相互连接的字线、第一节点行及第二节点行。每一垂直配置阵列如图16A及图16B显示的阵列一般。虽然以绝缘氧化层1904分隔的这些垂直放置的多个阵列为同一集成电路的一部份，将这多个阵列以分解图显示，以显示出这多个阵列的所有字线及位线的标示。
在图19A中，不同阵列1900及1902的字线为相互连接。阵列1900的字线及阵列1902的字线皆标示为WL1至WL6。然而，不同阵列的第一节点行及第二节点行是分隔的。阵列1900的第一节点行标示为DL1至DL6，阵列1902的第一节点行标示为DL7至DL12。阵列1900的第二节点行标示为CL1至CL6，阵列1902的第二节点行标示为CL7至CL12。
在图19B中，不同阵列1910及1912的字线是分隔的。阵列1910的字线标示为WL1至WL6，阵列1912的字线标示为WL7至WL12。然而，不同阵列1910及1912的第一节点行及第二节点行为相互连接。阵列1910及阵列1912的第一节点行皆标示为DL1至DL6，阵列1910及阵列1912的第二节点行皆标示为CL1至CL6。
在图19C中，不同阵列1920及1922的字线，及不同阵列1920及1922的第一节点行及第二节点行是分隔的。阵列1920的字线标示为WL1至WL6，阵列1922的字线标示为WL7至WL12。阵列1920的第一节点行标示为DL1至DL6，阵列1922的第一节点行标示为DL7至DL12。阵列1920的第二节点行标示为CL1至CL6，阵列1922的第二节点行标示为CL7至CL12。
在其它实施例中，多个阵列具有相互连接的第二节点行，使得多个阵列中特定一阵列具有共享位线结构，供作为此阵列的第二节点行，或也可以作为所有阵列的第二节点行。在其它实施例中，第一节点行为n型，第二节点行为p型。
图20为集成电路的简单视图，其具有栅控二极管非易失性存储器单元的阵列及控制电路。集成电路2050包括在半导体衬底上执行的存储器阵列2000，其使用栅控二极管非易失性存储器单元。栅控二极管非易失性存储器单元阵列2000可能是独立的单元、在阵列中相互连接或在多个阵列中相互连接的单元。行解码器2001与多个字线2002连接，而多个字线2002在存储器阵列2000中沿列安排。列解码器2003与多个位线2004连接，而多个位线2004在存储器阵列2000中沿行安排。在总线2005提供列解码器2003及行解码器2001地址。在方块2006中的检测放大器及数据输入结构通过数据总线2007而与列解码器2003连接。通过数据输入线2011而从集成电路2050上输入/输出端口提供数据，或从集成电路2050内部或外部其它数据提供数据给方块2006中的数据输入结构。通过数据输出线2015而提供方块2006中检测放大器的数据至集成电路2050上输入/输出端口，或至集成电路2050内部或外部其它数据目的地。偏压安排状态机2009控制偏压安排供应电压2008，如擦除确认及编程确认电压，及供编程、擦除及读取存储器单元的安排，例如具有带至带电流。
图21A至图21H说明多个阵列的栅控二极管非易失性存储器单元的简单工艺流程图。图21A显示一结构，此结构具有p型多晶硅层2112于氧化层2104之上，氧化层2104于硅衬底2102之上。在图21B中，形成牺牲氧化层2116及氮化层2118。执行浅沟槽绝缘，产生多个p型多晶硅结构2113。在图21C中，将牺牲氧化层2116及氮化层2118移除。将多个p型多晶硅结构2113植入，以产生栅控二极管非易失性存储器单元的p型第二节点2114及n+型第一节点2121。在图21D中，形成结合的电荷储存及介质结构2123与栅极多晶硅2132，完成栅控二极管非易失性存储器单元的第一阵列。在图21E中，形成另一氧化层2104及另一p型多晶硅层2112。在图21F至图21H，实质上重复执行图21B至21D的步骤，以形成栅控二极管非易失性存储器单元的另一阵列，从第一阵列垂直置换。
通过参考前面描述的技术及范例而揭示的本发明，可以了解的是这些范例仅为说明而非限制。在本发明的精神及下列权利要求内，其它变型及结合可为本领域的技术人员轻易了解。
权利要求
1.一种储存数据的非易失性存储器器件集成电路，包括电荷储存结构；一个或多个储存介质结构，其至少一部份在该电荷储存结构及一二极管结构之间，且至少一部份在该电荷储存结构及一栅极电压源之间；该二极管结构具有第一节点及第二节点，以结分隔该第一节点及该第二节点，该第一节点及该第二节点的至少一部份邻近该一个或多个储存介质结构，而且该二极管结构具有横截面，其中，该第二节点具有相对端，以绝缘介质层与相邻器件分隔。
2.如权利要求1所述的器件，进一步包括逻辑，其施加偏压安排，以确定该电荷储存结构的电荷储存状态，及测量流经反向偏置的该二极管结构的电流，以确定该电荷储存结构的电荷储存状态。
3.如权利要求1所述的器件，其中读取电流流经处于反向偏置的该二极管结构，以确定该电荷储存结构的电荷储存状态。
4.如权利要求1所述的器件，其中带至带读取电流流经处于反向偏置的该二极管结构，以确定该电荷储存结构的电荷储存状态。
5.如权利要求1所述的器件，其中该第二节点通过每一该相邻器件的第二节点与该相邻器件连接。
6.如权利要求1所述的器件，其中该第二节点连接位线，该位线不同于连接该相邻器件的第二节点的位线。
7.如权利要求1所述的器件，其中该二极管结构为肖特基二极管。
8.如权利要求1所述的器件，其中该二极管结构为pn二极管。
9.如权利要求1所述的器件，其中该二极管的该结为同质结。
10.如权利要求1项1所述的器件，其中该二极管的该结为异质结。
11.如权利要求1所述的器件，其中该二极管的该结为渐进式异质结。
12.如权利要求1所述的器件，其中该电荷储存结构包括浮动栅极材料。
13.如权利要求1所述的器件，其中该电荷储存结构包括电荷陷获材料。
14.如权利要求1所述的器件，其中该电荷储存结构包括纳米晶体材料。
15.如权利要求1所述的器件，其中每一电荷储存状态储存一位。
16.如权利要求1所述的器件，其中每一电荷储存状态储存多位。
17.如权利要求1所述的器件，其中该二极管至少为单晶、多晶及非晶型之一。
18.一种制造储存数据的非易失性存储器器件集成电路的方法，包括提供电荷储存结构；提供一个或多个储存介质结构，其至少一部份在该电荷储存结构及二极管结构之间，且至少一部份在该电荷储存结构及栅极电压源之间；以及提供该二极管结构，其具有第一节点及第二节点，以结分隔该第一节点及该第二节点，该第一节点及该第二节点的至少一部份邻近该一个或多个储存介质结构，及该二极管结构具有横截面，其中，该第二节点具有相对端，以绝缘介质层与相邻器件分隔。
19.如权利要求18所述的方法，进一步包括提供逻辑，其施加偏压安排，以确定该电荷储存结构的的电荷储存状态，及测量流经反向偏置的该二极管结构的电流，以确定该电荷储存结构的该电荷储存状态。
20.一种储存数据的非易失性存储器器件集成电路，包括电荷储存结构装置；一个或多个储存介质结构装置，其至少一部份在该电荷储存结构装置及二极管结构装置之间，且至少一部份在该电荷储存结构装置及栅极电压源装置之间；以及该二极管结构装置具有第一节点及第二节点，以结分隔该第一节点及该第二节点，该第一节点及该第二节点的至少一部份邻近该一个或多个储存介质结构装置，及该二极管结构装置具有横截面，其中，该第二节点具有相对端，以绝缘介质层与相邻器件分隔。
21.如权利要求20所述的器件，进一步包括逻辑装置，其施加偏压安排，以确定该电荷储存结构装置的电荷储存状态，及测量流经反向偏置的该二极管结构装置的电流，以确定该电荷储存结构装置的该电荷储存状态。
全文摘要
一种具有电荷储存结构的栅控二极管非易失性存储器单元，包括具有额外栅极端的二极管结构。示例性实施例包括独立的存储器单元、此类存储器单元的阵列、操作此存储器单元或存储器单元阵列的方法及其制造方法。
文档编号G11C16/02GK1979873SQ200610164059
公开日2007年6月13日 申请日期2006年12月6日 优先权日2005年12月9日
发明者廖意瑛, 蔡文哲, 叶致锴 申请人:旺宏电子股份有限公司