专利名称：非易失性存储器件和从其读取信息的方法
技术领域：
本发明涉及一种非易失性存储器件，具体上，本发明涉及非易失性存储 器件的电压控制器和读取非易失性存储器件的方法。
背景技术：
利用F-N隧道效应来对在非易失性存储器件(诸如与非型快闪存储器件) 中包括的单元晶体管进行编程和擦除操作。
例如，通过下述方式来在擦除操作中引起F-N隧道效应通过向单元晶 体管的控制栅极施加低电压(例如0V或者地电压)，并且通过向包含所述单元 晶体管的半导体衬底(或主体)施加超过电源电压的高电压(例如20V)。结果产 生的大电压差使得在浮置栅极和所述主体之间形成强电场，并且发生F-N隧 道效应，其中，从浮置栅极向所述主体释放电子。这使得被擦除的单元晶体 管的门限电压(Vth)在负值方向上偏移(例如Vth^-3V)。在习惯术语中，将擦除 状态指定为数据"1"，并且将处于该状态中的单元晶体管称为"导通(ON)" 单元。
在例如编程操作中，向单元晶体管的控制栅极施加超过电源电压的高电 压(例如18V)，并且向单元晶体管的漏极和半导体主体施加低电压(例如0V或 者地电压)。当以这种方式偏置单元晶体管时，产生F-N隧道效应，并且向单 元晶体管的浮置栅极注入电子。这使得被编程的单元晶体管的门限电压(Vth) 在正值方向上偏移(例如Vth^+lV)。通常将编程状态指定为数据"0",并且 所述单元晶体管被称为"截止(OFF)"单元。
图1是传统与非型快闪存储器件100的方框图。所述与非型快闪存储器 件100包括存储单元阵列110、行选择电路130、行译码器电路(未示出)、页 面緩冲器电路150(或者数据感测和锁存电路)和列译码器电路170。
所述存储单元阵列110包括多个存储块BLKO-BLKn,其中每个存储块具 有多个单元串(n是正整数)。如图1中所示，所述多个单元串的每一个单元串
包括串选择晶体管SST,它连接到对应的位线(例如位线BL0);地选择晶 体管GST，它连接到公共源极线CSL;以及多个存储单元晶体管MC15-MC0， 它们连接在所述串选择晶体管SST和所述地选择晶体管GST之间。所述存储 单元晶体管MC15-MC0的每一个形成一个存储单元。图1图解了每个单元串 16个存储单元的示例，但是，在每个串中包含的存储单元的数量可以在不同 的与非快闪存储器件之间不同。
如图1中所示，所述串选择晶体管SST、存储单元MC15-MC0和地选择 晶体管GST分别被以栅极连接到串选择线SSL、字线WL15-WL0和地选择 线GSL。而且，如图所示，块选择晶体管BS17-BS0分别连接在线SSL、. WL15-WL0和GSL与线SS、 Sil5-SiO和GS之间。所述块选择晶体管BS17-BS0 由块选择信号BS共同控制。
行选择电路130响应于行译码器(未示出)以经由块选择晶体管BS0-BS17 来从字线WL0-WL15中选择字线(或者页面)。在编程模式中，页面緩冲器电 路150暂时存储要存储到被选字线(或者页面)的存储单元中的数据。在读取模 式中，页面緩冲器电路150感测在被选字线(或者页面)的存储单元中存储的数 据。所述页面緩冲器电路150包括多个页面缓冲器(或者数据感测和锁存块)， 它们分别对应于与被选页面相关联的行(位线)。从被选页面的存储单元感测 (读取)的数据位以预定单位(例如以字节x8为单位)经由列译码器电路170 而输出。
如上所述的传统的与非型快闪存储器件需要相当多的时间来执行读取操 作。这是因为以存储块为单位(而不是以存储单元为单位)来执行读取操作，并 且所读取的数据通常必须在由处理器执行之前从快闪存储器中获取并且载入 到主存储器(例如DRAM)中。为了克服该缺点，已引入一种具有现场执行 (eXecute-In-Place， XIP)结构的快闪存储器件。
图2是用于说明一种具有XIP结构的快闪存储器200的读取操作的电路 图。如图所示，在每个单元串中连接单个存储单元晶体管，因此允许处理器 以相对高的速度来访问所存储的数据。而且，用于向串选择线SSL提供电压 的导线彼此以金属短接(metal-strapped),就像用于向地选择线GSL提供电 压的导线那样。
而且，串选择线SSL直接连接到行选择电路。在读取操作之前的待机状 态中，串选择线SSL和地选择线GSL被放电到地电压。当执行读取操作时，
将电源电压(例如VPP)作为块选择信号施加到被选块的选择晶体管，而将地 电压(例如0V)作为块选择信号施加到未选块的选择晶体管。
在读取操作期间，被选块的串选择线SSL和地选择线GSL的电压从地电 压(O V)提高到读取电压VREAD。而且，将地电压(OV)施加到被选块的字线 WL。在这种状态中，从被选位线的单元晶体管读出数据。
在如上所述的配置中，可以在读取操作期间在被选块的字线WL中产生 耦合噪声，这是因为在串选择线SSL和地选择线GSL之间的耦合影响了字线 WL。这会限制读取操作的精确执行。
发明内容
按照本发明的一个方面，提供了一种非易失性存储器件，它包括存储单 元阵列和电压控制器。所述存储单元阵列包括多个存储块，每个存储块包括 多个单元串，其中，所述单元串的每个包括第一选择晶体管、第二选择晶体 管以及在所述第一和第二选择晶体管之间串联的至少一个存储单元晶体管。 所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到第一 选捧晶体管的第 一选择线施加第 一选择电压，向连接到第二选择晶体管的第
二选择线施加第二选择电压，并且向连接到存储单元晶体管的字线施加字线 电压。所述电压控制器通过在待机状态中向第二选择线施加第二选择线电压 来将第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述 予贞充电电压。
按照本发明的另 一个方面，提供了 一种非易失性存储器件的读取方法。 所述非易失性存储器件包括多个存储块，每一个存储块具有多个单元串，其 中，每个单元串包括第一选择晶体管、第二选择晶体管以及在所述第一和第 二选择晶体管之间串联的至少一个存储单元晶体管。所述方法包括将连接 到所述第二选择晶体管的第二选择线预充电到预充电电压；并且，响应于读 取命令和寻址命令而对于从所述多个存储块中选择的一个存储块执行读取操 作。
通过下面参见附图详细说明，本发明的上述或其他方面和优点将会变得更加清楚，其中
图l是传统与非型快闪存储器件的方框图2是用于说明具有现场执行(XIP)结构的传统快闪存储器件的读取操作 的方框图3是按照本发明的一个实施例的非易失性存储器件的方框图； 图4是图解在传统非易失性存储器件的读取操作期间的耦合噪声的模拟 结果的图；以及
图5是按照本发明的一个实施例的、在非易失性存储器件的读取操作期 间的耦合噪声的模拟结果的图。—
具体实施例方式
以下，参见附图来详细说明本发明的例证和非限制性实施例。在整个说 明书中，类似的附图标号表示类似的元件。
图3是按照本发明的一个实施例的非易失性存储器件300的一部分的方 框图。具体上，图3用于描述非易失性存储器件300的读取操作。如图所示， 非易失性存储器件300包括存储单元阵列310和电压控制器330,并且还可 以包括行选择电路350。
存储单元阵列310可以包括一个或多个存储块，每个存储块包括多个单 元串。仅仅举例而言，并且为了筒化附图，图3图解了两个存储块和在每个 存储块中的两个单元串。所述存储单元阵列310的存储块在此称为被选块， 其中要读取存储单元；未选块，其中不读取存储单元。
所述单元串的每一个包括第一选择晶体管、第二选择晶体管以及在所述 第一和第二选择晶体管之间串联的至少一个存储单元晶体管MC。每个存储 单元串连接在存储单元阵列310的位线和列选择线CSL之间，如在图3的示 例中所示，被选存储块的单元串和未选存储块的单元串连接到同 一位线。
在图3的示例中，以及在下面的说明中，第一选择晶体管是其以栅极连 接到串选择线SSL的串选择晶体管SST,第二选择晶体管是以栅极连接到地 选择线GSL的地选择晶体管GST。
而且，图3的示例图解了其中每个单元串包括单个存储单元晶体管并且 以XIP结构配置的情况。本发明不限于这个方面，并且例如，可以在每个单 元串中4是供多个存储单元晶体管。 所述电压控制器330包括用于在存储单元阵列310的存储块的每一个的 块选择晶体管BS0和BS1。块选择晶体管BS0和BS1以栅极连接到各自的块 选捧信号BS。在运行(例如编程、读取和擦除操作)中，块选择晶体管BS1响 应于各自的块选择信号BS来向存储单元阵列310的串选择线SSL施加串选 择电压SS，并且块选择晶体管BS0响应于各自的块选择信号来向存储单元阵 列310的字线WL施加字线电压Si。例如，被选存储块的块选择信号BS可 以是诸如VPP之类的高电压，而每个未选存储块的块选择信号BS可以是诸 如地电压(0 V)之类的低电压。
如图3中所示，与图2相对，电压控制器300未配备用于每个存储块的 地选择线GSL的块选择晶体管。换句话说，存储块的地选择线GSL被直接 施加地选择电压GS，而与相应的块选择信号BS的逻辑状态无关。将在此更 详细地:说明所述实施例的这个方面。
所述非易失性存储器件300可以还包括行选择电路350,它用于例如施 加块选择信号BS并且对串选择线SSL预充电。例如，行选择电路350可以 响应于当执行预定操作时输入的地址命令来输出相应的块信号BS。
在图3中，行选择电路350和电压控制器330被图解为分离的电路块。 但是，这仅仅是用于说明性目的。对于在本实施例所属的技术领域中的普通 技术人员应当显然行选择电路350和电压控制器330可以被集成到单个电 路块中，诸如行译码器块中。
本实施例部分的特征在于直接向第二选择线(例如地选择线GSL)施加第 二选择线电压(例如地选择电压GS)。例如，承载存储单元阵列310的多个存 储块的地选择电压GS的公共电压线直接地电连接到所述多个存储块的地选 择线GSL。换句话说，在承载地选择电压GS的公共电压线和地选择线GSL 之间没有插入块选择晶体管BS。
在如上所述的传统配置中，所述地选择线和所述串选择线在待机状态中 保持在地电压。因此，如上所述，在启动读取操作时，所述地选择线和所述 串选择线被同时驱动到读取电压。结果产生的耦合噪声可以对在其间插入的 字线的电压产生负面影响。
相反，按照本实施例，所述地选择线GSL在待机状态期间被预充电到给 定电压。优选但不是必须的，所述给定电压是读取电压。在本实施例中，通 过在待机状态中向承载地选择电压GS的公共电压线施加第二电压来实现对
地选择线的预充电。因为所述公共电压线直接电连接到地选择线GSL，因此， 地选择线GSL在待机状态中被预充电到所述给定电压。即使在待机模式中块 选择晶体管BS0和BS1可能处于截止状态中也是如此。
因为第二选择线GSL已经在待机状态中被预充电到读取电压，因此，字 线WL在启动读取操作时不会受到耦合噪声的大的影响。例如，从本发明的 实施例产生的耦合噪声可以小于传统配置的耦合噪声的一半。
在读取操作中，被选块的块选择信号BS被驱动到高电压(例如VPP),这 导通了被选存储块的块选择晶体管BS1和BS0。同样，向被选块的串选择线 SSL施加串选择电压VREAD ，并且向被选块的字线施加例如0V的字线电压 Si。
未选块的块选择信号BS保持低电压(例如0V),并且未选块的块选择晶 体管BS1和BS0保持截止。虽然向未选块的地选择线GSL施加地选择电压 GS,但是，未选块的串选择晶体管SST保持截止。
因为电压控制器330直接地向第二选择线GSL施加地选4奪电压GS,因 此不必金属短接第二选择线GSL，由此减小了非易失性存储器件的面积。即， 当将所述非易失性存储器件实现为芯片时，有可能减小芯片尺寸。
图4是图解在传统非易失性存储器件的读取操作期间的耦合噪声的模拟 结果的图。图5是图解按照本发明的一个实施例的非易失性存储器件的读取 操作期间的耦合噪声的模拟结果的图。
参见图4,在所述模拟中，当在待机状态中给出读取命令时，激活块选 择线，然后，将第一选择线SSL和第二选择线GSL的电压提高到读取电压。 在这种情况下，在字线WL中产生1.19V的噪声。所述噪声的产生是因为字 线WL受到了由在第一选择线SSL和第二选择线GSL的电压升高而产生的耦 合噪声的影响。
另一方面，参见图5，当在待机状态中给出读取命令时，激活块选择线， 然后，因为第二选择线GSL已经在待机状态中被预充电到读取电压，所以仅 仅将第一选择线SSL提高到读取电压。在这种情况下，在字线WL中产生650 mV的噪声。在噪声上的大幅度降低归因于本发明的实施例，其中，在启动 读取操作时仅仅提高第一选择线SSL的电压。
虽然已经相对于本发明的例证实施例具体示出和描述了本发明，但是本 领域内的技术人员将明白，在不脱离由所附的权利要求限定的本发明的精神
和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求于2006年10月31日向韩国知识产权局提交的韩国专利申请
第10-2006-0106715号的优先权，其公开通过引用被整体包含在此。
权利要求
1.一种非易失性存储器件，包括存储单元阵列，所述存储单元阵列包括多个存储块，每个存储块包括多个单元串，其中，所述多个单元串的每一个单元串包括第一选择晶体管、第二选择晶体管以及在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管；以及电压控制器，所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到所述第一选择晶体管的第一选择线施加第一选择电压，向连接到所述第二选择晶体管的第二选择线施加第二选择电压，以及向连接到所述存储单元晶体管的字线施加字线电压，其中，所述电压控制器通过在待机状态中向所述第二选择线施加所述第二选择线电压来将所述第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述预充电电压。
2. 按照权利要求1的非易失性存储器件，其中，所述预充电电压是读取 电压。
3. 按照权利要求1的非易失性存储器件，还包括行选择电路，用于向所 述电压控制器提供用于从所述存储块中选择一个存储块的块选择信号。
4. 按照权利要求1的非易失性存储器件，其中，被选存储块的块选择信 号是第一选择电压，其中，其余的未选块的块选择信号是第二选择电压。
5. 按照权利要求1的非易失性存储器件，其中，所述电压控制器响应于 所述块选择信号而向所述第 一选择线施加所述第 一选择线电压以及向所述字 线施加所述字线电压，并且，所述电压控制器直接向所述第二选择线施加所 述第二选择线电压。
6. 按照权利要求1的非易失性存储器件，其中，所述第一选择线是串选 择线，而所述第二选择线是地选择线。
7. 按照权利要求1的非易失性存储器件，其中，以现场执行结构来配置 所述存储器件。
8. —种非易失性存储器件的读取方法，所述非易失性存储器件包括多个 存储块，每个存储块具有多个单元串，其中，每个单元串包括第一选择晶体 管、第二选择晶体管以及在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管，所述方法包括将连接到所述第二选择晶体管的第二选择线预充电到预充电电压；以及 响应于读取命令和寻址命令来对于从所述多个存储块中选择的一个存储 块执行读取操作。
9. 按照权利要求8的方法，其中，所述预充电电压是读取电压。
10. 按照权利要求8的方法，其中，所述读取操作的执行包括 响应于所述寻址命令而提供块选择信号，用于从所述多个存储块选择其上要执行读取操作的存储块；向连接到被选存储块的第 一选择晶体管的第 一选择线和连接到被选块的 存储单元晶体管的字线的未选字线施加所述读取电压，并且向所述字线的被 选字线施加地电压；以及从对应于被选字线的存储单元晶体管读取数据。
11. 按照权利要求10的方法，其中，对应于其上要执行读取操作的存储 块的块选择信号具有第一选择电压，并且其中，其余的对应于其上不执行读 取操作的存储块的块选择信号具有第二选择电压。
12. 按照权利要求10的方法，其中，响应于所述块选4奪信号而向所述第 一选择线和所述字线施加所述电压，其中，直接向所述第二选择线施加电压。
13. 按照权利要求8的方法，其中，所述第一选择线是串选择线，而所 述第二选择线是地选择线。
14. 按照权利要求8的方法，其中，以现场执行结构来配置所述非易失 性存储器件。
全文摘要
一种非易失性存储器件包括存储单元阵列和电压控制器。所述存储单元阵列包括多个存储块，每个存储块包括多个单元串，其中，所述多个单元串的每一个包括第一选择晶体管、第二选择晶体管和在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管。所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到第一选择晶体管的第一选择线施加第一选择电压，向连接到第二选择晶体管的第二选择线施加第二选择电压，并且向连接到所述存储单元晶体管的字线施加字线电压。所述电压控制器通过在待机状态中向第二选择线施加第二选择线电压来将所述第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述预充电电压。
文档编号G11C16/02GK101174456SQ20071008984
公开日2008年5月7日 申请日期2007年4月5日 优先权日2006年10月31日
发明者金镐正 申请人:三星电子株式会社