专利名称：半导体存储器件及其控制和测试方法
技术领域：
本发明涉及半导体存储器件、用于控制半导体存储器件的方法和用于测试半导体存储器件的方法。更具体地说，本发明涉及一种执行内部访问操作和外部访问操作的半导体存储器件。
背景技术：
最近，具有大存储容量的半导体存储器件(动态随机存取存储器(DRAM))已经被用在电子信息设备中。DRAM具有自刷新能力，以根据内部电路中的计数器操作来刷新存储单元的单元数据。由于具有自刷新能力的DRAM不需要外部刷新操作，所以它在减小功率消耗和简化DRAM周围电路的设计方面具有优势。
具有自刷新能力的DRAM可能在用于保持数据的内部刷新请求(内部访问)和用于写入或读取数据的外部访问请求(外部访问)之间出现竞争。在内部访问具有优先权的情况下，外部访问在内部访问完成后执行。因此，这种情况需要大约两倍于在外部访问不与内部访问竞争的情况下所需要的访问时间。所以存在缩短外部访问不与内部访问竞争情况下的访问时间的需求。
图1是用于具有传统自刷新能力的半导体存储器件(DRAM)60的控制电路61的示意性电路框图。
控制电路61包括命令检测器62、内部命令发生器63、刷新判定电路64和定时发生器65。内部命令发生器63和刷新判定电路64构成所谓仲裁器。
命令检测器62将外部元件所提供的各种命令解码，例如将写入命令和读取命令解码，并产生对应于该被解码的命令的命令检测信号。在图1所示例子中，命令检测器62检测到读取命令rdb并产生读取命令检测信号rd-cmd。
刷新判定电路64接收该读取命令检测信号rd-cmd和来自内部刷新计时器(未示出)的刷新请求信号ref-req，并根据信号(rd-cmd和ref-req)确定哪一个操作，读取操作还是刷新操作，具有优先权。
在刷新请求信号ref-req在早于读取命令检测信号rd-cmd的时刻被提供的情况下，刷新判定电路64将优先权赋予刷新操作。具体而言，刷新判定电路64响应于刷新请求信号ref-req产生刷新启动信号ref-start和刷新状态信号ref-state。
相反，在读取命令检测信号rd-cmd在早于刷新请求信号ref-req的时刻被提供的情况下，刷新判定电路64将优先权赋予读取操作。具体而言，在从定时发生器65输出的读取状态信号rd-state被重置(在读取操作完成之后)之后，刷新判定电路64产生刷新启动信号ref-start和刷新状态信号ref-state。
内部命令发生器63根据来自命令检测器62的读取命令检测信号rd-cmd产生读取启动信号rd-start。在那个时候，在刷新操作具有优先权的情况下，内部命令发生器63在刷新状态信号ref-state被重置(在刷新操作完成之后)之后产生读取启动信号rd-start。
在刷新操作具有优先权的情况下，定时发生器65根据刷新启动信号ref-start产生用于使能(enable)对应于预定刷新地址的字线的字线(word-line)使能定时信号wl-timing。
相反，在读取操作具有优先权的情况下，定时发生器65响应于读取启动信号rd-start产生读取状态信号rd-start和用于使能字线的字线使能定时信号wl-timing。该被使能的字线对应于由外部地址信号(未示出)所给出的预定地址。
以下将讨论DRAM 60的操作。图2是当外部访问(在这个例子中是读取操作)和内部访问(刷新操作)相互竞争时，优先权被赋予外部访问的情况下的操作波形图。
一旦检测到外部元件所提供的控制信号的下降，命令检测器62将读取命令rdb解码，并产生读取命令检测信号rd-cmd。该读取命令检测信号rd-cmd在早于刷新请求信号ref-req的时刻被提供给刷新判定电路64。在这个时候，刷新判定电路64将优先权赋予读取操作。定时发生器65根据来自内部命令发生器63的读取启动信号rd-start产生读取状态信号rd-state和字线使能定时信号wl-timing。根据信号wl-timing，读取对应于预定地址的单元数据。
在数据读取完成之后，刷新判定电路64根据读取状态信号rd-state的下降产生刷新启动信号ref-start和刷新状态信号ref-state。根据刷新启动信号ref-start，定时发生器65产生字线使能定时信号wl-timing。根据该信号wl-timing，执行对应于预定刷新地址的存储单元的刷新操作。
在外部访问(读取操作)在具有仲裁能力的控制电路61中被赋予优先权的情况下，刷新操作在读取操作完成之后被执行。
图3是在当外部访问和内部访问相互竞争时，优先权被赋予内部访问的情况下的操作波形图。图3示出了外部访问时间t8或者从读取命令rdb被提供给DRAM 60到读取数据DQ从DRAM 60被输出的时间最长的情况(最差的情况)。
一旦检测到外部元件所提供的控制信号下降，命令检测器62将读取命令rdb解码，并产生读取命令检测信号rd-cmd。刷新请求信号ref-req在早于读取命令检测信号rd-cmd的时刻被提供给刷新判定电路64。在这个时候，刷新判定电路64将优先权赋予刷新操作，并产生刷新启动信号ref-start和刷新状态信号ref-state。定时发生器65根据刷新启动信号ref-start产生字线使能定时信号wl-timing。根据该信号wl-timing，执行对应于预定刷新地址的存储单元的刷新操作。
在刷新操作完成之后，内部命令发生器63根据刷新状态信号ref-state的下降产生读取启动信号rd-start。根据该信号rd-start，定时发生器65产生读取状态信号rd-state和字线使能定时信号wl-timing。根据该信号wl-timing，读出对应于预定地址的单元数据。
在内部访问(刷新操作)在控制电路61中被赋予优先权的情况下，读取操作在刷新操作完成之后被执行。
但是在刷新操作被赋予优先权的情况下(图3)，由于读取操作在刷新操作完成之后被执行，所以外部访问就出现访问延迟。在这种情况下，外部访问时间t8变成了正常读取操作所需的时间和刷新操作所需的时间之和。因此，外部访问时间t8大约两倍于读取操作被赋予优先权的情况下的外部访问时间t7(图2)。外部访问时间的增加是妨碍器件速度提高的一个大的因素。
发明内容
在本发明的一个方面中，一种半导体器件包括多条字线、仲裁器13和信号发生电路14。所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)。所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)。
该半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器13接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权。其特征还在于接收外部命令并产生所述第一进入信号的命令检测器电路62。
在本发明的另一个方面中，一种半导体器件包括多条字线、仲裁器13和信号发生电路14。所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)。所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)。
该半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器(13)接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权。其特征还在于产生所述第二进入信号的内部电路。
在本发明的又一个方面中，一种半导体器件包括多条字线、仲裁器13和信号发生电路14。所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)。所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)。
该半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器(13)接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权，并且所述第一访问模式对应于外部访问操作，所述第二访问模式对应于内部访问操作。
在以下结合附图、以举例方式阐述本发明原理的说明中，本发明的其它方面和优点将更加清楚。
参照以下对当前优选的实施例的描述以及附图，可以很好地理解本发明及其目的和优点，其中图1是用于传统半导体存储器件的控制电路的示意性电路框图；图2和3是图1中的半导体存储器件的操作波形图；图4是根据本发明第一实施例用于半导体存储器件的控制电路的示意性电路框图；图5是图4中控制电路的示意性电路图；图6到8是图4中半导体存储器件的操作波形图；图9是根据本发明第二实施例用于半导体存储器件的控制电路的示意性电路框图；图10是图9中的控制电路的示意性电路框图；图11是图9中的半导体存储器件的操作波形图；图12是根据本发明第三实施例用于半导体存储器件的控制电路的示意性电路框图；图13是图12中的控制电路的示意性电路图；图14和15是图12中的半导体存储器件的操作波形图；图16是根据本发明第四实施例的半导体存储器件的示意性电路框图；图17是图16中的半导体存储器件的示意性电路框图；图18是图16中的半导体存储器件的操作波形图；图19是图16中的半导体存储器件的另一种模式切换电路的示意性电路框图；图20是根据本发明第五实施例的半导体存储器件的示意性电路框图；以及图21是图20中半导体存储器件的计数时钟发生器的示意性电路图。
具体实施例方式
在图中，相似的数字被用于相似的部件。
图4是根据本发明第一实施例用于具有自刷新能力的半导体存储器件(DRAM)10的控制电路11的示意性电路框图。
控制电路11包括命令检测器(进入检测电路)12、仲裁器13和定时发生器(信号发生电路)14。仲裁器13包括内部命令发生器(模式触发发生电路)15、第一刷新判定电路(第一判定电路)16和第二刷新判定电路(第二判定电路)17。
命令检测器12将各种命令解码，并产生对应于被解码的命令的命令检测信号(第一进入信号)。例如在第一实施例中，命令检测器12将读取命令rdb解码，并产生读取命令检测信号rd-cmd。
第一刷新判定电路16接收该读取命令检测信号rd-cmd和由内部刷新计时器(未示出)所产生的刷新请求信号ref-req(第二进入信号)。第一刷新判定电路16从读取命令检测信号rd-cmd和刷新请求信号ref-req的输入顺序确定第一访问模式和第二访问模式的优先度。第一访问模式为读取操作/写入操作(外部访问) (在第一实施例中为读取操作)。第二访问模式为刷新操作(内部访问)。
具体而言，在刷新请求信号ref-req在早于读取命令检测信号rd-cmd的时刻被提供的情况下，第一刷新判定电路16将优先权赋予刷新操作。在这种情况下，第一刷新判定电路16产生刷新启动信号ref-start(第二模式触发信号)和刷新状态信号ref-state。
相反，在读取命令检测信号rd-cmd在早于刷新请求信号ref-req的时刻被提供的情况下，第一刷新判定电路16将优先权赋予读取操作。在这种情况下，在由定时发生器14所产生的读取状态信号rd-state被重置(在读取操作完成之后)之后，第一刷新判定电路16产生刷新启动信号ref-start和刷新状态信号ref-state。
内部命令发生器15响应于读取命令检测信号rd-cmd产生读取启动信号rd-start(第一模式触发信号)。在刷新操作具有高于读取操作的优先权的情况下，内部命令发生器15在刷新状态信号ref-state被重置(在刷新操作完成之后)之后产生读取启动信号rd-start。
第二刷新判定电路17最终根据读取命令检测信号rd-cmd和刷新判断定时信号(判定信号)ref-judge，确定读取操作和刷新操作的优先度。
具体而言，当在刷新操作被第一刷新判定电路16赋予优先权之后的预定时间段内接收到读取命令检测信号rd-cmd时，第二刷新判定电路17中断刷新操作，并将优先权赋予读取操作。该预定时间段为在这个时间段内，对应于要进行刷新操作的存储单元地址(刷新地址)的字线被由定时发生器14产生的字线使能定时信号(字线使能信号)wl-timing所使能的一段时间。具体而言，该预定时间段的范围为从刷新请求信号ref-req早于读取命令检测信号rd-cmd的使能而被使能的时刻起，到与刷新相联系的字线使能定时信号wl-timing被使能的时刻。
第二刷新判定电路17根据由定时发生器14所产生的刷新判断定时信号ref-judge确定刷新操作是否是处于预定时间段内的操作阶段。具体而言，在刷新操作被第一刷新判定电路16赋予优先权之后，并且，当在刷新判断定时信号ref-judge被提供之时读取命令检测信号rd-cmd被提供时，第二刷新判定电路17产生刷新取消信号ref-skip。刷新取消信号ref-skip被提供给第一刷新判定电路16和定时发生器14。
第一刷新判定电路16响应于刷新取消信号ref-skip重置刷新状态信号ref-state。内部命令发生器15响应于重置的刷新状态信号ref-state产生读取启动信号rd-start。
在根据由第一刷新判定电路16所作出的判定结果刷新操作被选择(被赋予优先权)的情况下，定时发生器14产生刷新判断定时信号ref-judge，然后产生用于使能对应于预定刷新地址的字线的字线使能定时信号wl-timing。
相反，在读取操作被选择(被赋予优先权)的情况下，定时发生器14产生读取状态信号rd-state，并基于外部地址信号(未示出)产生用于使能对应于预定地址的字线的字线使能定时信号wl-timing。
图5是图4中的控制电路11的示意性电路图。命令检测器12响应于读取命令rdb的下降产生单触发脉冲的读取命令检测信号rd-cmd。
响应于读取命令检测信号rd-cmd的上升，内部命令发生器15产生单触发脉冲的读取启动信号rd-start。在刷新状态信号ref-state在那个时候被置位(H电平)的情况下，内部命令发生器15在刷新状态信号ref-state被重置(L电平)之后产生读取启动信号rd-start。
响应于刷新请求信号ref-req的上升，第一刷新判定电路16产生单触发脉冲的刷新启动信号ref-start。在读取状态信号rd-state在那个时候被置位的情况下，第一刷新判定电路16在读取状态信号rd-state被重置时产生刷新启动信号ref-start。
第一刷新判定电路16在产生刷新启动信号ref-start的同时，将刷新状态信号ref-state置位。刷新状态信号ref-state被预加载信号precharge或者刷新取消信号ref-skip所重置。
当提供刷新判断定时信号ref-judge(H电平)时，一旦检测到读取命令检测信号rd-cmd的输入(H电平)，第二刷新判定电路17产生刷新取消信号ref-skip。保持刷新取消信号ref-skip有效(H电平)，直到刷新操作被停止(具体而言，直到刷新状态信号ref-state被重置并且字线使能定时信号wl-timing的产生被停止)。
响应于读取启动信号rd-start的上升，定时发生器14产生读取状态信号rd-state和用于使能与读取操作相联系的字线的字线使能定时信号wl-timing。在读取操作完成之后，读取状态信号rd-state和字线使能定时信号wl-timing被预加载信号precharge重置。
响应于刷新启动信号ref-start的上升，定时发生器14产生刷新判断定时信号ref-judge，然后产生用于使能与刷新相联系的字线的字线使能定时信号wl-timing。该刷新判断定时信号ref-judge以这样一种方式产生，使得其在紧靠字线使能定时信号wl-timing上升之前为有效(H电平)。
定时发生器14在刷新取消信号ref-skip被产生的情况下停止产生字线使能定时信号wl-timing，或者在刷新取消信号ref-skip没有被产生的情况下继续产生字线使能定时信号wl-timing。在刷新操作完成之后，字线使能定时信号wl-timing被预加载信号precharge重置。
下面将讨论包括了控制电路11的DRAM 10的操作。图6是在当外部访问(读取操作)和内部访问(刷新操作)相互竞争时，读取命令检测信号rd-cmd早于刷新请求信号ref-req被提供给第一刷新判定电路16的情况下的操作波形图。
一旦检测到外部元件所提供的控制信号下降，命令检测器12将读取命令rdb解码，并产生读取命令检测信号rd-cmd。该读取命令检测信号rd-cmd早于刷新请求信号ref-req被提供给第一刷新判定电路16。
第一刷新判定电路16将优先权赋予读取操作，并且内部命令发生器15响应于读取命令检测信号rd-cmd的上升产生读取启动信号rd-start。响应于读取启动信号rd-start的上升，定时发生器14产生读取状态信号rd-state和字线使能定时信号wl-timing。与读取操作相联系的字线被使能，并且单元数据被读出。
在数据读取完成之后，第一刷新判定电路16响应于读取状态信号rd-state的下降，产生刷新启动信号ref-start和刷新状态信号ref-state。定时发生器14响应于刷新启动信号ref-start的上升，产生字线使能定时信号wl-timing。与刷新相联系的字线被使能，并且刷新操作被执行。
在早于刷新请求信号ref-req的时刻读取命令检测信号rd-cmd被提供给第一刷新判定电路16的情况下，读取操作被赋予优先权。也就是说，刷新操作在读取操作完成之后被执行。因此在这种情况下，外部访问时间t1(从向DRAM 10提供读取命令rdb到读取数据DQ从DRAM 10输出的时间)不包括访问延迟。
图7是在存在访问竞争的时候，刷新请求信号ref-req早于读取命令检测信号rd-cmd被提供给第一刷新判定电路16的情况下的操作波形图。图7还示出了在产生刷新判断定时信号ref-judge时，读取命令检测信号rd-cmd被提供给第二刷新判定电路17的情况。
命令检测器12将读取命令rdb解码，并产生读取命令检测信号rd-cmd。刷新请求信号ref-req早于读取命令检测信号rd-cmd被提供给第一刷新判定电路16。第一刷新判定电路16将优先权赋予刷新操作，并响应于刷新请求信号ref-req产生刷新启动信号ref-start和刷新状态信号ref-state。响应于刷新状态信号ref-state的上升，定时发生器14产生刷新判断定时信号ref-judge。
在这个时候，读取命令检测信号rd-cmd已经被提供给第二刷新判定电路17。因此，第二刷新判定电路17产生刷新取消信号ref-skip。
第一刷新判定电路16响应于刷新取消信号ref-skip的上升重置刷新状态信号ref-state。响应于刷新取消信号ref-skip的上升，定时发生器14不产生字线使能定时信号wl-timing(在图中用点划线表示)。相应地，不执行刷新操作。
内部命令发生器15响应于刷新状态信号ref-state的下降，产生读取启动信号rd-start。定时发生器14响应于读取启动信号rd-start的上升，产生读取状态信号rd-state和字线使能定时信号wl-timing。然后读取操作发生。
在当产生刷新判断定时信号ref-judge的同时读取命令检测信号rd-cmd被提供给第二刷新判定电路17的情况下，一旦刷新操作被赋予优先权，刷新操作被停止，并且优先权被赋予读取操作。在这种情况下，尽管外部访问时间t2变得稍微大于图6中所示的外部访问时间t1，不存在由于优先权被赋予刷新操作而造成的访问延迟。
图8示出了在存在访问竞争时，刷新操作被赋予优先权并且访问时间t3最长的情况。在图8所示例子中，在刷新判断定时信号ref-judge下降之后，读取命令检测信号rd-cmd立即被产生。在早于图8中所示时刻产生读取命令检测信号rd-cmd的情况下，刷新操作并不像图7所示那样被执行。
命令检测器12将读取命令rdb解码，并产生读取命令检测信号rd-cmd。刷新请求信号ref-req早于读取命令检测信号rd-cmd被产生，并被提供给第一刷新判定电路16。第一刷新判定电路16将优先权赋予刷新操作，并响应于刷新请求信号ref-req的上升产生刷新启动信号ref-start和刷新状态信号ref-state。响应于刷新启动信号ref-start的上升，定时发生器14产生刷新判断定时信号ref-judge。
在刷新判断定时信号ref-judge下降之后，读取命令检测信号rd-cmd被产生，并被提供给第二刷新判定电路17。因此，第二刷新判定电路17不产生刷新取消信号ref-skip。结果，定时发生器14产生用于刷新操作的字线使能定时信号wl-timing，允许刷新操作继续。
在刷新操作完成之后，内部命令发生器15响应于刷新状态信号ref-state的下降产生读取启动信号rd-start。响应于读取启动信号rd-start的上升，定时发生器14产生读取状态信号rd-state和字线使能定时信号wl-timing。随后，读取操作发生。
如图8所示，在读取命令检测信号rd-cmd在刷新判断定时信号ref-judge下降之后被产生的情况下，在第一实施例中刷新操作被继续。所以，读取操作在刷新操作完成之后被执行。图8中所示外部访问时间t3因此具有源于优先权被赋予刷新操作而产生的访问延迟。但是，由于外部访问时间t3为最大访问时间(最差访问时间)，与通常的最差访问时间t8(见图3)相比，它被缩短了(t8-t3)。
不仅在读取操作和刷新操作相互竞争的情况下，而且在写入操作和刷新操作相互竞争的情况下，外部访问时间都可能被缩短。
根据第一实施例的DRAM 10具有以下优点。
(1)外部访问(读取操作)和内部访问(刷新操作)相互竞争的时候，一旦优先权被赋予刷新操作，第二刷新判定电路17最终根据刷新判断定时信号ref-judge确定读取操作和刷新操作中的哪一个应该依据优先权被执行。因此在存在访问竞争的时候，读取操作可依据优先权被执行，直到基本上对应刷新地址的字线被使能为止。在存在外部访问的时候，这能减小访问延迟。
(2)在存在访问竞争的时候，在DRAM 10在优先权已经暂时被赋予刷新操作之后的预定时间段内，接收到来自外部元件的读取访问的情况下，刷新操作被停止。这防止了外部访问由于优先权被赋予刷新操作而被延迟。
(3)即使在存在访问竞争时，读取操作在刷新操作之后被执行的情况下，外部访问时间(最差访问时间)t3也被缩短了从刷新操作已经暂时被赋予优先权的时间点到能够中断刷新操作的时间点的一段时间(接近为从刷新请求信号ref-req上升到刷新判断定时信号ref-judge下降的一段时间)。
图9是根据本发明第二实施例的DRAM 20的控制电路21的示意性电路框图。控制电路21为其第一和第二刷新判定电路16和17部分被改进的第一实施例的控制电路11(见图4和5)。
根据本发明第二实施例的第二刷新判定电路23在产生刷新取消信号ref-skip之后，产生刷新再请求信号(再生的第二进入信号)ref-req2。
在读取状态信号rd-state被重置之后，第一刷新判定电路22响应于刷新再请求信号ref-req2，产生刷新启动信号ref-start和刷新状态信号ref-state。在根据由第二刷新判定电路23所作出的判定结果、刷新操作暂时被停止的情况下，刷新操作在读取操作完成之后被执行。
图10是图9中的控制电路21的示意性电路图。第二刷新判定电路23响应于刷新取消信号ref-skip的下降，产生单触发脉冲的刷新再请求信号ref-req2。一旦接收到刷新再请求信号ref-req2，第一刷新判定电路22在读取状态信号rd-state被重置之后产生刷新启动信号ref-start。
图11是示出了产生刷新再请求信号ref-req2的情况的操作波形图。在刷新操作被第一刷新判定电路22赋予优先权之后，第二刷新判定电路23产生刷新取消信号ref-skip。根据刷新取消信号ref-skip，刷新状态信号ref-state被重置，并且字线使能定时信号wl-timing(图中用点划线表示)的产生被停止。刷新操作被停止，并且读取操作被赋予优先权。
第二刷新判定电路23在输出刷新取消信号ref-skip之后(在它下降之后)，输出刷新再请求信号ref-req2。
在读取状态信号rd-state下降时，响应于刷新再请求信号ref-req2，第一刷新判定电路22产生刷新启动信号ref-start和刷新状态信号ref-state。在读取操作完成之后，被暂时停止的刷新操作被执行。
根据第二实施例的DRAM 20具有以下优点。
根据刷新取消信号ref-skip，第二刷新判定电路23产生刷新再请求信号ref-req2。因此，即使在刷新操作被中断、并且读取操作被赋予优先权的情况下，被中断的刷新操作在读取操作完成之后被执行。这防止了单元数据被破坏。
图12是根据本发明第三实施例的DRAM 30的控制电路31的示意性电路框图。该根据第三实施例的控制电路31是其定时发生器14和第二刷新判定电路17部分被改进的第一实施例的控制电路11。
在第三实施例中，定时发生器32不产生刷新判断定时信号ref-judge，并且第二刷新判定电路33接收来自定时发生器32的字线使能定时信号wl-timing。
在刷新操作已经暂时被赋予优先权之后，第二刷新判定电路33在接收字线使能定时信号wl-timing之前接收到读取命令检测信号rd-cmd的情况下，第二刷新判定电路33停止刷新操作，并将优先权赋予读取操作。换句话说，在当接收读取命令检测信号rd-cmd时，第二刷新判定电路33已经接收到字线使能定时信号wl-timing的情况下，第二刷新判定电路33继续刷新操作。
图13是控制电路31的示意性电路图。当接收读取命令检测信号rd-cmd时，第二刷新判定电路33确定字线使能定时信号wl-timing是否已经被提供。在字线使能定时信号wl-timing还没有被提供的情况下，第二刷新判定电路33响应于读取命令检测信号rd-cmd，产生刷新取消信号ref-skip。相反，在字线使能定时信号已经被提供的情况下，第二刷新判定电路33不产生刷新取消信号ref-skip。
图14是操作波形图，该图示出了存在访问竞争时，在早于刷新操作时所产生的字线使能定时信号wl-timing的时刻，读取命令检测信号rd-cmd被提供给第二刷新判定电路33的情况。第一刷新判定电路16将优先权赋予作为内部访问的刷新操作，并响应于刷新请求信号ref-req的上升，产生刷新启动信号ref-start和刷新状态信号ref-state。
接着，第二刷新判定电路33接收到读取命令检测信号rd-cmd。在这个时候，定时发生器32还没有产生字线使能定时信号wl-timing(图中用点划线表示)。也就是说，在与刷新相联系的字线还没有被使能的情形下，第二刷新判定电路33接收到读取命令检测信号rd-cmd。因此，第二刷新判定电路33响应于读取命令检测信号rd-cmd的上升，产生刷新取消信号ref-skip。
刷新取消信号ref-skip重置刷新状态信号ref-state，并停止字线使能定时信号wl-timing的产生。结果，刷新操作被停止，并且读取操作被赋予优先权。
图15是操作波形图，该图示出了存在访问竞争时，在晚于与刷新相联系的字线使能定时信号wl-timing产生的时刻，读取命令检测信号rd-cmd被提供给第二刷新判定电路33的情况。
第一刷新判定电路16将优先权赋予刷新操作，并响应于刷新请求信号ref-req的上升产生刷新启动信号ref-start和刷新状态信号ref-state。响应于刷新启动信号ref-start的上升，定时发生器32产生字线使能定时信号wl-timing。
然后，第二刷新判定电路33在与刷新相联系的字线被使能的情形下接收到读取命令检测信号rd-cmd。在这个时候，第二刷新判定电路33不产生刷新取消信号ref-skip。因此刷新操作继续，而不被停止。
在优先权已经暂时被赋予刷新操作之后，在晚于字线使能定时信号wl-timing的时刻、读取命令检测信号rd-cmd被提供给第二刷新判定电路33的情况下，读取操作在刷新操作完成之后被执行。
根据第三实施例的DRAM 30具有以下优点。
基于在执行刷新操作时，从定时发生器32输出的字线使能定时信号wl-timing，第二刷新判定电路33确定读取操作和刷新操作中的哪一个应该被赋予优先权。也就是说，读取操作被赋予优先权，直到对应于刷新地址的字线被使能为止。由于这种结构消除了对刷新判断定时信号ref-judge的需要，所以它可以使得电路结构比第一实施例的更简单。
图16是根据本发明第四实施例的DRAM 40的控制电路的示意性电路框图。第四实施例的控制电路41是增加了模式切换电路42的第一实施例的控制电路11。在第四实施例中，在存在访问竞争时，执行测试模式以再现其中外部访问时间变成最大值(最差情况)的一个准状态(quasistate)，并进行测试。
控制电路41包括模式切换电路42、命令检测器12、仲裁器13和定时发生器43。模式切换电路42根据测试信号test在测试模式和正常模式之间切换。具体而言，模式切换电路42响应于测试信号test将开关SW1和SW2置为开或关，以输出正常模式中的刷新请求信号ref-req，以及输出测试焊盘44(专用测试端子)所提供的脉冲信号(ref-req1)。
定时发生器43被测试信号test所控制。具体而言，当在测试模式中接收到刷新启动信号ref-start时，定时发生器43响应于读取命令检测信号rd-cmd产生字线使能定时信号wl-timing。
图17是控制电路41的示意性电路图。模式切换电路42响应于例如为H电平的测试信号test将模式切换成测试模式，响应于L电平的测试信号test将模式切换为正常模式。
当H电平测试信号test被提供时，定时发生器43以测试模式操作。在测试模式中，当在第一刷新判定电路16已经接收到刷新请求信号ref-req1之后，定时发生器43接收到读取命令检测信号rd-cmd时，定时发生器43产生字线使能定时信号wl-timing。
图18是测试模式中DRAM 40的操作波形图。当预定脉冲信号被提供给测试焊盘44时，模式切换电路42的输出信号ref-req1作为刷新请求信号ref-req的替代信号被提供给第一刷新判定电路16。
响应于输出信号ref-req1的上升，第一刷新判定电路16产生刷新启动信号ref-start和刷新状态信号ref-state。响应于刷新启动信号ref-start的上升，定时发生器43产生刷新判断定时信号ref-judge。
当命令检测器12根据读取命令rdb产生读取命令检测信号rd-cmd时，响应于读取命令检测信号rd-cmd的上升，定时发生器43产生字线使能定时信号wl-timing。根据信号wl-timing，使能与刷新相联系的字线，并执行刷新操作。
在刷新操作完成之后，内部命令发生器15响应于刷新状态信号ref-state的下降，产生读取启动信号rd-start。定时发生器43响应于读取启动信号rd-start的上升，产生读取状态信号rd-state和字线使能定时信号wl-timing。使能与该读取操作相联系的字线，并读出单元数据。
在刷新操作被读取命令检测信号rd-cmd的输入所触发而启动，并且在刷新操作完成之后读取操作被执行的情况下，外部访问时间t6变为最大值。
通常，从将刷新请求信号ref-req提供给第一刷新判定电路16到根据刷新请求信号ref-req产生字线使能定时信号wl-timing的这段时间，由于进程(process)等的影响而变化。因此，用于响应于刷新启动信号ref-start而产生的字线使能定时信号wl-timing的时间也变化。
如在上述对第一实施例的描述中所提到的，在读取命令检测信号rd-cmd在刷新判断定时信号ref-judge下降之后立即被产生的情况中，读取操作在刷新操作完成之后被执行。在这种情况下，外部访问时间变为最大值。
但是，如果用于产生字线使能定时信号wl-timing的时间变化，那么外部访问时间相应地也变化。这使得不能高度准确地再现外部访问时间变为最大值的状态。因此，在测试模式中，字线使能定时信号wl-timing被读取命令检测信号rd-cmd的上升所触发而启动，由此使得外部访问时间的最大值能够被准确地测量。
在测试焊盘44(外部端子)的位置上，焊盘(另一种外部端子)46可被连接到模式转换电路45上，如图19所示，使得第四实施例中的测试可使用焊盘46来进行。在这种情况下，即使DRAM被组装好了之后测试也可以执行。
图20是根据本发明第五实施例的DRAM 50的示意性电路框图。具体而言，图20是用于解释与DRAM 50的刷新操作相联系的地址(刷新地址)的设置的电路框图。
计数时钟发生器(地址发生电路)51被连接到第一刷新判定电路16和定时发生器14上。地址计数器52被连接到该计数时钟发生器51上。
在刷新操作过程中，当在刷新状态信号ref-state正被提供的时候检测到字线使能定时信号wl-timing被提供时，计数时钟发生器51产生累加信号(地址发生信号)count-up。地址计数器(地址发生电路)52根据累加信号count-up进行累加，并产生一个地址，该地址将被用于下次刷新循环。图21是该计数时钟发生器51的示意性电路图。
由于仅当字线被使能并且刷新操作实际上发生的时候，计数时钟发生器51才产生该累加信号count-up，所以在刷新操作被停止的情况下，下一个地址的产生就被防止了。这使得在下次刷新循环中有可能可靠地执行被暂时停止的刷新操作。
显而易见地，对于本领域的技术人员来说，本发明可以以很多其它具体形式实施，而不背离本发明的精神和范围。尤其是应该理解本发明可以以下面的形式被实施。
第一到第三实施例中的第二刷新判定电路17、23和33可包含时间设置电路，该时间设置电路设置一个其中刷新操作能够被中断的时间段(第一实施例中的预定时间段)。在这种情况下，当在相当于刷新判断定时信号ref-judge的产生时间的时间段内接收到读取命令检测信号rd-cmd时，第二刷新判定电路停止刷新操作。
第二实施例中的第二刷新判定电路23可适用于第三和第四实施例中的DRAM 30和40。
第三实施例中的第二刷新判定电路33可适用于第二和第四实施例中的DRAM 20和40。
第五实施例中的计数时钟发生器51可适用于第二、第三和第四实施例中的DRAM 20、30和40。
第五实施例中的计数时钟发生器51可根据刷新启动信号ref-start或刷新状态信号ref-state(代替字线使能定时信号wl-timing)产生累加信号count-up。在这种情况下，当产生刷新取消信号ref-skip时，累加信号count-up在下次刷新循环中不被产生。
在每一个实施例中，外部访问都可以是写入操作(写入命令)。
每一个实施例的控制电路11、21、31或41(图5、10、13或17)和计数时钟发生器51(图21)可获得仲裁逻辑结构。
因此，现有例子和实施例应该被认为是示例性的而不是限制性的，本发明不限于在这里所给出的细节，而可以在所附权利要求的范围和等同物的范围内被修改。
权利要求
1.一种半导体器件，包括多条字线、仲裁器(13)和信号发生电路(14)，所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)，所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)，所述半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器(13)接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权，其特征还在于接收外部命令并产生所述第一进入信号的命令检测器电路(62)。
2.一种半导体器件，包括多条字线、仲裁器(13)和信号发生电路(14)，所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)，所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)，所述半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器(13)接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权，其特征还在于产生所述第二进入信号的内部电路。
3.一种半导体器件，包括多条字线、仲裁器(13)和信号发生电路(14)，所述仲裁器配置为接收用于进入第一访问模式的第一进入信号(rd-cmd)和用于进入第二访问模式的第二进入信号(ref-req)，确定第一和第二访问模式的优先权，以及产生对应于第一进入模式的第一模式触发信号(rd-start)和对应于第二进入模式的第二模式触发信号(ref-start)，所述信号发生电路配置为根据第一模式触发信号和第二模式触发信号中的至少一个产生内部操作信号(ref-judge)，所述半导体器件的特征在于在所述第二进入信号被提供之后，所述多条字线中的预定字线在所述第二访问模式中被使能之前的时间中，当所述仲裁器(13)接收到所述第一进入信号时，所述仲裁器给予所述第一访问模式以优先权，并且所述第一访问模式对应于外部访问操作，所述第二访问模式对应于内部访问操作。
全文摘要
本发明公开了一种半导体存储器件，当在外部访问和内部访问之间存在竞争时，该半导体存储器件缩短外部访问时间。该半导体存储器件包括仲裁器(13)，该仲裁器接收用于进入第一访问模式(外部访问)的第一进入信号和用于进入第二访问模式(内部访问)的第二进入信号，并根据第一进入信号和第二进入信号的接收顺序确定第一访问模式和第二访问模式的优先权。仲裁器根据所确定的优先权顺序产生对应于第一进入信号的第一模式触发信号和对应于第二进入信号的第二模式触发信号。当在第二访问模式已经被确定为具有优先权之后的一个预定时间段内仲裁器接收到第一进入信号时，仲裁器(13)依据其高于第二访问模式的优先权执行第一访问模式。
文档编号G11C29/50GK101055761SQ20071010680
公开日2007年10月17日 申请日期2003年8月5日 优先权日2002年8月8日
发明者中川祐之 申请人:富士通株式会社