半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，包括静态随机存取存储器(SRAM) 和动态随机存取存储器(DRAM)。
2.
背景技术：
包括其上形成有SRAM和DRAM的半导体衬底的半导体器件为大 家所熟知(例如，参见日本未审专利公开No.lO-041409)。利用SRAM 可以获得高速存储器访问，以及可以为DRAM提供较大的容量和较小 的面积。图8示出了 SRAM单元的通常的电路结构，其被形成为类似 于这样的半导体器件。
如图8所示，SRAM单元通常包括六个晶体管。该SRAM单元具 有锁存电路89。锁存电路89包括NMOS晶体管81、 82以及PMOS晶 体管83、 84。进一步，SRAM单元包括传送晶体管85、 86。传送晶体 管85、 86将存储在锁存电路89中的数据传送到位线BL和/BL。
在如上所述形成的SRAM单元中，根据制造小型化方面的的进展， 晶体管81-86的阈值变化成为故障的很重要的因素。此外，由于为了节 省电功率而降低控制电压，因而操作的稳定性变差了。结果，存在这 样的问题，即，当SRAM单元形成到半导体器件时，制造工艺的产量 变低了。为了提高制造工艺的产量，己经研究并开发了新的方法。对 于其中一种新方法，新的结构被用于SRAM单元，从而即使在较低的 电压条件下也能获得高稳定性(例如，在"Approaches to control a SRAM variation for LSI are proposed in a stream "， Nikkei electronics, 2006.7， Vol. 17， p.55-62中所示的)。
另一方面，其上形成有DRAM的半导体器件具有读出放大器。如 图9所示，DRAM的读出放大器包括NMOS晶体管91、 92， PMOS晶 体管93， 94，以及传送晶体管95， 96。 DRAM单元的位线BL和互补 位线/BL连接到图9中的节点n7，n8。位线BL、 /BL之间的电位差被 NMOS晶体管91、 92和PMOS晶体管93， 94放大。NMOS晶体管91、 92和PMOS晶体管93， 94彼此电连接，类似于作为锁存电路89。通 过该传送晶体管95， 96，基于放大的电位差的数据被传送到数据总线 Bus和/Bus。
将图8与图9进行比较，可以看出，读出放大器的NMOS晶体管 91、 92与SRAM单元的晶体管81， 82相对应。读出放大器的PMOS 晶体管93, 94与SRAM单元的晶体管83， 84相对应。读出放大器的 传送晶体管95， 96与SRAM单元的晶体管85， 86相对应。对位线对 BL和/BL之间的电位差进行放大的电路99(以下，被称作锁存电路99) 与SRAM的锁存电路89相对应。也就是，DRAM的读出放大器具有 与SRAM单元大致相同的结构。
如上所述，当改变SRAM单元的电路结构以节省电功率并抑制制 造变化的消极影响时，对于包括SRAM和DRAM的半导体器件来说， SRAM单元的结构不与DRAM的读出放大器相对应。因此，SRAM单 元的调整窗口 (tuning window)没有与DRAM的读出放大器相对应。 调整窗口是指可以获得最小制造变化的制造条件。当利用SRAM单元 的调整窗口制造半导体器件时，DRAM的读出放大器往往易于具有缺 陷。如上所述，对于包括DRAM和SRAM的半导体器件，当旨在节省 电功率时，不能获得大量的生产能力。

发明内容
根据本发明的一方面，提供了一种半导体器件，其包括如下半导 体器件，包括第一存储单元，包括多于七个的晶体管并且将数据存 储在锁存电路中；以及第二存储单元，其将数据存储在电容器中；读
出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在 第二存储单元中的数据。
根据本发明的另一方面，提供了一种半导体器件，其包括第一 存储单元，包括多于七个的晶体管并且将数据存储在锁存电路中；以 及第二存储单元，其将数据存储在电容器中；读出放大器，其具有与 第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的 数据，其中第一存储单元包括多个第一和第二导电类型的晶体管，以 及其中所述读出放大器包括与第一存储单元具有相同数目的第一和第 二导电类型的晶体管。


参考附图，根据以下某些优选实施例的说明，本发明的上述及其 他目的、特征以及优点将变得更加明显，其中
图1示出了根据第一实施例的半导体器件IO的整个电路结构；
图2示出了根据第一实施例的半导体器件10的SRAM单元CELL 1的等效电路；
图3示出了根据第一实施例的半导体器件10的DRAM的读出放 大器SA的等效电路；
图4示出了根据第二实施例的半导体器件的SRAM单元CELL 1A 的等效电路；
图5示出了根据第三实施例的半导体器件的SRAM单元CELL IB 的等效电路；
图6示出了根据第四实施例的SRAM单元CELL 1C的等效电路； 图7示出了根据第五实施例的SRAM单元CELL ID的等效电路； 图8示出了常规的半导体器件的SRAM单元的等效电路；以及 图9示出了根据常规的半导体器件的DRAM的读出放大器的等效 电路。
具体实施方式
现在将参考说明性的实施例在此描述本发明。本领域技术人员将 认识到使用本发明的教导可以完成多种可选实施例，而且本发明不局 限于为了说明的目的而示出的各实施例。
参考附图，以下将描述本发明的优选实施例。
第一实施例
图1示出了根据第一实施例的半导体器件的整个结构的框图。半
导体器件10包括SRAM块和DRAM块。SRAM块包括多个SRAM单 元CELLl。 SRAM单元CELL l包括存储数据的锁存电路(未示出)。 DRAM块包括多个DRAM单元CELL2和多个读出放大器SA。 DRAM 单元CELL2具有存储数据的电容器和晶体管(未示出)。存储在DRAM 单元中的数据被读出放大器SA读取并输出。
图2示出了 SRAM单元CELL 1的电路结构。该SRAM单元包括 NMOS晶体管21，22， PMOS晶体管23， 24，传送晶体管25， 26,以 及读取晶体管27， 28。
在NMOS晶体管21中，源极连接到地电压电源GND，漏极连接 到节点nl，以及栅极连接到节点n2。在NMOS晶体管22中，源极连 接到地电压电源GND，漏极连接到节点n2，以及栅极连接到节点nl。 在PMOS晶体管23中，源极连接到电源VDD，漏极连接到节点nl， 以及栅极连接到节点n2。在PMOS晶体管24中，源极连接到电源VDD， 漏极连接到节点n2，以及栅极连接到节点nl。如上所述，锁存电路29 由NMOS晶体管21,22以及PMOS晶体管23， 24组成。
在传送晶体管25中， 一个端子连接到位线BL，另一个端子连接 到节点nl，以及栅极连接到写字线WL (WRITE，写)。在传送晶体 管26中， 一个端子连接到互补位线/BL，另一个端子连接到节点n2， 以及栅极连接到写字线WL (WRITE)。读取晶体管27连接到读字线
WL (READ,读)，漏极连接到位线BL，栅极连接到节点nl 。在读 取晶体管28中，源极连接到读字线WL (READ)，漏极连接到互补 位线/BL，以及栅极连接到节点n2。
在如上所述配置的SRAM单元CELL l中，在写入数据时，将高 电平提供到写字线WL (WRITE),从而使得传送晶体管25、 26导通。 因此， 一对位线(BL和/BL)连接到锁存电路29。根据用于写入的数 据对该位线对进行充电。因此，数据被传送到锁存电路29。在读取数 据时，电压被提供到读字线WL (READ) d这里，根据存储在锁存电 路29中的数据，读取晶体管27、 28导通/关断。根据读取晶体管27、 28的导通/关断开关情况，读字线WL (READ)的电压电平被传送到 位线BL或者互补位线/BL。这样，存储在SRAM单元中的数据被读出。 即，位线BL、 /BL运行作为SRAM单元中的数据的输出线。
图3示出了根据第一实施例的DRAM的读出放大器的电路结构。 该电路具有NMOS晶体管31，32， PMOS晶体管33， 34，传送晶体管 35, 36，以及晶体管37, 38。晶体管37， 38与图2的读取晶体管27， 28相对应。以下，晶体管37， 38被称作读取晶体管37， 38，由此图3 与图2相对应。
在NMOS晶体管31中，源极连接到互补读出使能(端)SEB，其 具有读出使能SE的反相的电压电平，漏极连接到节点n3，以及栅极连 接到节点n4。在NMOS晶体管32中，源极连接到互补读出使能SEB， 漏极连接到节点n4,以及栅极连接到节点n3。在PMOS晶体管33中， 源极连接到读出使能SE，漏极连接到节点n3，以及栅极连接到节点n4。 在PMOS晶体管34中，源极连接到读出使能SE，漏极连接到节点n4， 以及栅极连接到节点n3。在传送晶体管35中， 一个端子连接到数据总 线BUS，另一个端子连接到节点n3，以及栅极连接到Y选择线 Y-SELECT。在传送晶体管36中，一个端子连接到数据总线BUS'，另 一个端子连接到节点n4，以及栅极连接到Y选择线Y-SELECT。节点n3连接到位线BL，以及节点n4连接到互补位线/BL。
DRAM的读出放大器SA的该电路具有与上述SRAM的SRAM单 元CELL 1的电路相同的结构。SRAM单元的NMOS晶体管21、 22， PMOS晶体管23、 24，传送晶体管25、 26以及读取晶体管27， 28对 应于DRAM的读出放大器SA的NMOS晶体管31，32， PMOS晶体管 33， 34，传送晶体管35， 36以及读取晶体管37， 38。
在上述配置的DRAM的读出放大器中，放大位线(BL， /BL)之 间电位差的电路39 (锁存电路)基于存储在电容器(未示出)中的电 荷储存而放大所述电位差。所述电容器连接到位线对。当高电平被提 供到Y选择线Y-SELECT时，传送晶体管35， 36导通。因此，锁存电 路39放大的电压被传送到数据总线BUS， BUS'。对传送到总线BUS， BUS'的电压进行判断，由此读出存储在与DRAM单元相对应的电容器 中的数据。即，对于DRAM的读出放大器的结构，总线BUS, BUS' 对应于数据输出线。
如上所述配置的半导体器件的优点描述如下。常规的SRAM不具 有读取晶体管27， 28。在常规的SRAM中，当读出数据时，当传送晶 体管25， 26导通时，基于图8中的节点n5， n6的电压电平读出数据。 对于读出数据时的常规SRAM，当节点n6为高电平时，传送晶体管85 和NMOS晶体管81导通。此时，如果由于制造变化而导致传送晶体管 85的电阻大于NMOS晶体管81的电阻，则电流不流过传送晶体管85 而流过NMOS晶体管81。结果，在常规的SRAM中不能正确地读出数 据。
在第一实施例中，考虑到由于传送晶体管85和NMOS晶体管81 之间的电阻比而导致存在读出误差的问题，设计了一种结构，从而使 得数据不会通过传送晶体管25， 26被传送到位线BL， /BL。即，如图 2所示，读取晶体管27， 28形成在SRAM中。因此，在读取数据时，
在与传送晶体管S5和NMOS晶体管81之间的电阻差异无关的情况下， 可以正确地通过传送晶体管27， 28读出数据。根据SRAM的设计，与 读取晶体管27， 28相对应的读取晶体管37， 38形成在常规DRAM的 读出放大器中(参见图9)。如图3所示，由于DRAM的放大器被形 成为与SRAM单元CELL 1的设计相同，因此SRAM的调整窗口可以 与DRAM的调整窗口相匹配。即使控制电压被设置得较低并且工作环 境变得不稳定，但是由于SRAM单元CELL 1的结构，也能确保SRAM 单元CELL 1的控制精度。此外，DRAM的读出放大器具有与SRAM 单元CELL l相同的结构，可以获得半导体器件IO的电功率节省和高 产量。
第二实施例
图4示出了根据第二实施例的半导体器件的SRAM单元CELL 1A 的电路图。整体结构与图1相同。对于具有相同功能的部件给予了相 同的标号，从而省略了说明。
在根据第二实施例的半导体器件中，代替第一实施例的读取晶体 管27，在PMOS晶体管23和NMOS晶体管21之间配置了数据保护晶 体管41。
如图4所示，在数据保护晶体管41中，源极连接到节点nl，漏极 连接到NMOS晶体管21，以及栅极连接到栅极控制线REB。
在第二实施例中，传送晶体管25的栅极连接到写/读字线WL (WRITE/READ)以及传送晶体管26的栅极连接到写字线WL (WRITE)。
在根据第二实施例的半导体器件的SRAM单元CELL 1A中，在写 入数据时，高电平被提供到写字线WL (WRITE)以及读/写字线WL (READ/WRITE)。因此，传送晶体管25， 26导通，以及从位线BL，
/BL传送的数据被存储在锁存电路29A中。
在读取数据时，高电平被提供到写/读字线WL (WRITE/READ)， 从而使得传送晶体管25导通。低电平被提供到写字线WL (WRITE)， 从而使得传送晶体管26关断。低电平被提供到栅极控制线REB，从而 使得数据保护晶体管41关断。结果，根据节点nl的电压电平的H/L， 确定了位线BL的电平。
如上所述，在第二实施例中，在PMOS晶体管23以及NMOS晶 体管21之间配置了数据保护晶体管41。在读取数据时，当数据保护晶 体管关断时，可以切断NMOS晶体管21以及传送晶体管25之间的路 径。结果，可以获得与比率无关(ratio-less)。与比率无关意味着，在与 传送晶体管25以及NMOS晶体管21之间的电阻比率无关的情况下， 可以读出数据。
DRAM的读出放大器SAA的电路结构与图4中的电路相同。当图 4中的电路结构被用作DRAM的读出放大器时，图4中的电源VDD变 为读出使能SE。地电压电源GND变为互补读出使能。互补读出放大 器使能具有与读出使能SE相反的电压电平。位线BL变为数据总线 BUS以及互补位线/BL变为互补数据总线BUS'。来自DRAM单元的位 线BL， /BL连接到图4中的节点nl， n2。图4中的写/读字线WL (WRITE/READ)变为Y选择线Y-SELECT。
如上所述，由于数据晶体管41,可以防止由于NMOS晶体管21 和传送晶体管25之间的电阻比率而引入的错误。这使得即使在较低的 电压条件下也可以获得精细的操作。此外，在配置了 SRAM和DRAM 的半导体器件中，可以获得提高的产量和高生产率。当以类似于第一 实施例的DRAM的读出放大器相类似的方式形成SRAM单元CELL 1A
的结构时，SRAM单元的制造最优条件可以与读出放大器一致。因此， 可以减小制造变化的影响。
第三实施例
图5示出了根据第三实施例的半导体器件的SRAM单元CELL IB 的电路图。整体结构与图1中的结构相同。在第三实施例的SRAM单 元CELL IB中，背栅极控制线VPSUB被配置以代替第一实施例的读 取晶体管27。背栅极控制线VPSUB控制PMOS晶体管23， 24的背栅 极电压。其他结构与第一实施例相同。
如图5所示，背栅极控制线VPSUB连接到SRAM单元CELL IB 的PMOS晶体管23， 24的背栅极。在上述配置的SRAM单元中，在 写入数据时，背栅极控制线VPSUB被设置为高电压。结果，PMOS晶 体管23， 24被设置为难以在写入数据时导通。在写入数据时，PMOS 晶体管23， 24的电阻被设置为高。因此，即使在低电压时也可以维持 用于写入的裕度。
根据第三实施例的半导体器件的DRAM的读出放大器SAB被形 成为与图5中的等效电路相同的结构。当图5中的结构被用于DRAM 的读出放大器时，图5中的电源VDD变为读出使能SE，以及地电压 电源GND被设置为互补读出放大器使能。互补读出放大器使能具有与 读出使能SE相反的电压电平。图5中的位线被设置为数据总线BUS， 互补位线/BL将作为互补数据总线BUS'。 DRAM单元的位线BL， /BL 连接到图5中的节点nl， n2。图5中的字线变为Y选择线Y-SELECT。
由此，在该半导体器件中使得写入的裕度得到扩展并提高了生产 能力。
第四实施例
图6示出了根据第四实施例的半导体器件的SRAM单元CELL 1C 的等效图。整体结构与图1中的结构大致相同。在第四实施例的SRAM 单元CELL 1C中，位线BL以及字线WL被配置单独用于写入以及读 取。
SRAM单元CELL 1C配置了第一实施例中的NMOS晶体管21,22， PMOS晶体管23， 24以及传送晶体管25， 26。 SRAM单元CELL 1C 进一步包括读取NMOS晶体管61， 62。
如图6所示，在读取NMOS晶体管61中，源极连接到读取NMOS 晶体管62的漏极，栅极连接到节点n2，以及漏极连接到读取位线BL
(READ)。在读取NMOS晶体管62中，源极连接到地电压电源GND， 漏极连接到读取NMOS晶体管61的源极，栅极连接到读字线WL
(READ)。在传送晶体管25中， 一个端子连接到写位线BL( WRITE)， 另一个端子连接到节点nl，以及栅极连接到写字线WL (WRITE)。 在传送晶体管26中，一个端子连接到写位线BL (WRITE)，另一个 竭子连接到节点n2，栅极连接到写字线WL (WRITE)。
在如上所述配置的SRAM单元CELL 1C中，在写入数据时，高电 平被提供到写字线WL (WRITE)，从而使得传送晶体管25， 26导通。 因此，用于写入的数据从写位线BL (WRITE)被传送到锁存电路29。 另一方面，在读取数据时，高电平被提供到读字线WL (READ)，从 而使得读取晶体管62导通。因此，读取晶体管61基于节点n2的电压 电平而导通/关断。确定了读位线/BL (READ)的电压电平。
如上所述，利用为写入以及读取而单独配置的字线WL以及位线 BL，在读取和写入时，不同晶体管工作。因此，如第一和第二实施例 一样，改进了读取的比率限制。进一步，利用为写入和读取单独配置 的字线WL和位线BL，可以快速地在读取和写入之间改变操作。
根据第四实施例的半导体器件的DRAM的读出放大器SAC被形 成为与图6中的等效电路相同的结构。当图6中的结构被用于读出放 大器时，图6中的电压电源VDD被设置为读出使能SE，以及地电压电源GND被设置为互补读出使能SEB。互补读出使能具有与读出使能 SE相反的电压电平。图6中的位线被设置为数据总线BUS，以及互补 位线/BL被设置为互补数据总线BUS'。来自DRAM单元的位线BL， /BL 连接到图5中的节点nl， n2。写字线WL (WRITE)变为Y选择线 Y-SELECT 。
由此，可以改进操作控制和比率限制。因此，在包括SRAM和 DRAM的半导体器件中提高了生产能力。
第五实施例
图7示出了根据第五实施例的半导体器件的SRAM单元CELL ID 的电路图。整体结构与图1中的结构相同。对于第五实施例的一方面， 传送栅极71， 72被配置为代替第一实施例中的传送晶体管25， 26。传 送栅极71是栅极连接到第一字线WL1的NMOS晶体管，以及传送栅 极72是栅极连接到第二字线WL2的PMOS晶体管。
如上所述，利用配置的传送栅极71， 72，传送栅极71, 72的电阻 值可以低于由一个晶体管组成的传送晶体管21,22。因此，在写入数据 时，PMOS晶体管23， 24的电阻值高于传送栅极71， 72。电流通过 NMOS晶体管21从节点nl流动。因此，这使得错误操作减少。
这里，以和图7中的等效电路大致相同的方式形成根据第五实施 例的半导体器件的DRAM的读出放大器SAD。当图7中结构被用于 DRAM时，电源VDD被设置为读出使能SE，以及地电压电源GND被 设置为互补读出使能SEB。互补读出使能是与读出使能SE相反的电压 电平。图7中的位线BL变为数据总线BUS以及互补位线/BL变为互 补数据总线BUS'。 DRAM单元的位线BL， /BL连接到图7中的节点 nl， n2。图7中的写字线WL (WL1， WL2)变为Y选择线Y-SELECT。
如上所述，由于传送栅极71, 72的电阻值被设计为低于晶体管
21-24，因此在读取和写入时改善了 P/N比率变化的耐受性。晶体管
21-24构成锁存电路。因此，在配置SRAM和DRAM的半导体器件中 提高了生产能力。
如上所述，在从第一实施例到第五实施例的实施例中，SRAM单 元被设计为SRAM的写入和读取的裕度更大。DRAM的读出放大器被 形成为与SRAM —致。然而，只要根据SRAM的设计来形成SRAM和 DRAM的读出放大器，那么不对第一到第五实施例中描述的电路结构 加以限制，其中所述SRAM被设计用于改善写入和读取的裕度。对于 各种电路结构，可以获得本发明的所述方面。如上所述，在从第一实 施例到第五实施例的实施例中，首先电路被设计为操作裕度更大，并 且其次所述电路结构被用于DRAM的读出放大器。但是，可以是相反 的方法。SP，为DRAM的读出放大器设计的电路结构可以被应用于 SRAM单元。即使在该方法中，可以获得如下方面，即，SRAM的调 整窗口与DRAM的调整窗口一致。
很明显本发明不限于上述实施例，而是可以在不背离本发明的保 护范围和精神的情况下进行调整和改变。
权利要求
1.一种半导体器件，包括第一存储单元，包括多于七个的晶体管并且利用锁存电路存储数据；第二存储单元，利用电容器存储数据；以及读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的数据。
2. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个的输出通过不同的晶体管 被输出到相同或者不同的输出线。
3. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个包括负载晶体管和驱动晶 体管之间的开关晶体管，所述开关晶体管切换所述负载晶体管以及驱 动晶体管之间的连接。
4. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及其中传送晶体管的电阻值低于锁存电路的负载晶体管。
5. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器；第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及 其中传送晶体管的电阻值低于锁存电路的驱动晶体管。
6. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器，第一以及第二反相器，第 一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输 出端，该输出端连接到第二反相器的输入端；以及控制线，其控制锁存电路的负载晶体管的衬底电压。
7. 根据权利要求1的半导体器件， 其中所述锁存电路包括第一以及第二存储单元反相器，第一存储单元反相器包括与第二 存储单元反相器的输出端连接的输入端，以及连接到第二存储单元反相器的输入端的输出端；以及 其中第一存储单元包括晶体管，其基于在读取数据时的第一和第二存储单元反相器的输 出，切换在与第一存储单元相对应的字线和位线之间的连接，以及其中读出放大器包括第一和第二读出放大器反相器，第一读出放大器反相器包括连接到第二读出放大器反相器的输出端的输入端，以及连接到第二读出放大器反相器的输入端的输出端；以及晶体管，其基于在检测数据时的第一和第二读出放大器反相器的输出，切换与第二存储单元相对应的选择线和数据总线之间的连接。
8. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括:通过连接第一以及第二导电类型的晶体管而形成的两个反相器， 开关装置，其切断构成反相器的第二导电类型的晶体管和两个反 相器中的至少一个输出端之间的电连接。
9. 根据权利要求1的半导体器件， 其中第一存储单元以及读出放大器包括通过连接第一以及第二导电类型的晶体管而形成的两个反相器，以及控制线，其控制读出放大器的第一导电类型的晶体管或第一存储 单元的衬底电压。
10. —种半导体器件，其包括:第一存储单元，包括多于七个的晶体管并且将数据存储在锁存电 路中；以及第二存储单元，其将数据存储在电容器中；读出放大器，其具有与第一存储单元大致相同的电路结构，并且检测存储在第二存储单元中的数据，其中第一存储单元包括多个第一和第二导电类型的晶体管，以及 其中读出放大器包括与第一存储单元具有相同数目的第一和第二导电类型的晶体管。
11. 根据权利要求10的半导体器件，其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器，第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个的输出通过不同的晶体管 被输出到相同或者不同的输出线。
12. 根据权利要求10的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路，包括第一以及第二反相器，第一反相器包括输入端， 该输入端与第二反相器的输出端连接，以及输出端，该输出端连接到 第二反相器的输入端，以及其中第一以及第二反相器中的至少一个包括负载晶体管和驱动晶 体管之间的开关晶体管，所述开关晶体管切换所述负载晶体管以及驱 动晶体管之间的连接。
13. 根据权利要求10的半导体器件， 其中第一存储单元以及读出放大器包括锁存电路包括第一以及第二反相器；第一反相器包括输入端， 该输入端与第二反相器的输出端连接；以及输出端，该输出端连接到 第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及 其中传送晶体管的电阻值低于锁存电路的负载晶体管。
14. 根据权利要求IO的半导体器件， 其中第一存储单元以及读出放大器包括包括第一以及第二反相器的锁存电路，第一以及第二反相器，第 一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输 出端，该输出端连接到第二反相器的输入端；以及传送晶体管，其传送存储在锁存电路中的数据，以及 其中传送晶体管的电阻值低于锁存电路的驱动晶体管。
15. 根据权利要求10的半导体器件， 其中第一存储单元以及读出放大器包括包括第一以及第二反相器的锁存电路，第一以及第二反相器，第 一反相器包括输入端，该输入端与第二反相器的输出端连接，以及输 出端，该输出端连接到第二反相器的输入端；以及控制线，其控制锁存电路的负载晶体管的衬底电压。
16. 根据权利要求10的半导体器件，其中所述锁存电路包括第一以及第二存储单元反相器，第一存储单元反相器包括与第二 存储单元反相器的输出端连接的输入端，以及连接到第二存储单元反 相器的输入端的输出端；以及其中第一存储单元包括晶体管，其基于在读取数据时的第一和第二存储单元反相器的输 出，切换在与第一存储单元相对应的字线和位线之间的连接，以及 其中读出放大器包括第一和第二读出放大器反相器，第一读出放大器反相器包括连接 到第二读出放大器反相器的输出端的输入端，以及连接到第二读出放大器反相器的输入端的输出端；以及晶体管，其基于在检测数据时的第一和第二读出放大器反相器的 输出，切换在与第二存储单元相对应的选择线和数据总线之间的连接。
17. 根据权利要求10的半导体器件， 其中第一存储单元以及读出放大器包括通过连接第一以及第二导电类型的晶体管而形成的两个反相器， 开关装置，其切断构成反相器的第二导电类型的晶体管和两个反 相器中的至少一个输出端之间的电连接。
18. 根据权利要求10的半导体器件， 其中第一存储单元以及读出放大器包括通过连接第一以及第二导电类型的晶体管而形成的两个反相器，以及控制线，其控制读出放大器的第一导电类型的晶体管或第一存储 单元的衬底电压。
全文摘要
一种半导体器件，包括第一存储单元，包括多于七个的晶体管并且将数据存储在锁存电路中；以及第二存储单元，将数据存储在电容器中；读出放大器，具有与第一存储单元大致相同的电路结构并且检测存储在第二存储单元中的数据。
文档编号G11C11/34GK101206915SQ20071016031
公开日2008年6月25日 申请日期2007年12月19日 优先权日2006年12月19日
发明者高桥弘行 申请人:恩益禧电子股份有限公司