专利名称：存储器装置分布式控制器系统的制作方法
技术领域：
本发明大体上涉及存储器装置，且特定来说本发明涉及非易失性存储器装置。
技术背景存储器装置通常作为内部半导体集成电路而提供于计算机或其它电子装置中。存在 许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随 机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。快闪存储器装置已发展成为用于较宽范围电子应用的非易失性存储器的普遍来源。 快闪存储器的常见使用包含个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电 话。例如基本输入/输出系统(basic input/output system, BIOS)的程序代码和系统数据 通常存储在快闪存储器装置中以在个人计算机系统中使用。快闪存储器装置通常使用浮动栅极，其为允许高存储器密度、高可靠性和低功率消 耗的单晶体管存储器单元。对浮动栅极上的电荷的调节决定单元的阈值电压(Vt)，且因此决定单元的编程/擦除状态。举例来说，当存储器单元具有负阈值时，其具有逻辑 "1"状态。当阈值为正时，单元具有逻辑"0"状态。通常，经擦除的存储器单元处于 逻辑"1"状态。为了降低每位的价格，存储器制造商已创造了能够每单元存储多个位的多电平快闪 存储器单元，当一个存储器单元存储"n"位数据时，存储器单元具有2"个状态或2n 个阈值电压电平。举例来说，如果存储器单元存储两个数据位，那么所述单元具有四个 阈值电压(Vt)带。两种常见类型的快闪存储器阵列结构是"与非"和"或非"结构。这些结构以每一 结构的基本存储器单元配置所具有的分别与基本"与非"或者"或非"门电路的类似之 处而命名。通过操作序列来编程和擦除快闪存储器装置。编程操作通常涉及循序地将编程脉冲 和编程-检验读取脉冲施加到装置的存储器单元区块。重复编程脉冲/读取操作，其中编 程脉冲每次递增增加，直到所述单元被编程为止。擦除操作通常包括预编程循环、擦除循环和软编程循环。预编程循环通过将编程脉 冲施加到存储器区块中的每一行存储器单元来将存储器单元置于已知的经编程状态。擦
除循环从浮动栅极移除电荷以使其更负。软编程循环在擦除循环已完成之后针对过擦除 而校正所述单元。通过施加幅值低于正常编程脉冲的编程脉冲，使过擦除的单元的阈值 电压回到适当电平。图1说明典型的现有技术快闪存储器装置的框图。此装置由用于存储数据的存储器 阵列101组成。存储器阵列101由如先前描述的多个存储器单元组成，其以行和列格式 连接。单元行通过字线耦合，且列通过位线耦合。数据高速缓冲存储器103耦合到阵列101，且临时存储待写入阵列101中的数据和 已从阵列101读出的数据。数据输入/输出区块105是用于控制阵列101的读出和写入 的控制电路。非易失性存储器区域中的熔合区域106用于存储关于芯片行为的存储器参数。这些 参数可包含存储器区块锁定命令、电压、时序以及其它此些类型的参数。模拟区块108 负责产生集成电路操作所需的各种电压。举例来说，写入和擦除操作要求将不同电压施 加到各个选定和未选定的字线和位线。命令状态机(CSM) 112耦合到算法控制器110，并解译通过集成电路垫114输入 的用户命令。算法控制器IIO通常是状态机或处理器，其响应于来自CSM 112的经解 译命令而产生用于读取、编程和擦除操作的控制信号和信号序列。控制器IIO还控制来 自模拟区块108的模拟电压的产生。快闪存储器装置控制电路110通过执行上述存储器操作来管理快闪存储器的各个 组件。控制器与硬连线致动器交互以将致动器信号发送给存储器装置的模拟电压产生 器，以用于在编程、擦除和其它存储器操作期间控制电压产生器。这些控制器和硬连线致动器的一个问题是其对于特定应用来说是固定的设计。电路 无法容易地针对其它应用而重新配置或更新。这限制了快闪存储器装置的灵活性。出于上述原因，且出于下文所述的所属领域的技术人员在阅读和理解本说明书之后 将明了的其它原因，此项技术中需要一种可适合于不同应用的存储器控制器电路。发明内容上文所提及的关于存储器装置的问题以及其它问题通过本发明来解决，且将通过阅 读和研究以下说明书来理解。本发明的实施例涵盖一种在快闪存储器装置中的分布式控制器系统。所述存储器装 置包括存储器阵列、模拟电压产生电路和数据高速缓冲存储器。在一个实施例中，所述分布式控制器系统包括数据高速缓冲存储器控制器，其耦合到数据高速缓冲存储器且
适合于控制数据高速缓冲存储器；模拟控制器，其耦合到模拟电压产生电路且适合于控 制模拟电压产生电路；以及主控制器，其耦合到所述存储器阵列且适合于控制所述存储 器阵列。替代实施例具有不同数量和类型的控制器。 一旦控制器响应于接收到的命令而 激活，所述控制器便可响应于其相应的软件/固件指令而控制其相应的存储器外围电路。本发明的进一步实施例包含不同范围的方法和设备。
图1展示本发明的典型现有技术快闪存储器装置的框图。图2展示具有分布式控制器电路的本发明存储器装置的框图。图3展示根据图2实施例的基本控制器系统的一个实施例的更详细框图。图4展示作为存储器系统一部分的本发明非易失性存储器装置的一个实施例的框图。图5展示本发明的存储器模块的一个实施例的框图。 图6展示本发明的分布式控制器系统方法的一个实施例的流程图。
具体实施方式
在本发明的以下详细描述中，参看形成本发明一部分的附图，且在附图中通过说明 的方式展示可实践本发明的具体实施例。在图式中，相同标号在若干图中始终描述实质 上相同的组件。以充分的细节描述这些实施例以使所属领域的技术人员能够实践本发 明。在不脱离本发明范围的情况下，可使用其它实施例，且可做出结构、逻辑和电性改 变。因此，不应以限制性意义考虑以下详细描述，且本发明的范围仅由所附权利要求书 及其等效物界定。图2说明具有分布式控制器的本发明存储器装置的一个实施例的框图。处于简明的 目的，仅说明对理解分布式控制器来说必要的区块。本发明的分布式控制器分解存储器装置的控制功能，并在多个控制器之间分布不同 功能。图2中所说明的实施例使用三个单独的控制器。替代实施例可使用其它数量的控 制器，视对每一单独控制器所要求的任务而定。存储器装置由存储器阵列201组成，存储器阵列201由以行和列格式耦合的多个存 储器单元构成。存储器行通过字线耦合在一起，且列通过位线耦合在一起。在"与非" 快闪存储器装置中，每一位线列构成串联单元串。替代实施例包含易失性和非易失性的 "或非"结构存储器、"与"结构存储器或其它存储器格式。数据高速缓冲存储器204耦合到存储器阵列201。数据高速缓冲存储器204是临时
存储从存储器阵列201读取的数据和将写入存储器阵列201的数据的缓冲器。模拟功能203产生存储器阵列201的适当操作所需的各种电压。举例来说，快闪存 储器单元可能需要大约+16V至U+20V来进行编程，且可能需要负电压来擦除所述单元。将控制器电路划分为三个单独控制器205到207。第一控制器205是模拟控制器 205。此控制器205耦合到模拟电压区块203，且负责控制模拟电压区块203。模拟控制 器205产生信号以指令模拟电压区块203产生存储器阵列单元的适当操作所需的不同电 压，如先前所述。模拟控制器205响应于接收到的命令(例如存储器读取、写入或擦除 命令)而产生这些指令。数据高速缓冲存储器控制器207耦合到数据高速缓冲存储器204，且负责控制数据 高速缓冲存储器204。数据高速缓冲存储器控制器207产生在读取和写入操作期间启用 高速缓冲存储器204的必要信号。举例来说，如果接收到读取存储器命令，那么数据高 速缓冲存储器控制器207产生致使数据高速缓冲存储器204接受来自存储器阵列201 的数据的信号。如果接收到写入存储器命令，那么数据高速缓冲存储器控制器207产生 致使高速缓冲存储器204接受来自集成电路的外部数据垫的数据，且允许所述数据通过 以到达存储器阵列201以进行编程的必要信号。如果高速缓冲存储器207具有高阻抗状 态，那么控制器可产生控制信号以起始此状态。主控制器206耦合到存储器阵列201，且负责控制存储器阵列201。此控制器206 还耦合到另外两个控制器205、 207，且还产生激活所述两个控制器的必要信号。当CSM 209接收到用户命令(例如，读取、写入、擦除)时，所述用户命令被解 译并发送到主控制器206。主控制器206接着决定激活其它控制器205、 207中的哪一 者。举例来说，如果接收到擦除命令，那么主控制器206将已接收到擦除命令的信号发 送到模拟控制器205。模拟控制器205接着确定需要哪些电压来擦除所需存储器区块， 并指令模拟电压区块203产生那些电压。如果CSM 209接收到编程或写入数据命令，那么CSM 209通知主控制器206所述 命令。主控制器206将已接收到写入命令的信号发送到数据高速缓冲存储器控制器207。 数据高速缓冲存储器控制器207确定此命令要求数据高速缓冲存储器204接受来自集成 电路的数据输入引脚的数据，并将所述数据呈现给存储器阵列201。主控制器206还将已接收到写入命令的信号发送到模拟控制器205。模拟控制器205 确定需要哪些电压来将数据编程到存储器阵列201中，并指令模拟电压区块203产生这 些电压。主控制器206还产生阵列201所需的用以执行存储器写入的信号。举例来说， 主控制器206可产生接通允许存取存储器单元的选择栅极漏极和选择栅极源极晶体管的信号。如果CSM 209接收到读取命令，那么CSM209通知主控制器206所述命令。主控 制器206将巳接收到读取命令的信号发送到数据高速缓冲存储器控制器207。数据高速 缓冲存储器控制器207确定读取命令要求数据高速缓冲存储器204接受来自存储器阵列 201的数据。控制器207产生所需信号以使高速缓冲存储器204能够执行此动作。主控制器206还将已接收到读取命令的信号发送到模拟控制器205。模拟控制器205 确定阵列201的存储器单元需要哪些模拟电压来执行读取操作。控制器205接着指令模 拟电压区块203产生这些电压。主控制器206还产生存储器阵列201需要的用以执行读取命令的信号。举例来说， 主控制器206可产生接通选择栅极漏极和选择栅极源极晶体管的控制信号，从而允许存 取特定串联存储器串。在替代实施例中，分布式控制器系统具有带有一个或一个以上主控制器的多个模拟 控制器和/或多个数据高速缓冲存储器控制器。在此实施例中，存储器装置可具有一个 以上存储器阵列，从而针对每一单独阵列需要单独的模拟电压产生电路和单独的数据高 速缓冲存储器。图2的实施例展示由本发明的分布式控制器系统提供的灵活性。每一控制器电路耦 合到存储器外围电路的不同部分(即，模拟电压区块、数据高速缓冲存储器)。如果模 拟电压改变且/或激活数据高速缓冲存储器所需的信号的时序改变，那么仅需要改变相 应控制器的软件/固件来更新存储器装置。不必如现有技术所需那样更新整个控制软件。图3说明如图2所说明的本发明控制器电路205到207的一个实施例的框图。仅出 于说明目的而说明所述电路，因为替代实施例可使用不同功能区块和/或以不同配置耦 合以实现实质上相似结果的功能区块。控制器电路由算术逻辑单元(ALU) 301组成，其执行控制器的数学功能。ALU 301 执行简单或复杂的算术和逻辑运算，例如加法、减法、比较和其它此类运算。寄存器堆303是一组寄存器，用于存储例如计数器和电压值的临时信息。寄存器堆 303可存储正对数据进行运算时来自ALU的信息。寄存器堆303可另外存储将从电路 传输的信号或已传输到电路的信号。代码只读存储器(ROM) 305存储将由控制器电路执行的指令的二进制表示。通常，当设计存储器集成电路时，由编译器产生ROM 305的位矩阵且控制器电路操作所需的指令接着为已知的。这些指令是确定控制信号的时序和控制信号的类型的指令，所述控
制信号经产生以控制存储器装置中特定控制器耦合到的特定区块。指令解码器307执行对通过指令寄存器309来自代码ROM 305的指令的解码。寄 存器309存储已从ROM 305读取且正由指令解码器307执行的当前指令。程序计数器311是存储将执行的当前指令的地址的寄存器。计数器311在每一指令 执行之后更新。下一指令地址可以是后续地址或响应于来自ROM 305的指令之一而指 令代码跳转到的某另一地址。振荡器313是控制电路系统时钟。其在已接收到用户命令之后由图2的CSM 209 通过OSC—EN线激活。在一个实施例中，使用一个时钟循环来执行一个指令。替代实 施例每指令可使用其它数量的时钟循环。参看图3和图6，控制器电路通过振荡器313的起始601而操作。从ROM 305读 取603指令，并将其存储605在指令寄存器309中。由指令解码器307对所述指令进行 解码607，且由ALU301执行609任何算术或逻辑运算。接着响应于最后执行的指令或 ROM 305中的下一循序地址而更新6U程序计数器311。指令的执行可包含产生用以激活其它控制电路的信号，如同在主控制器激活模拟或 数据高速缓冲存储器控制器时。所述执行还可包含信号的产生，所述信号控制特定控制 器耦合到的特定存储器外围电路。图4说明可并入有本发明的非易失性存储器单元的存储器装置400的功能框图。存 储器装置400耦合到处理器410。处理器410可以是微处理器或某种其它类型的控制电 路。存储器装置400和处理器410形成电子系统420的一部分。存储器装置400已经简 化以着重于存储器的有助于理解本发明的特征。存储器装置包含快闪存储器单元阵列430或某种其它类型的非易失性存储器单元。 存储器阵列430以行和列的组布置。每一行存储器单元的控制栅极与字线耦合，而存储 器单元的漏极和源极连接耦合到位线。如此项技术中众所周知，单元到位线的连接取决 于阵列是"与非"结构、"或非"结构、"与"结构还是某种其它阵列结构。提供地址缓冲器电路440以锁存地址输入连接AO到Ax 442上所提供的地址信号。 地址信号由行解码器444和列解码器446接收并解码，以存取存储器阵列430。对于本 发明的益处，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列430 的密度和结构。也就是说，地址的数目随着存储器单元计数的增加以及组和区块计数的 增加而增加。存储器装置400通过使用读出放大器/缓冲器电路450读出存储器阵列列中的电压或电流变化来读取存储器阵列430中的数据。在一个实施例中，读出放大器/缓冲器电
路经耦合以读取并锁存来自存储器阵列430的一行数据。包含数据输入与输出缓冲器电 路460以用于经由多个数据连接462与控制器410进行双向数据通信。提供写入电路 455以将数据写入存储器阵列。本发明的分布式控制电路470对来自处理器410的在控制连接472上提供的信号进 行解码。先前详细描述了控制电路470的结构和功能。图4中所说明的快闪存储器装置己经简化以便于对存储器特征的基本理解，且仅用 于说明目的。对快闪存储器的内部电路和功能的更详细理解是所属领域的技术人员已知 的。替代实施例可包含在其它类型电子系统中的本发明快闪存储器单元。图5是并入有如先前所论述的存储器单元实施例的存储器模块500的图解。尽管将 存储器模块500说明为存储器卡，但参看存储器模块500而论述的概念可适用于其它类 型的可移除或便携式存储器，例如USB快闪驱动器。另外，尽管图5描绘一个实例性 形状因数，但这些概念同样可适用于其它形状因数。存储器模块500包含外壳505以封闭本发明的一个或一个以上存储器装置510。外 壳505包含一个或一个以上触点515，用于与主机装置通信。主机装置的实例包含数码 相机、数字记录与重放装置、PDA、个人计算机、存储器卡读取器、接口集线器等。对 于某个实施例，触点515呈标准化接口的形式。举例来说，对于USB快闪驱动器，触 点515可能呈USB类型A插入连接器的形式。对于一些实施例，触点515呈半专有接 口的形式，例如可能在以下存储卡上发现由晟碟(SANDISK)公司许可的紧致快闪 (COMPACTFLASH)存储器卡、由索尼(SONY )公司许可的记忆棒(MEMORY STICK) 存储器卡、由东芝(TOSHIBA)公司许可的SD安全数字(SD SECURE DIGITAL)存 储器卡等。然而， 一般来说，触点515提供用于在存储器模块500与具有用于触点515 的兼容插座的主机之间传递控制、地址和/或数据信号的接口。存储器模块500可视情况包含额外电路520。对于一些实施例，额外电路520可包含存储器控制器，用于控制多个存储器装置510上的存取和/或用于提供外部主机与存储器装置510之间的转译层。举例来说，在触点515的数目与到一个或一个以上存储器装置510的I/O连接的数目之间可能不存在一一对应关系。因此，存储器控制器可选择性地耦合存储器装置510的1/0连接(图5未图示)，以在适当时间在适当1/0连接处接收适当信号，或在适当时间在适当触点515处提供适当信号。类似地，主机与存储器模块500之间的通信协议可能不同于存储器装置510的存取所需的通信协议。存储器控制器接着可将从主机接收到的命令序列转译为适当的命令序列，以实现对存储器装置510的所需存取。此转译除了命令序列之外可进一步包含信号电压电平的变化。 额外电路520可进一步包含与存储器装置510的控制无关的功能性。额外电路520 可包含用于限制对存储器模块500的读取或写入存取的电路，例如密码保护、生物计量 等。额外电路520可包含用于指示存储器模块500的状态的电路。举例来说，额外电路 520可包含用于确定功率是否正被施加到存储器模块500以及存储器模块500当前是否 正被存取，并显示其状态的指示(例如在被加电时的稳定光(solid light)和在被存取 时的闪烁光)的功能性。额外电路520可进一步包含无源装置，例如去耦电容器，以帮 助调节存储器模块500内的功率要求。结论总起来说，本发明的分布式控制器实施例提供存储器装置中的经改进的算法执行速 度和操作额外开销的减少。另外，通过具有每一者耦合到特定存储器功能的多个专用控 制器，当存储器电路改变时，仅需要更新用于所述特定控制器的软件/固件。尽管本文已说明和描述了特定实施例，但所属领域的技术人员将了解，经计算以实 现同一目的的任何布置可代替所示的特定实施例。所属领域的技术人员将明了本发明的 许多改动。因此，希望本申请案涵盖对本发明的任何改动或变化。显然希望本发明仅受 所附权利要求书及其等效物限制。
权利要求
1. 一种在具有用于存储数据的存储器阵列的存储器装置中的分布式控制系统，所述系统包括多个控制器电路，每一电路具有预定功能；以及多个存储器外围电路，其耦合到所述存储器阵列，用于响应于所述多个控制器电路而产生电压和数据高速缓存信号，每一存储器外围电路耦合到所述多个控制器电路的不同控制器电路且由所述多个控制器电路的不同控制器电路控制。
2. 根据权利要求1所述的系统，其中每一预定功能不同于其它预定功能。
3. 根据权利要求1所述的系统，其中所述多个控制器电路中的一者是控制其余控制 器电路的主控制器电路。
4. 根据权利要求l所述的系统，其中所述存储器装置是快闪存储器装置。
5. 根据权利要求4所述的系统，其中所述快闪存储器装置是"与非"快闪存储器装 置。
6. 根据权利要求1所述的系统，其中所述预定功能包含模拟电压控制、数据高速缓 冲存储器控制和存储器阵列控制。
7. —种在具有存储器阵列的快闪存储器装置中的分布式控制系统，所述存储器阵列 包括以行和列格式耦合的多个非易失性存储器单元，每一行通过字线耦合，且每 一列通过位线耦合，通过选择栅极漏极晶体管和选择栅极源极晶体管控制对每一 列的存取，所述系统包括多个控制器电路，每一控制器电路具有与其余控制器电路的预定功能不同的预 定功能，第一控制器电路耦合到所述其余控制器电路中的每一者；以及多个存储器外围电路，其耦合到所述存储器阵列，用于响应于所述多个控制器 电路而产生电压和数据高速缓存信号，每一存储器外围电路耦合到所述多个控制 器电路的不同控制器电路且由所述多个控制器电路的不同控制器电路控制。
8. 根据权利要求7所述的系统，其进一步包含命令状态机，所述命令状态机耦合到 所述多个控制器电路的第一控制器电路，用于接受和解译用户命令。
9. 根据权利要求7所述的系统，其中所述第一控制器电路是控制所述其余控制器电 路的激活的主控制器电路。
10. 根据权利要求8所述的系统，其中所述第一控制器电路耦合到所述存储器阵列和 所述其余控制器电路，并响应于经解译的用户命令而产生用于所述存储器阵列和所述其余控制器电路的控制信号。
11. 根据权利要求io所述的系统，其中所述第一控制器电路产生用于接通所述选择栅 极漏极和所述选择栅极源极晶体管的控制信号。
12. —种具有分布式控制器系统的快闪存储器装置，所述装置包括快闪存储器阵列，其包括以行和列格式耦合的多个非易失性存储器单元，每一 行通过字线耦合，且每一列通过位线耦合，通过选择栅极漏极晶体管和选择栅极 源极晶体管控制对每一列的存取；数据高速缓冲存储器，其用于接受来自所述存储器阵列的数据和向所述存储器 阵列传输数据；模拟电压产生电路，其用于产生用于所述存储器阵列的操作的模拟电压；以及 多个控制器电路，其包括耦合到所述快闪存储器阵列的主控制器、耦合到所述 数据高速缓冲存储器的数据高速缓冲存储器控制器以及耦合到所述模拟电压产生 电路的模拟控制器，所述主控制器耦合到所述数据高速缓冲存储器控制器和所述 模拟控制器两者，且适合于响应于接收到的命令而激活所述数据高速缓冲存储器 控制器和所述模拟控制器两者。
13. 根据权利要求12所述的快闪存储器装置，其中所述主控制器适合于响应于所述接 收到的命令而产生控制所述选择栅极漏极和源极晶体管的操作的控制信号。
14. 一种在包括存储器阵列、模拟电压产生电路和数据高速缓冲存储器的快闪存储器 装置中的分布式控制器系统，所述系统包括数据高速缓冲存储器控制器，其耦合到所述数据高速缓冲存储器且适合于控制 所述数据高速缓冲存储器；模拟控制器，其耦合到所述模拟电压产生电路且适合于控制所述模拟电压产生 电路；以及主控制器，其耦合到所述存储器阵列、所述数据高速缓冲存储器控制器以及所 述模拟控制器，以用于响应于接收到的命令而激活每一控制器。
15. 根据权利要求14所述的系统，其中所述数据高速缓冲存储器控制器适合于响应于 读取命令而产生使所述数据高速缓冲存储器能够接收来自所述存储器阵列的数据 的控制信号，并响应于写入命令而向所述存储器阵列传输数据。
16. 根据权利要求14所述的系统，其中所述模拟控制器适合于产生控制由所述模拟电 压产生电路产生的电压电平的控制信号。
17. 根据权利要求14所述的系统，其中所述主控制器适合于产生激活所述存储器阵列内的电路元件的控制信号。
18. 根据权利要求14所述的系统，其中所述数据高速缓冲存储器控制器、模拟控制器 和主控制器中的每一者包括代码ROM，其用于存储指令；指令解码器，其耦合到所述代码ROM，用于对从所述代码ROM读取的每一指 令进行解码；算术逻辑单元，其响应于经解码的指令而执行运算；以及 寄存器堆，其用于存储来自所述算术逻辑单元的数据。
19. 根据权利要求18所述的系统，其中所述控制器中每一者的所述代码ROM响应于 所述控制器的功能而包括不同指令。
20. 根据权利要求14所述的系统，其中所述模拟控制器不连接到所述数据高速缓冲存 储器控制器。
21. —种存储器系统，其包括处理器，其产生存储器信号；以及存储器装置，其耦合到所述处理器，并响应于所述存储器信号而操作，所述存储器装置包括快闪存储器阵列，其包括多个非易失性存储器单元；数据高速缓冲存储器，其用于接受来自所述存储器阵列的数据和向所述存储 器阵列传输数据；模拟电压产生电路，其用于产生用于所述存储器阵列的操作的模拟电压；以及多个控制器电路，其包括耦合到所述快闪存储器阵列的主控制器、耦合到所 述数据高速缓冲存储器的数据高速缓冲存储器控制器以及耦合到所述模拟电压 产生电路的模拟控制器，所述主控制器耦合到所述数据高速缓冲存储器控制器 和所述模拟控制器两者，且适合于响应于接收到的命令而激活所述数据高速缓 冲存储器控制器和所述模拟控制器两者。
22. 根据权利要求21所述的系统，其中所述存储器阵列是"与非"结构存储器阵列。
23. —种存储器模块，其包括-至少两个存储器装置，其每一者包括快闪存储器阵列，其具有多个非易失性存储器单元；数据高速缓冲存储器，其用于接受来自所述存储器阵列的数据和向所述存储器阵列传输数据；模拟电压产生电路，其用于产生用于所述存储器阵列的操作的模拟电压；以及 多个控制器电路，其包括耦合到所述快闪存储器阵列的主控制器、耦合到所 述数据高速缓冲存储器的数据高速缓冲存储器控制器以及耦合到所述模拟电压 产生电路的模拟控制器，所述主控制器耦合到所述数据高速缓冲存储器控制器 和所述模拟控制器两者，且适合于响应于接收到的命令而激活所述数据高速缓 冲存储器控制器和所述模拟控制器两者；以及多个触点，其经配置以在所述存储器阵列与主机系统之间提供选择性接触。
24. 根据权利要求23所述的模块，其进一步包含存储器控制器，所述存储器控制器耦 合到所述存储器阵列，以用于响应于所述主机系统而控制所述存储器装置的操作。
25. —种存储器模块，其包括存储器装置，其包括快闪存储器阵列，其具有多个非易失性存储器单元；数据高速缓冲存储器，其用于接受来自所述存储器阵列的数据和向所述存储 器阵列传输数据；模拟电压产生电路，其用于产生用于所述存储器阵列的操作的模拟电压；以及多个控制器电路，其包括耦合到所述快闪存储器阵列的主控制器、耦合到所 述数据高速缓冲存储器的数据高速缓冲存储器控制器以及耦合到所述模拟电压 产生电路的模拟控制器，所述主控制器耦合到所述数据高速缓冲存储器控制器 和所述模拟控制器两者，且适合于响应于接收到的命令而激活所述数据高速缓 冲存储器控制器和所述模拟控制器两者；以及 外壳，其用于封闭所述存储器装置；以及多个触点，其耦合到所述外壳，且经配置以在所述存储器阵列与主机系统之间 提供选择性接触。
26. —种用于操作具有存储器阵列的存储器装置中的分布式控制器电路的方法，所述 方法包括接收命令； 解译所述命令；响应于所述命令而起始主控制器；以及 所述主控制器响应于所述命令而激活分布式存储器控制器。
27. 根据权利要求26所述的方法，其中所述主控制器激活高速缓冲存储器控制器和模拟控制器，所述高速缓冲存储器控制器经激活以控制数据高速缓冲存储器，且所 述模拟控制器经激活以控制模拟电压产生电路。
28. 根据权利要求27所述的方法，其进一步包含所述高速缓冲存储器控制器响应于所 述命令而产生数据高速缓冲存储器控制信号。
29. 根据权利要求28所述的方法，其中所述数据高速缓冲存储器控制信号指令所述数 据高速缓冲存储器在所述命令是读取命令时接受来自所述存储器阵列的数据，且 在所述命令是写入命令时向所述存储器阵列传输数据。
30. 根据权利要求27所述的方法，其中所述模拟控制器指令所述模拟电压产生电路响 应于擦除命令而产生擦除电压、响应于写入命令而产生写入电压且响应于读取命 令而产生读取电压。
全文摘要
一种存储器装置分布式控制器电路在多个存储器控制器之间分布存储器控制功能。主控制器接收经解译的命令，并依据所述命令激活适当的从属控制器。所述从属控制器可包含数据高速缓冲存储器控制器，其耦合到数据高速缓冲存储器且控制数据高速缓冲存储器；以及模拟控制器，其耦合到模拟电压产生电路且控制模拟电压产生电路。相应的控制器具有适当的软件/固件指令，所述指令确定所述相应控制器响应于所述接收到的命令而采取的响应。
文档编号G11C16/06GK101401167SQ200780008654
公开日2009年4月1日 申请日期2007年3月13日 优先权日2006年3月13日
发明者卢卡·德桑蒂斯, 路易吉·皮洛利 申请人:美光科技公司