半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，尤其涉及用于实现以不同的外部时 钟频率进行稳定的动作的存储阵列的控制信号发生装置。
背景技术：
具有通过与外部时钟同步地输入输出指令和数据来实现高速的数据速率的同步型(Synchronous ) DRAM ( SDRAM )。近年来，正在 开发实现更高速的数据速率的双倍数据速率(DDR) SDRAM、 DDR2 SDRAM、 DDR3 SDRAM。这些DRAM中，SDRAM、 DDR-SDRAM 可按每个时钟周期从外部输入列指令(读/写)。DDR2-SDRAM可按 每2个时钟进行输入，另外，DDR3-SDRAM可按每4个时钟进行输 入。与之对应地，SDRAM按每个时钟输出一个数据，DDR、 DDR2、 DDR3 SDRAM按照时钟的上升沿和下降沿输出数据。与之对应，阵列在列指令输入周期时间进行动作。另外，从输入 读出指令开始到向外部输出数据为止的访问时间需要取为由列延迟 (latency)所规定的时间。该列延迟被设定为在高速动作频率时变大， 在低速动作频率时变小。由此，无论是高速的时钟频率还是低速的时 钟频率，都会使访问时间为大致恒定。其原因是，从阵列接收指令开始到输出数据为止的动作速度(访 问时间)不快(不短)。但是，阵列的动作周期由外部指令输入周期 来确定。结果相对于时钟周期时间的变化，访问时间的变动小，但阵 列周期时间仍然改变时钟周期时间的变动量。DRAM内部使用延迟电路进行非同步动作。随着高速化，如图器件的微小化、动作温度条件等而发生很大变化。如图24所示，相对于高温、低速器件、低电压而言，在低温、高速器件、高电压中为 一半的延迟时间。当使用这样的延迟电路来生成确定内部动作定时的定时信号时，定时信号的输出定时会产生偏差，因此DRAM内部的 动作容限下降。对此，如日本特开平07- 288447号7>报、日本特开 2002- 074949号公报、日本特开平11 - 003587号7^才艮那样，^是出了 在动作周期时间锁存的将PLL 、 DLL的内部节点信号应用于定时信号 的技术。在这些技术中，以访问时间为基准，以由电路确定的时钟周 期的常数倍的定时输出定时信号，因此能够消除延迟电路的偏差的影 响。发明内容然而，在使用了这种访问时间的列周期内的定时生成方法中会产 生如下那样的问题。DRAM的访问时间由乂人外部输入的时钟频率和从 外部指定的设定在模式寄存器(mode register)中的列延迟CL来确定。另一方面，各电路进行动作的周期和阵列的动作周期(列周期) 由最小列指令输入周期来确定。也就是说，列周期由DRAM的规格 来确定，在SDRAM、 DDR SDRAM中为1个时钟周期，在DDR2 SDRAM中为2个时钟周期。此时，有时因列延迟和动作时钟频率的 设定而成为相同的访问时间。图25示出了列延迟为4、时钟频率 533MHz时进行了连续读动作时的内部动作波形图，图26示出了列延 迟CL5、时钟频率667 MHZ时进行了连续读动作时的内部动作波形图。 在此，示出了为了在任意情况下都为15ns的访问时间，进行设定使 得以在动作时钟频率533MHZ时满足访问时间15ns的方式生成定时信 号。无论哪个动作，从输入指令开始到输出数据为止的访问时间都为方法时，在时钟频率667 MHz的情况下需要列周期6ns时由于要求 7.5ns,因此不能满足列周期动作，引起阵列中的数据的沖突。相反， 当设定为以时钟频率667MHz进行动作时，在器件性能差的芯片中， 即使以时钟频率533 MHZ进行动作也以与667 MHZ同等的速度进行动作，因此产生动作容限下降的问题。即，本发明的目的在于，提供一种控制信号发生装置，不仅使一 个控制信号的动作周期时间与列周期时间匹配，而且还使多个控制信 号间的动作时间差与列周期时间匹配。用于实现上述目的的代表性发明如下所述。一种半导体存储器件，其特征在于具有使包含控制信号的外部 信号同步的同时进行输入的具有第 一周期时间的第 一时钟；与上述控 制信号同步而生成的第二时钟；以及输入上述第二时钟、具有预定的 延迟时间而输出输出信号的第 一延迟电路块，上述第 一延迟电路块包 括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级 第 一延迟电路构成的第二延迟电路块、和由各个延迟时间的总和被调 整为上述第一周期时间的N倍的多级第二延迟电路构成的第三延迟 电^各块，其中，M、 N为自然数。即，在生成列周期中的定时信号的电路中，通过使用由访问时间 控制的延迟电路、由列指令输入周期时间控制的延迟电路这两个延迟 电路组，能够实现上述目的。根据本发明，在以不同的外部时钟频率实现相同的访问时间时， 能够输出列周期中的内部动作定时信号，以满足由外部时钟频率确定 的阵列动作周期和由列延迟与时钟频率确定的访问时间这两者，能够 在较宽的动作频率范围实现稳定的动作。


图1是表示列读出定时信号生成电路结构例的图。图2是表示列定时控制电路的例子的图。图3是列读出定时信号生成电路的动作波形图例。图4是列周期用延迟调整用电路的结构例。图5是单位延迟和相位比较器的电路结构例。图6是延迟电路的结构例。图7是标志(flag)信号生成电路的结构例。图8是延迟电路的结构例。图9是延迟级控制信号生成电路的结构例。图IO是延迟电路的结构例。图11是标志信号生成电路的结构例。图12是表示列写入定时信号生成电路结构例的图。图13是列写入定时信号生成电路的动作波形图例。图14是预译码定时信号生成电路的结构例和动作波形图。图15是列选择信号激活定时生成电路的结构例和动作波形图。图16是主放大器起动信号的生成电路的结构例和动作波形图。图17是MIO均衡信号的生成电路的结构例和动作波形图。图18是写入放大器起动信号的生成电路的结构例和动作波形图。图19是列预译码器的结构例。图20是列译码器的结构例。图21是主放大器模块的结构例。图22是主放大器/写入驱动器的电路结构例。图23是DDR2 SDRAM模块图和存储体(memory bank)的结构例。图24是表示反相器延迟的工序电压温度依赖性的图。 图25是表示连续列读出动作中的阵列动作周期的图。 图26是表示进行了连续列读出动作时未达到列周期的图。
具体实施方式
以下，使用

本发明的实施例。构成实施例的各模块的电路元件没有特别限制，可利用公知的 CMOS (互补型MOS晶体管)等集成电路技术形成在如单晶硅那样 的一块半导体衬底上。MOSFET (Metal Oxide Semiconductor Field Effect Transistor )的电路标记不带箭头的表示N型MOSFET( NMOS )， 与带箭头的P型MOSFET (PMOS)相区别。以下，将MOSFET简 称为MOS。但是，本发明并不是仅限于使用包括设置在金属栅极和半导体层之间的氧化膜绝缘膜的场效应晶体管的电路，还适用于使用了 MISFET ( Metal Insulator Semiconductor Field Effect Transistor)等 一般的FET的电路。图1表示本发明的实施例。该图示出了动态随机存取存储器 (DRAM)的读出指令的列动作的定时控制电路的结构例。本结构的 特征在于，使用(1)以由外部时钟频率与列延迟的乘积(CLxtCK) 确定的访问时间来进行校正的延迟电路块、和(2)利用最小指令输 入周期、即列周期时间进行设定的延迟电路块这两个模块，来生成规 定列周期内的各电路块的动作定时的定时信号。由此，在访问时间相 同而动作时钟频率不同的情况下，可进行稳定的阵列列动作和满足访 问时间的动作。以下，在本实施例中，使用DDR2 ( Double-Date-Rate 2 ) SDRAM的例子进4亍i兌明。图2示出了列定时控制电路CTGB整体。列定时控制电路CTGB 包括图1的列读出定时控制电路CRTG、列写入定时控制电路CWTG、 列周期用延迟调节电路CCDC、以及访问时间用延迟调节电路ATDC。 向列定时控制电路CTGB输入外部时钟CLK、行有效(row active ) 信号RACT、对应于外部指令的动作模式的列读出时钟CRCLK、列 写入时钟CWCLK,另外，向模式寄存器输入从外部设定的列延迟CL 的值，例如对应于3、 4、 5的信号CL3、 CL4、 CL5。首先，说明读出定时控制电路CRTG。图l表示作为生成定时信 号的列定时信号生成电路块CTGB的一部分的列读出定时信号生成 电路CRTG。延迟电路DLYR1、…、DLYR10是实现所希望的延迟时 间的延迟电路块。在此，由后面示出的列周期用延迟调节电路CCDC 进行调节，以使需要在指令输入周期、即列动作周期进行动作的表现 从MIO均衡禁用定时信号TRIOEQD到MIO均fH吏能定时信号 TRIOEQE的延迟电路DLYR3、 DLYR4、 DLYR5、 DLYR6的总和成 为列动作周期-MIO均衡时间(tIOEQ)。而从DLYR1到DLYR10 中，延迟电路DLYR1、 DLYR2、 DLYR7、 DLYR8、 DLYR9的延迟 时间总和由后面示出的访问时间用延迟调节电路ATDC来进行调节，以使其成为时钟周期时间tCK与列延迟CL减去2后的差之积(tCK x (CL-2))的时间加上时间tIOEQ后的时间。另外，在此，列动 作周期时间在DDR SDRAM中为外部时钟周期时间tCK,在DDR2 SDRAM中为外部时钟周期时间tCK的2倍即2 x tCK,在DDR3 SDRAM中为外部时钟周期时间tCK的4倍即4 x tCK。在此，各信号是从外部输入指令时生成的列读出时钟CRCLK、 开始所输入的地址的预译码的预译码使能定时信号TRPDE、对预译 码器的输出进行复位的预译码禁用定时信号TRPDD、读出阵列的数 据输入输出线MIO的均衡禁用定时信号TRIOEQD、开始数据输入输 出线MIO的均衡的MIO均衡使能定时信号TRIOEQE、激活对应于 所输入的地址的列选择信号YS的列选择信号使能定时信号TRYSE、 列选择信号禁用定时信号TRYSD、用主放大器MA对数据输入输出 线MIO上的微小信号进行放大的主放大器使能定时信号TMAE、使 主放大器无效的主放大器禁用定时信号TMAD、确定将读出数据发送 到输出緩冲器的定时的读出数据锁存定时信号TRDE、确定将已锁存 的数据中的按照第 一 个和第二个外部时钟的上升沿、下降沿来输出的 数据发送到输入输出緩冲器DQ的定时的输出使能信号TDQB-U和 TDQB丄。图3表示动作定时波形图。在图3中，示出了以最小指令输入周 期(tCCD)输入了读出指令(READ)时的动作波形图。从输入了读 出指令时的外部时钟CLK的边沿开始生成列读出时钟CRCLK，并被 输入到延迟电路DLYR1。延迟电路DLYR1在由访问时间用延迟调节 电路ATDC控制的延迟时间tprl之后，输出列预译码使能定时信号 TRPDE。接着，延迟电路DLYR1的输出被输入到延迟电路DLYR2。 延迟电路DLYR2与延迟电路DLYR1 —样，在由访问时间用延迟调 节电路ATDC控制的延迟时间tpr2之后，输出MIO均衡禁用定时信 号TIOEQD。接着，延迟电路DLYR2的输出被输入到延迟电路延迟时间tpr3之后，输出列选择信号使能定时信号TRYSE。接着，延迟电路DLYR3的输出被输入到延迟电路DLYR4。延迟 电路DLYR4与延迟电路DLYR3 —样，在由列周期用延迟调节电路 CCDC控制的延迟时间tpr4之后，输出主放大器使能定时信号TMAE。 接着，延迟电路DLYR4的输出被输入到延迟电路DLYR5。延迟电路 DLYR5与延迟电路DLYR3、 DLYR4 —样，在由列周期用延迟调节 电路CCDC控制的延迟时间tpr5之后，输出列选择信号禁用定时信 号TRYSD、预译码禁用定时信号TRPDD。接着，延迟电路DLYR5的输出被输入到延迟电路DLYR6。延迟 电路DLYR6与延迟电路DLYR3 、 DLYR4 、 DLYR5 —样，在由列周 期用延迟调节电路CCDC控制的延迟时间tpr6之后，输出MIO均衡 使能定时信号TRIOEQE。接着，延迟电路DLYR6的输出被输入到延 迟电路DLYR7。延迟电路DLYR7与延迟电路DLYR1、 DLYR2 —样， 在由访问时间用延迟调节电路ATDC控制的延迟时间tpr7之后，输 出读出数据锁存定时信号TRDE。接着，延迟电路DLYR7的输出被 输入到延迟电路DLYR8。延迟电路DLYR8与延迟电路DLYR1、 DLYR2、 DLYR7—样，在由访问时间用延迟调节电路ATDC控制的 延迟时间tpr8之后，输出主放大器禁用定时信号TMAD。接着，延迟电路DLYR8的输出被输入到延迟电路DLYR9。延迟 电3各DLYR9与延迟电路DLYR1、 DLYR2、 DLYR7 、 DLYR8—才羊， 在由访问时间用延迟调节电路ATDC控制的延迟时间tpr9之后，输 出输出使能信号TDQB-U。接着，延迟电路9的输出被输入到延迟电 路10。延迟电路10与延迟电路DLYR3、 DLYR4、 DLYR5、 DLYR6 一样，在由列周期用延迟调节电路CCDC控制的延迟时间tpr10 (tCK/2 )之后，输出输出使能信号TDQB-L。在此，阵列的列动作是从列选择信号YS被选择后开始到MIO的 均衡结束为止的时间，在DDR2 SDRAM中为时钟周期时间的2倍的 时间。而访问时间是从输入列指令开始到向输入输出管脚(pin) DQ 输出初始数据的期间为止的时间，用列延迟和时钟周期时间的乘积来 表示。接着，使用图4说明用于调节图1的延迟电路DLYR3、 DLYR4、 DLYR5、 DLYR6的延迟量的列周期用延迟调节电路CCDC。本结构 利用所谓的同步镜像延迟(Synchronous Mirror Delay )电路的结构来 测量与时钟周期时间相当的单位延迟UDL的级数。列周期用延迟调 节电路CCDC由控制输入时钟CLK0的时钟控制部CLKC、测量外部 时钟CLK的周期时间的电路、以及作为测量结果向各延迟电路发送 与级数相当的信号的延迟级控制信号生成部DCSG构成。测量周期时 间的电路由延迟级MDL和相位比较电路PDB构成，其中，上述延迟 级MDL由多个单位延迟UDL构成，上述相位比较电路PDB包含多 个对延迟级的输出DCLKn和无延迟的时钟CLK0进行比较的相位比 较器PD。图5的(a)表示单位延迟UDL，图5的(b)表示相位比 较器PD的电路结构例。说明该电路的动作。时钟控制部是从外部时钟生成向延迟级 MDL、相位比较器PDB输入的时钟CLK0的电路。当输入DRAM的 行有效指令时，该电路被输入行动作信号RACT信号，并根据外部时 钟来输出输入时钟CLK0。输入时钟CLK0参照行动作信号RACT， 由时钟控制部CLKC进行控制，以使仅输出两个脉沖。另外，当之后 的测量动作结束时，利用结束信号STP来停止输入时钟CLK0。从时 钟控制部输出的输入时钟CLK0被输入到延迟级MDL和相位比较器 PDB。在延迟级MDL中，输出传递了单位延迟UDL的时钟CLKO的 第一个脉沖延迟了单位延迟UDL的级数量后的时钟DCLK0。该延迟 时钟DCLKn和输入时钟CLK0被输入到对应的相位比较器PD。在相 位比较器PD中，对输入时钟CLK0的第二个脉冲和延迟时钟DCLK 进行比较，当相位一致时，对一致信号STn进行标记('L，)。由 此，能够测量与输入时钟的周期时间相当的单位延迟级UDL的级数。 该测量动作由于在每次输入行有效指令时进行，因此不仅是与处理偏 差，还能够与温度、电压的变动对应地测量与时钟周期时间相当的延 迟级。另外，当一致信号STn为'L，时，由于下一级后面的单位延 迟级UDL不进行动作，因此能够减小功耗。对于一致信号STn,在锁存模块LTCB中以输入时钟CLK0为触发，利用一般使用的D-触 发器来锁存一致信号STn的状态，D-触发器输出一致信号STQ。接着，说明利用表示时钟周期时间tCK量的单位延迟级数N的 一致信号STQ来调节延迟电路DLYR3 DLYR6的延迟量的方法。在 此，各延迟电路DLYR3~DLYR6的特征为其延迟时间和MIO的 均衡时间的总和被控制为作为DDR2 SDRAM的最小指令输入周期 (tCCD)的两个时钟。例如，分配在高速动作时也可充分均衡的 0.5tCK作为MIO的均衡时间，将延迟电路DLYR3、 DLYR4、 DLYR5、 DLYR6的目标延迟量分别设为tpr3 = 0,2tCK、 tpr4 = 0.9tCK、 tpr5 = 0.3tCK、 tpr6 = 0.1tCK。相对于从列周期用延迟控制电路CCDC输出 的一致信号STQ0、STQ1、…、STQn,各个延迟电路DLYR3、 DLYR4、 DLYR5、 DLYR6所需要的级数是通过根据与tCK所需要的延迟级数 对应的一致信号STQO、 STQ1、 STQ2、 STQ3求出与上述常数、0.2、 0.9、 0.3、 0.1相当的级数来实现的。接着，以延迟电路DLYR3为例使用图6来说明级数控制方法。 延迟电路DLYR3被设定为与时钟周期时间tCK的0.2倍相当的延迟 时间、即为实现tCK的级数的20%的级数。接着，说明其设定方法。 延迟电路DLYR3串联连接有与用于测量延迟列MDL的单位延迟 UDL相同的单位延迟UDL。输入到各个单元延迟UDL的标志信号 FLG1、 FLG2、…是对单位延迟电路DLYR3中所使用的延迟级数时 进行标记('L，)，该单位延迟级UDL的输出为延迟电路DLYR3 的输出。用于实现预定的级数的标志信号FLG1、 FLG2、 FLG3、… 能够用如图7所示的标志生成电路FLGEN3那样的电路结构来实现。 在这种情况下，对于20%的级数，由于一致信号STQ在一致的级数 时成为'L，，因此由STQ1、 STQ2、 STQ 3的逻辑与构成标志信号 FLG1, FLG2由STQ4~ 8的逻辑与构成。由此，通过对测量延迟列MDL的级数的一致信号STQ按每5个 分配一个标志信号，相当于将测量延迟列MDL中的单位延迟UDL 5 级替换为1级UDL，因此在延迟电路DLYR3中可实现时钟周期时间的20%的延迟时间。图6中示出了FLG3为'L，时的动作波形图。 由此，能够使用时钟周期时间tCK的延迟级数来设定延迟电路CLYR3 需要的级数。通过这样进行设定，预先与处理偏差、电压变动、温度 变化对应地测量延迟时间变为tCk的级数，使用该结果来控制标志信 号，以使需要延迟级数成为目标的延迟时间，因此定时信号以时钟周 期时间的常数倍的延迟时间进行输出，能够实现稳定的阵列周期动 作。对其他的延迟电路DLYR4、 DLYR5、 DLYR6也可用相同的结 构来实现。这样一来，即使时钟频率发生变动，也可调整延迟级的级数，还 可与温度、处理、电压的变动对应地进行可靠(robust)的动作。接着，使用图8说明用于调节图1的延迟电路DLYR1、 DLYR2、 DLYR7、 DLYR8、 DLYR9的延迟量的访问时间用延迟调节电路 ATDC。本电路结构的测量延迟级MDL、相位比较模块PDB、锁存 模块LTCB与上述的列周期用延迟级控制电路CCDC的电路结构相 同。因此，也可以与列周期用延迟级控制电路CCDC共用。由此，不 仅能够减小芯片面积，还能够减小动作电路数量，因此具有能够减小 功耗的优点。另外，能够消除多个电路之间的动作偏差的影响，因此 还具有能够减小动作定时偏差的优点。与列周期用延迟级控制电路 CCDC不同的是配置有延迟级信号控制电路DCSG。图9表示延迟级信号控制电路DCSG的电路结构例。该电路是根 据模式寄存器MR中存储的列延迟CL的值，按照CL为3种情况下 成为选择状态的列延迟3标志信号CL3、列延迟4标志信号4、列延 迟5标志信号CL5,从一致信号STQ1、 STQ2、 STQ 3生成延迟级控 制信号STR1、 STR2、 STR3、…的电路。具体而言，在CL3的情况 下，以STQ1-STR1、…的方式进行连接，在CL4的情况下，以STQ1 =STR2、 STQ2 = STR4、…、STQk = STR2k的方式进行连接。同样地，在CL5的情况下，以STQ1 = STR3、 STQ2 = STR6..... STQk=STR3k的方式进行连接。另外，为了防止STRk不固定(floating), 在以所选择的列延迟进行连接的一致信号STQ不存在时，用PMOS与'H，连接。接着，延迟电路DLYR1、 DLYR2、 DLYR7、 DLYR8、 DLYR9的目标延迟量被设定为从列延迟CL与tCK之积中减去列周 期时间2tCK并加上时间tIOEQ后的时间的常数倍。例如，对延迟电 路DLYR1、 DLYR2、 DLYR7 、 DLYR8 、 DLYR9的延迟之比为 0.25:0.25:0.125: 0.125: 0.25的情况进行说明。图IO表示延迟级DLYRI的结构。延迟电路DLYR1被设定为相 当于从列延迟CL中减去2后的值与时钟周期时间tCK之积的时间的 0.25倍的延迟时间。接着，说明其设定方法。延迟电路DLYR1串联 连接有与用于延迟级MDL的单位延迟UDL相同的单位延迟UDL。 输入到各个单位延迟的标志信号FLGO、 FLG1、 FLG2、…在为单位 延迟电路DLYR1中所使用的延迟级数时进行标记('L，)，该单 位延迟级UDL的输出成为延迟电路DLYR1的输出。用于实现级数的 标志信号FLG1、 FLG2、 FLG3、…能够用如图ll所示的电路结构来 实现。在这种情况下，对于25%的级数，由于一致信号STQ在一致 的级数时变为'L，，因此通过由STQ1、 STQ2的逻辑与构成标志信 号FLG1，由STQ3~6的逻辑与来构成FLG2,从而相对于访问时间 用延迟控制电路ATDC所测量的延迟时间，实现时钟周期时间tCK 与从列延迟CL中减去2后的积的时间的1/4。由此，能够使用时钟 周期时间tCK的延迟级数和列延迟的值来设定延迟电路DLYR1需要 的级数。通过这样进行设定，与处理偏差、电压变动、温度变化对应地发 生变动，以使需要的延迟级数变为目标的延迟级数，因此定时信号以 时钟周期时间的常数倍的延迟时间进行输出，能够实现稳定的阵列周 期动作。其他的延迟电路DLYR2、 DLYR7、 DLYR8、 DLYR 9也可 用相同的结构来实现。测量与时钟周期时间tCK相当的延迟量的时钟测量部也可以与 上述的列周期用延迟调节控制电路CCDC共用，在这种情况下，由于 能够减小电路数量，因此不仅能够减小芯片面积，还能够减小动作电 路数量，具有能够减小功耗的优点。接着，使用图12说明列定时控制电路CTGB的列写入定时生成电路CWTG。延迟电路DLYW1..... DLYW6是实现所希望的延迟时间的延迟电路块。在此，由上述的列周期用延迟调节电路CCDC进 行调节，使得DLYW1到DLYW6中的从指令输入周期、即列动作周 期中进行动作所需要的表现从列选择使能定时信号TWYSE到MIO 均fH吏能定时信号TWIOEQE的延迟电^各DLYW3、 DLYW4、 DLYW5 的总和成为列动作周期-MIO均衡时间(tIOEQ )。在此，各信号是从外部输入指令时生成的列写入时钟CWCLK、 将所输入的数据传送到写入驱动器的写入数据使能信号TWE、开始 所输入的地址的预译码的预译码使能定时信号TWPDE、对预译码器 的输出进行复位的预译码禁用定时信号TWPDD、读出阵列的数据输 入输出线MIO的均tf禁用定时信号TWIOEQD、开始数据输入输出线 MIO的均4紆的MIO均衡^f吏能定时信号TWIOEQE、激活与所输入的 地址对应的列选择信号YS的列选择信号使能定时信号TWYSE、列 选择信号禁用定时信号TWYSD、激活向数据输入输出线MIO写入写 入数据的写入放大器WD的写入放大器激活定时信号TWDE、使写入 放大器无效的写入放大器禁用定时信号TWDD。图13表示动作定时波形图。在图13中，示出了利用读出指令 (WRIT),连续进行了两次4位突发(burst)写入动作时的波形图。 从输入了写入指令时的外部时钟CLK的边沿开始在预定时钟数之后， 生成列写入时钟CWCLK,并输入到延迟电路DLYW1。延迟电路 DLYW1在由访问时间用延迟调节电路ATDC控制的延迟时间tpwl 之后，输出列预译码使能定时信号TWPDE。接着，延迟电路DLYW1 的输出被输入到延迟电路DLYW2。延迟电路DLYW2与延迟电路 DLYW1 —样，在由访问时间用延迟调节电i 各ATDC控制的延迟时间 tpw2之后，输出MIO均衡禁用定时信号TWIOEQD和写入驱动器使 能定时信号TWDE。接着，延迟电路DLYW2的输出被输入到延迟电制的延迟时间tpw3之后，输出列选择信号使能定时信号TWYSE。接着，延迟电路DLYW3的输出被输入到延迟电路DLYW4。延 迟电路DLYW4在由列周期用延迟调节电路CCDC控制的延迟时间 tpw4之后，输出列选择信号禁用定时信号TWYSD和预译码禁用定时 信号TWPDD。接着，延迟电路DLYW4的输出^皮输入到延迟电路 DLYW5。延迟电路DLYW5与延迟电路DLYW3、 DLYW4—样，在 由列周期用延迟调节电路CCDC控制的延迟时间tpw5之后，输出 MIO均衡使能定时信号TWIOEQE、写入驱动器禁用信号TWDD。接着，说明使用列读出定时生成电路CRTG、列写入定时生成电 路CWTG所输出的定时信号的电路的动作。图14的(a)是生成激 活预译码电路的信号PDET的电路块的实施例，是从预译码使能定时 信号TRPDE、 TWPDE和预译码禁用定时信号TRPDD、 TWPDD生 成预译码使能信号PDET的电路。图14的(b)表示读出动作的动作波形图，图14的(c)表示写 入动作的动作波形图。如图14的(b)中那样，在待机状态下，存储 体(bank)选择信号MCBAT为'L，状态，因此预译码使能信号PDET 为'L，。当输入行指令，激活对象存储体时，存储体选择信号MCBAT 变为'H，，由两个逻辑与NAND构成的SR触发器被复位。然后， 当输入列指令，由列读出定时控制电路CRTG使预译码使能定时信号 TRPDE变为'H'时，SR触发器被置位，预译码使能信号PDET变 为'H，。然后，即使预译码使能定时信号TRPDE变为'L， ， SR 触发器也维持输出状态。接着，当预译码禁用定时信号TRPDD从'L， 变为'H，时，SR触发器被复位，因此预译码使能信号PDET变为非 激活状态'L，。写入动作也是一样的。同样地，图15的(a)表示 列选择使能信号YSET生成电路。图15的(b)表示读出动作波形图， 图15的(c)表示写入动作波形图。动作原理与上述列选择激活信号 PDET相同。图16的(a)表示主放大器激活信号MAET生成电路。图16的 (b)表示电路动作波形图。对动作进行说明。本结构的SR触发器的 复位信号的构成、与上述预译码使能信号PDET和列选择激活信号YSET的构成不同。本结构的特征是，在为了使本电路产生动作而输 入了读出指令时，对主放大器禁用定时信号TMAD、存储体选择信号 MCBAT的翻转信号、以及读出指令信号CREAD的翻转信号取逻辑 或，使得本电路进行动作。由此，进行控制使得仅在读出指令时，主 放大器激活信号MAET进行输出。接着，图17的(a)表示主10均衡信号IOEQEB生成电路。另 外，图17的(b)表示读出动作波形图，图17的(c)表示写入动作 波形图。动作原理与上述的列选择信号YSET、预译码使能信号PDET 相同。接着，图18的(a)表示写入放大器激活信号WDET生成电路。 图18的(b)表示电路动作波形图。对动作进行说明。本结构与上述 的主放大器激活信号MAET的信号名称不同，但结构相同。本结构 的特征是，在为了使本电路动作而输入了写入指令WRIT时，对写入 放大器禁用定时信号TWDD、存储体选择信号MCBAT的翻转信号、 以及写入指令信号CWRIT的翻转信号取逻辑或NOR。由此，进行控 制使得仅在写入指令时，写入放大器激活信号WDET进行输出。接着，说明使用预译码使能信号PDET的预译码器的动作。图19 的(a)是用于由所输入的地址CA生成预译码信号CF2、 CF5、 CF8 的预译码器电路的一例。在该例中，示出了相对于3位输入地址，生 成8个预译码信号的3位预译码器。图19的(b)示出了相对于2位 的输入地址，生成4个预译码信号的2位预译码器。通常，相对于输 入地址，利用预译码器，在3位预译码器中激活8个预译码信号中的 一个，在2位预译码器中激活4个预译码信号中的一个。接着，说明使用列选择激活信号YSET的列译码器的动作。图20 示出了用于由从预译码器中输出的预译码信号来选择列选择信号YS 的列译码器的一个例子。列选择信号YS由预译码信号CF......这三个信号的逻辑与来进行选择。通常，对应于预译码信号，在预定的模块 内选择一个列选择信号YS。接着，说明使用主放大器激活信号MAET、MI0均衡信号IOEQEB的主放大器模块的结构和动作。图21示出了用于读取由列选择线所 选择的读出放大器的数据的数据放大器、和用于将来自外部的写入数 据发送到读出放大器的写入驱动器电路的框图。图22示出了用于读 取由列选择线所选择的读出放大器的数据的数据放大器、和用于将来 自外部的写入数据发送到读出放大器的写入驱动器电路的一个例子。 数据放大器是用数据放大器起动信号进行激活的交叉耦合(cross couple)型放大器，由用于在待机时将数据放大器内的节点设定为所 希望的电压电平的数据放大器均衡信号进行控制。另外，配置有由主 I/O均衡信号进行控制、用于将从读出放大器到数据放大器的作为数 据传送路径的主I/O线预充电为待机时所希望的电压电平的主1/0预 充电电^各。接着，说明应用上述列定时控制电路CTGB的DDR2 SDRAM的 结构。图23表示DDR2 SDRAM的整个模块。除此之外，还能够应 用于SDRAM、 DDR SDRAM或DDR3 SDRAM。各电^各块利用在定 时信号生成电路TCG中形成芯片内的各电路的动作定时的内部控制 信号的定时进行动作。定时生成电路TCG包括列定时控制电路 CTGB、行定时控制电路。在输入到定时生成电路TCG的控制信号中， 包括以时钟信号CLK的定时进行输入的芯片选择信号/CS、行地址选 通脉冲信号/RAS、列地址选通脉冲信号/CAS、以及写入使能信号/WE。 另外，具有模式寄存器MR,用于利用地址管脚存储DRAM动作模式， 例如列延迟(CL)的时钟数、输出数据方式、写入恢复(recovery) 时钟数的指定值。模式寄存器的特定值也被输入到定时生成电路 TCG，例如列延迟(CL)、写入恢复时钟数等。另外，外部管脚的例如芯片选择信号/CS、行地址选通脉沖信号 /RAS、列地址选通脉冲信号/CAS、写入使能信号/WE等控制信号和 地址信号的组合被称为指令。时钟使能信号CKE确定时钟信号的有 效无效。另外，输入输出屏蔽信号DQM是用于为了屏蔽从输入输出端子(DQ0.....DQn)输入输出的数据而控制数据输入输出緩冲器1/OB的信号。电源发生电路VG对电路提供字线升压电平(VPP)、村底电位(VBB)、阵列电压(VDL)、外围电路电压(VCL)等。 在SDRAM中，采用从地址输入端子(A0、 Al、…、An)时分地输入行地址XA0、 XA1..... XAn、列地址YA0、 YA1、…、YAn的多地址方式。从地址输入端子向行地址緩沖器XAB输入的行地址 XA0、 XA1、…、XAn在行地址译码器XDEC中进行译码，选择一个 存储阵列(MA)中的特定字线。与之对应地，1个字的存储单元成 为选择状态。接着，当列地址被输入到列地址緩冲器YAB时，利用 列地址译码器YDEC进一步选择进行读出或写入的存储单元。 SDRAM通常具有以存储体地址指定的多个存储阵列(或存储体)。 例如，在DDR2 SDRAM中，在512Mb以下的容量为4个存储体、 1Gb以上的容量为8个存储体。在该图中，仅代表性示出了一个存储 阵列MA (BANK0)。图23的(b)示出了应用本发明的DRAM —个存储器模块(存 储体)的逻辑性配置。在DRAM的一个存储体中，由用从行地址选 择字线的XDEC和从列地址选择数据线的YDEC所围成的多个存储 区域构成，该存储区域包括呈矩阵状配置的多个子存储阵列(MCA )。 虽没有特别限制，但该存储阵列采用阶层字线方式，在MA的一边配 置主字线驱动模块MWDB。连接在主字线驱动模块MWDB上的主字 线被设置在上层的金属布线层上，使得跨过多个子存储阵列SMA。 另外，列方向的选择采用以跨过多个子存储阵列SMA的方式设置从 Y译码器YDEC输出的多个Y选择线(YS线)的共用Y译码器方式。 在此，所谓子存储阵列SMA表示用由多个子字线驱动模块SWDB构 成的子字线驱动模块SWDB和由多个读出放大器电路构成的读出放 大模块(SAB)所围成的最小存储阵列模块。接着，说明本实施例的优点。如本结构那样，通过由按照列周期 时间来校正生成列周期中的各定时信号的电路的延迟电路的延迟时 间的延迟电路组、和按照访问时间来进行校正的延迟电路组这两个组 构成，即使是相同的访问时间，在列周期时间不同的动作中，也能够 兼顾稳定的数据输入输出动作和连续的列访问动作。另外，在每个行动作周期，根据时钟来构成延迟电路的延迟量，因此能够减少由温度、 电压、处理偏差引起的延迟量的变动，具有能够实现稳定的阵列动作 的优点。实现本功能的电路结构不限于上述结构。例如，作为时钟周期时 间的测量方法，也可以是使用了延迟锁定环的结构。在这种情况下， 与同步镜像型相比，能够利用时钟周期高精度地校正延迟级的延迟 量，因此具有能够减小动作定时偏差的优点。
权利要求
1.一种半导体存储器件，与具有第一周期时间的第一时钟信号同步而输入包含控制信号的外部信号，其特征在于上述半导体存储器件与上述控制信号同步而生成第二时钟信号，并且，具有被输入上述第二时钟信号、具有预定的延迟时间而输出输出信号的第一延迟电路块，上述第一延迟电路块包括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级第一延迟电路构成的第二延迟电路块、和由各个延迟时间的总和被调整为上述第一周期时间的N倍的多级第二延迟电路构成的第三延迟电路块，其中，M、N分别为自然数。
2. 根据权利要求1所述的半导体存储器件，其特征在于 上述多个第一延迟电路彼此的延迟时间之比是恒定的。
3. 根据权利要求1所述的半导体存储器件，其特征在于 上述多个第二延迟电路彼此的延迟时间之比是恒定的。
4. 根据权利要求1所述的半导体存储器件，其特征在于 上述自然数m和上述自然数n之和与预先设定的列延迟相等。
5. 根据权利要求1所述的半导体存储器件，其特征在于 上述自然数m的值是2或4。
6. —种半导体存储器件，包括多条字线、多条位线、在上述多 条字线和上述多条位线的预定交点配置了存储单元的存储阵列、与上 述存储阵列相邻并每预定数量的上述位线地进行配置的多个读出放 大器、以及与上述读出放大器相连接的多条列选择线，与具有第一周 期时间的第 一时钟信号同步而输入包含控制信号的外部信号，该半导体存储器件的特征在于与上述控制信号同步而生成第二时钟信号，并且，还包括被输入 上述第二时钟信号、具有预定的延迟时间而输出输出信号的第 一延迟 电路块，上述第 一延迟电路块包括由各个延迟时间的总和被调整为上述第一周期时间的M倍的多级第一延迟电路构成的第二延迟电路块、 和由各个延迟时间的总和被调整为上述第一周期的N倍的多级第二 延迟电路构成的第三延迟电路块，其中，M、 N分别为自然数，每当上述第一时钟信号的M倍的周期时，激活上述多条列选择 线中的预定数量的列选择线。
7. 根据权利要求6所述的半导体存储器件，其特征在于 按照上述第一时钟信号生成第三时钟信号，并且，还包括被输入上述第三时钟信号、由多级第三延迟电路构成的第四延迟电路块；以 及对上述第三时钟信号和分别从上述多个第三延迟电路输出的输 出时钟的相位进行比较的第一相位比较电路。
8. 根据权利要求7所述的半导体存储器件，其特征在于 上述第一延迟电路块和上述第二延迟电路块分别具有上述多个第三延迟电路。
9. 根据权利要求7所述的半导体存储器件，其特征在于 从上述第 一相位比较电路输出的第 一控制信号被输入到上述第一延迟电路块。
10. 根据权利要求9所述的半导体存储器件，其特征在于 还具有存储预先设定的列延迟的第 一寄存器，该半导体存储器件根据上述第一控制信号和与存储在上述第一 寄存器中的上述列延迟的值对应而输出的多个第二控制信号生成第 三控制信号，上述第三控制信号被输入到上述第二延迟电路块。
11. 根据权利要求IO所述的半导体存储器件，其特征在于 上述第三时钟信号按照行指令输入、根据上述第一时钟信号而被生成。
12. 根据权利要求6所述的半导体存储器件，其特征在于 上述存储单元具有1个晶体管和1个电容。
13. —种半导体存储器件，与具有第一周期时间的第一时钟信号 同步而输入激活指令和读指令，其特征在于上述半导体存储器件根据上述第一时钟信号和上述激活指令而 生成第二时钟信号，根据上述第一时钟信号和上述读指令而生成第三 时钟信号，并且，还包括存储有预先设定的列延迟的寄存器；被输入上述第二时钟信号、包含多级第一延迟单元电路而构成的 第一延迟电路块；被输入上述第二时钟信号和与存储在上述寄存器中的上述列延 迟的值对应而输出的第 一控制信号、由多级第二延迟单元电路构成的 第二延迟电路块；以及由多级第三延迟单元电路构成的第三延迟电路块，从上述第一延迟电路块输出的第二控制信号、从上述第二延迟电 路块输出的第三控制信号以及上述第三时钟信号被输入到上述第三 延迟电路块中。
14. 根据权利要求13所述的半导体存储器件，其特征在于 上述第三延迟电路块具有第一延迟电路组和第二延迟电路组， 构成上述第一延迟电路组的上述第三延迟单元电路的延迟量的总和是上述第一时钟信号的M倍，构成上述第二延迟电路组的上述第三延迟单元电路的延迟量的 总和是上述第一时钟信号的N倍。
15. 根据权利要求13所述的半导体存储器件，其特征在于 该半导体存储器件与上述第一时钟信号同步而输入写指令，并根据上述第一时钟信号和上述写指令而生成的第四时钟信号，该半导体存储器件还包括由多个第四延迟单元电路构成的第四 延迟电路块，上述第二控制信号、上述第三控制信号以及上述第四时钟信号被 输入到上述第四延迟电路块中。
16. 根据权利要求15所述的半导体存储器件，其特征在于 上述第四延迟电路块具有第三延迟电路组和第四延迟电路组， 构成上述第三延迟电路组的上述第四延迟单元电路的延迟量的总和是上述第一时钟信号的M倍。
17. 根据权利要求13所述的半导体存储器件，其特征在于 还包括多条字线、多条位线、在上述多条字线和上述多条位线的预定交点配置存储单元的存储阵列、与上述存储阵列相邻并每预定数 量的上述位线地进行配置的多个读出放大器、以及与上述读出放大器 相连接的多条列选择线，每当上述第一时钟信号的M倍的周期时，激活上述多条列选择 线中的预定数量的列选择线。
18. 根据权利要求17所述的半导体存储器件，其特征在于 上述存储单元由1个晶体管和1个电容构成。
全文摘要
本发明提供一种半导体存储器件，该半导体器件为了稳定地实现以所指定的延迟、外部时钟频率进行的动作，而与制造偏差、动作电压偏差、温度变化相对应地产生适当的内部定时信号。该半导体存储器件具有第一延迟电路块和第二延迟电路块，其中，上述第一延迟块用于产生要在由外部输入指令周期确定的列周期时间进行动作的电路块的定时信号，上述第二延迟电路块用于将整体的延迟量调节为由外部时钟和延迟确定的访问时间与列周期时间的差。这些延迟电路块按照列延迟、动作频率而将各延迟电路的延迟量调节为适当的值，并且与处理、动作电压的偏差、动作温度的变化对应地调节延迟量。
文档编号G11C11/4076GK101276641SQ20081000556
公开日2008年10月1日 申请日期2008年2月15日 优先权日2007年3月29日
发明者中村正行, 中谷浩晃, 关口知纪, 秋山悟, 竹村理一郎 申请人:株式会社日立制作所;尔必达存储器股份有限公司