集成电路与放电电路的制作方法

专利名称：集成电路与放电电路的制作方法
技术领域：
本发明是有关于一种放电电路，特别是有关于一种快闪存储器的放电电路。
背景技术：
快闪存储器近年来被大量使用在极大型集成电路(ultm large scale integration, ULSI)中。快闪存储器为 一 种非易失性存储器(nonvolatile memory),非易失性存储器的特性在于，当没有电源供应时也能够长久地保 持数据，其存储特性相当于硬碟，而在非易失性存储器中，由于快闪存储器 又具有高速度、高元件密度、系统中可重新程序化(in-system reprogram ability)...等特性，因此快闪存储器成为各类可携带型数字设备的存储介质的 基础。 一般高速的六晶体管静态随机存取存储器(6T SRAM)单一存储器单元 需要六个晶体管来完成，而高速的动态随机存取存储器(DRAM)也需要四个 以上的元件面积，相对地，快闪存储器只需要单一元件即可代表单一存储器 单元，具有极高的元件密度。此外，由于快闪存储器使用堆叠式浮动金属氧 化物半导体场效晶体管(stacked-gateMOSFET)的元件结构，使得快闪存储器 同时具有简便的工艺技术的特性。因此，快闪存储器无论是作为可携带型数 字设备的储存介质，或是大量数字数据储存介质等方面都是理想的选择，尤 其是在行动电话的语音处理以及数字个人助理的影音数据等方面的应用更 受到青睐。
快闪存储器可分成NAND快闪存储器(NAND flash)与NOR快闪存储器 (NORflash)。 NAND快闪存储器的存储单元采用串列结构，存储单元的读写 是以页和块为单位来进行，其中一页包含若干位组，若干页则组成储存块， NAND快闪存储器的存储块大小为8到32KB,这种结构最大的优点在于 存储器容量可以做得很大，于是超过512MB容量的NAND产品相当普 遍，并且NAND快闪存储器的成本较低，使得NAND快闪存储器可普遍地 被使用。NOR快闪存储器的存储单元则采用并列结构，因此NOR快闪存储器的输入/输出埠比NAND快闪存储器多，于是由于NOR快闪存储器的平 行传输模式使得其读取速度比NAND快闪存储器快。NAND快闪存储器目 前被广泛用于移动存储、数码相机、MP3播放器、掌上电脑等新兴数字设 备中。
图1是显示快闪存储器装置10的剖面图，图中标号P—sub代表基底、 标号P—well与LV—P—well代表P阱区、标号N_well代表N阱区，快闪存储 器装置10包括存储器单元11与选择晶体管12。快闪存储器装置10包含许 多电压线，这些电压线提供电压用以执行存储器的操作，其中标号WL为字 线，标号BL为耦接于存储器单元11与选择晶体管12之间的位线，标号SL 为耦接至存储器单元11的选择线，标号VPW为耦接至存储器单元P阱区的 阱区电压线，标号YBL为耦接至选择晶体管12的栅极的电压线，而标号 Virpwr为耦接至选择晶体管12的电压线。
图2是显示传统技术中快闪存储器装置执行抹除操作时各电压线的电压 位准图。从图2中可看出，在时间区间A时， 一外部电压源(图1中未示)供 应一抹除电压Verase至电压线VPW，以提供一高电压至P阱区，使得被写 入数据的浮动栅(显示于图1中的FG)的电子可如图1中所示的虚线箭头方向 被吸回P阱区，藉此抹除被写入快闪存储器装置10的数据，以上所述的动 作即为用以抹除存储器储存数据的F-N隧道效应(F-N tunneling)。而在时间 区间A中，选择线SL、位线BL、以及电压线YBL与Virpwr皆为浮接(floating) 的状态，因此会被耦合至小于VPW电压位准的电压值。例如，如图中所示， 当供应20V的抹除电压至VPW时，SL、 BL、 YBL与Virpwr的电压会被耦 合至小于20V的电压，用以维持快闪存储器适当地操作。当存储器中的数据 完成抹除后，各电压线上的电压在时间区间B开始放电，然而由于存储器中 各元件的放电速度不一致，因此可能会由于残存电压不同，使得PN介面会 导通，因而产生大电流，导致快闪存储器元件受损。
因此，需要一种改良的放电电路，用以适当地控制各电压线的放电过程， 使得各电压线可同时执行放电，并且达到所需的稳定电压值。

发明内容
有鉴于此，本发明提供一种集成电路，包括存储器装置与放电电路，其 中存储器装置包括存储器单元、阱区电压线、第一极电压线以及第一电压源，第一电压源用以于一抹除阶段时，供应第一电压至阱区电压线，并于第一极 电压线耦合出一耦合电压，其中第一电压足以抹除存储器单元中储存之一数 据。放电电路包括第一开关电路、第二开关电路、第一控制电压源与第二控 制电压源，第一开关电路耦接于阱区电压线、第一极电压线以及一第二电压 源之间，其中第二电压源供应小于第一电压与耦合电压的第二电压。第二开 关电路耦接于第一开关电路与一参考位准之间，其中参考位准小于第一电 压。第一控制电压源耦接至第一开关电路，于第一放电阶段供应第一控制电 压以导通第一开关电路，使得阱区电压线与第一极电压线耦接至第二电压 源。第二控制电压源耦接至第二开关电路，于第二放电阶段供应第二控制电 压以导通第二开关电路，使得阱区电压线与第一极电压线耦接至参考位准。
另外，本发明提供一种放电电路，适用于将存储器装置的多个电压线放 电，其中电压线包括耦接至存储器装置的阱区之一阱区电压线、以及耦接存 储器装置之一存储器单元的第一第一极的一第一极电压线，其中存储器装置 还包括第一电压源，用以于存储器装置的抹除阶段供应足以抹除存储器单元 中储存之一数据之一第一电压至阱区电压线，并且于第一极电压线耦合出一
耦合电压，上述放电电路包括准备电路、第一阶段放电电路以及第二阶段
放电电路。准备电路包括第二电压源、耦接至第二电压源的第一开关电路、 耦接至参考位准的电容器、以及耦接于第 一开关电路与电容器之间的第二开 关电路，其中第二电压源供应一第二电压至第一开关电路，并且第一开关电 路与第二开关电路于一准备阶段导通，使得电容器充电至第二电压。第一阶
段放电电路包括耦接至阱区电压线与第一极电压线的第三开关电路，第三开 关电路与第一开关电路以及第二开关电路耦接于一连接点，并且第三开关电 路于第 一放电阶段导通，用以将阱区电压线与第 一极电压线耦接至连接点。 第二阶段放电电路包括耦接于电容器与参考位准之间的第四开关电路，第四 开关电路于第二放电阶段导通，用以将连接点耦接至参考位准。


图1是显示快闪存储器装置的剖面图。
图2是显示传统技术中快闪存储器装置执行抹除操作时各电压线的电压
位准图。
图3是根据本发明之一实施例显示放电电路。图4是显示执行数据抹除时存储器装置中各电压线的电压位准，以及使
用图3所示的放电电路执行存储器装置放电时各电压线的电压位准。
图5是是根据本发明的另一实施例显示放电电路。
图6是显示执行数据抹除时存储器装置中各电压线的电压位准，以及使 用图5所示的放电电路执行存储器装置放电时各电压线的电压位准。
图7是显示如图5所示的放电电路在第一放电阶段时的电流方向。
图8是显示如图5所示的放电电路在第二放电阶段时的电流方向。
主要元件符号说明
10 快闪存储器装置； 11 存储器单元；
12 选择晶体管； 20、 30、 302、 303 放电电路；
201、 202、 304 开关电路； 301 ~准备电路
A、 B、 C、 D、 E、 F、 G、 H 时间区间；
BL 位线； FG 浮动栅；
121、 122、 123、 124、 131、 132、 133、 134、 135、 136、 137—电流
N1 、 N2 ~连4妻点； N—well ~ N阱区；
P—sub ~基底； P—well 、 LV—P—well ~ P阱区；
SL 选择线；
T21、 T22、 T23、 T24、 T31、 T32、 T33、 T34、 T35 晶体管； WL~字线；
V—couple 、 V—ctrll、 V—ctrl2、 V—ctrl3、 V—ctrl4、 V—ctrl5、 V—ctrl6、 V—erase 、 V_pass、 VSS ~电压；
VCTS1、 VCTS2、 VCTS3、 VCTS4、 VCTS5、 VCTS6、 VPASS-电压
源；
VPW、 YBL、 Virpwr 电压线。
具体实施例方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几 个优选实施例，并配合所附图式，作详细i兌明如下 实施例
图3是根据本发明之一实施例显示放电电路20，放电电路20是用于如图1中所示的存储器装置，用以在存储器装置完成数据抹除动作后，将存储
器装置中电压线VPW上的抹除电压V一erase以及选#^线SL上的耦合电压 V—couple放电。放电电路20包括开关电路201与202、电压源VPASS、以 及控制电压源VCTS1与VCTS2。如图所示，开关电路201耦接于阱区电压 线VPW、选择线SL、以及电压源VPASS之间，其中电压源VPASS供应小 于抹除电压V—erase与耦合电压V_couple的电压V_pass。开关电路202耦 接于开关电路201与一参考位准VSS之间，根据本发明之一实施例，参考 位准VSS可为一接地点。控制电压源VCTS1耦接至开关电路201,并且于 第一放电阶段供应控制电压V—ctrll以导通开关电路201,使得阱区电压线 VPW与选择线SL可耦接至电压源VPASS。控制电压源VCTS2耦接至开关 电路202，并且于第二放电阶段供应供应控制电压V一ctrl2以导通开关电路 202，使得阱区电压线VPW与选择线SL可耦接至参考位准VSS。
如图3中所示，开关电路201包括晶体管T21、 T22与T23,晶体管T21 耦接至阱区电压线VPW,晶体管T22耦接至选择线SL,晶体管T23耦接至 电压源VPASS，而晶体管T21、 T22与T23的栅极皆耦接至控制电压源 VCTS1,并且开关电路202与晶体管T21、 T22与T23耦接于一连接点Nl。 开关电路202可为一晶体管T24，耦接于连接点Nl与参考位准VSS之间， 并且其栅极耦接至控制电压源VCTS2。根据本发明之一实施例，控制电压 源VCTS1也可供应至图1中所示的电压线YBL，并且将连接点Nl耦接至 电压线Virpwr ，透过放电电路20的操作将电压线Virpwr与位线BL上的耦 合电压放电。在放电电路20的第一放电阶段中，由于控制电压源VCTS1供 应的控制电压V_ctrll足以导通晶体管T21、 T22与T23,并且电压源VPASS 供应的电压V_pass小于阱区电压线VPW上的抹除电压V—erase以及选择线 SL上的耦合电压V—couple，因此可产生自阱区电压线VPW流至连接点N1 的电流121,与自选4奪线SL流至连4妻点Nl的电流122,而电流121与电流 122可进一步自连接点Nl流至电压源VPASS以形成电流123，如此一来， 阱区电压线VPW、选择线SL、以及电压线Virpwr上的电压可在第 一放电阶 段被放电至接近于电压V_pass的电压值。在放电电路20的第二放电阶段中， 由于控制电压源VCTS2供应一控制电压V—ctrl2足以导通晶体管T24,因此 可产生自连接点Nl流至参考位准VSS的电流124,如此一来，阱区电压线 VPW、选择线SL、以及电压线Virpwr上的电压可在第二放电阶段更进一步被放电至接近于参考位准VSS的电压值。
图4是显示执行数据抹除时存储器装置中各电压线的电压位准，以及使 用图3所示的放电电路20执行存储器装置放电时各电压线的电压位准，图 中时间区间C为存储器装置的抹除阶段，而时间区间D与E分别为第一放 电阶段与第二放电阶段。在此实施例中，供应至阱区电压线VPW的抹除电 压为20V,供应至电压线YBL的电压为13V，而选择线SL、位线BL以及 电压线Virpwr上分别耦合出小于20V与小于13V的电压，然而值得注意的
的范围，本发明的保护范围当视后附的权利要求所界定者为准。如图所示， 控制电压V—ctrll在时间区间D具有高逻辑位准，用以导通晶体管T21、 T22 与T23,使得阱区电压线VPW、选择线SL与位线BL上的电压可放电至一 电压值约等于电压源VPASS供应的电压Vjass(在此实施例中为13V),而 由于电压线Virpwr耦接至连接点N1 ，因此电压线Virpwr上的电压可放电至 一电压值约等于电压值Vjass减去晶体管T23的临界电压(在此实施例中为 以10V为例)。在时间区间E，控制电压V一ctrll与V—ctrl2皆具有高逻辑位 准，用以将阱区电压线VPW、选择线SL、位线BL以及电压线Virpwr的电 压进一步放电至参考位准VSS,在此实施例中参考位准VSS为一接地点， 因此在时间区间E,电压线VPW、选择线SL、位线BL以及电压线Virpwr 被进一步放电至0V，完成存储器装置各电压线的放电程序。根据本发明的 实施例，控制电压V一ctrll于高逻辑位准时可介于8V 17V之间，或是选择 为存储器装置的抹除电压值之一半。
图5是根据本发明的另一实施例显示放电电路30,放电电路30是用于 如图1中所示的存储器装置，用以在存储器装置完成数据抹除动作后，将存 储器装置中电压线VPW上的抹除电压V—erase以及选择线SL上的耦合电压 V—couple放电。如图所示，放电电路30包括准备电路301、第一阶段放电 电路302、以及第二阶段放电电路303。准备电路301包括电压源VPASS、 耦接至电压源VPASS的晶体管T31、耦接至参考位准VSS的电容器C、以 及耦接于晶体管T31与电容器C之间的晶体管T32，其中电压源VPASS供 应小于抹除电压V—erase与耦合电压V—couple的电压V_pass至晶体管T31 ， 并且晶体管T31与T32于一准备阶段导通，使得电容器C充电至电压Vjass。 第一阶段放电电路302包括耦接至阱区电压线VPW与选择线SL的开关电
li路304,开关电路304与晶体管T31以及晶体管T32耦接于一连接点N2， 并且开关电路304于一第一放电阶段导通，用以将阱区电压线VPW与选择 线SL耦接至连接点N2。第二阶段放电电路303包括耦接于电容器C与参 考位准VSS之间的晶体管T35，晶体管T35于一第二放电阶段导通，用以 将连接点N2耦接至参考位准VSS。
如图5中所示，准备电路301的晶体管T31具有耦接至控制电压源 VCTS3的第一栅极，晶体管T32具有耦接至控制电压源VCTS4的第二栅极， 控制电压源VCTS3与VCTS4分别供应控制电压V—ctrl3与V—ctrl4用以控制 晶体管T31与T32于准备阶段导通。第一阶段放电电路302的开关电路304 包括晶体管T33与T34,晶体管T33具有耦接至控制电压VCTS5的第三栅 极，而晶体管T34具有耦接至控制电压源VCTS5的第四栅极，并且晶体管 T31、 T32、 T33与T34耦接于连接点N2,控制电压源VCTS5供应控制电压 V一ctrl5用以控制晶体管T33与T34于第一放电阶段导通。第二阶段放电电 路303的晶体管T35具有耦接至控制电压源VCTS6的第五栅极，控制电压 源VCTS6供应控制电压V—ctrl6用以控制晶体管T35于第二放电阶段导通。 根据本发明之一实施例，控制电压源VCTS5也可供应至图1中所示的电压 线YBL,并且将连接点N2耦接至电压线Virpwr，透过放电电路30的操作 将电压线Virpwr与位线BL上的耦合电压放电。
图6是显示执行数据抹除时存储器装置中各电压线的电压位准，以及使 用图5所示的放电电路30执行存储器装置放电时各电压线的电压位准，图 中时间区间C为存储器装置的抹除阶段，时间区间F为准备阶段，而时间区 间G与H分别为第一放电阶段与第二放电阶段。如图所示，控制电压V一ctrl3 在准备阶段F具有高逻辑位准，并且在第一放电阶段G与第二放电阶段I-1 具有低逻辑位准。控制电压V一ctrl4在准备阶段F、第一放电阶段G与上述 第二放电阶段H具有高逻辑位准。控制电压V—ctrl5在准备阶段F具有低逻 辑位准，并且在第一放电阶段G与第二放电阶段H具有高逻辑位准。控制 电压V一ctrl6在准备阶段F与第一放电阶段G具有低逻辑位准，并且在第二 放电阶段H具有高逻辑位准。从图6中可以发现，准备阶段F与存储器装置 的抹除阶段C部份重叠，用以在放电电路30执行存储器装置放电前，预先 将电容器C充电，因此在此准备阶段时，控制电压V—ctrl3与V—ctrl4具有高 逻辑位准，使得晶体管T31导通并产生自电压源VPASS流至连接点N2的电流I31(显示于图5)，以及晶体管T32导通并产生自连接点N2流至电容器 C的电流I32,通过晶体管T31与T32的导通，电容器C可预先充电至一电 压位准接近电压V_pass。
图7是显示放电电路30在第一放电阶段时的电流方向，如图6中的电 压位准所示，在第一放电阶段时控制电压V一ctrl5具有高逻辑位准，使得晶 体管T33导通并产生自阱区电压线VPW流至连接点N2的电流133，以及晶 体管导通T34并产生自选择线SL流至连接点N2的电流134，并且此时控制 电压源VCTS4控制晶体管T32导通用以产生自连接点N2流至电容器C的 电流135，因此在第一放电阶段时，阱区电压线VPW与选择线SL可通过晶 体管T32、 T33与T34的导通耦接至电容器C，此时由于电容器C已充电至 一电压位准接近电压V_pass，因此如图6中所示，阱区电压线VPW与选择 线SL可在第一放电阶段被放电至约等于电压V_pass,在此实施例中，在数 据抹除阶段供应至阱区电压线VPW的抹除电压为20V，而选择线SL与位 线BL分别耦合出小于20V的电压，并且供应至电压线YBL的电压为OV, 而电压源VPASS供应的电压V_pass为13V，因此在第一放电阶段，阱区电 压线VPW、选择线SL以及位线BL皆被放电至约等于13V的电压，而由于 电压线Virpwr耦接至连接点N2，因此电压线Virpwr上的电压可放电至一电 压值约等于电压值Vjass减去晶体管T32的临界电压(在此实施例中以10V 为例)，然而值得注意的是，以上所使用的电压值仅用以说明本发明的实施 例，并不用以限制本发明的范围，本发明的保护范围当视后附的权利要求所 界定者为准。
图8是显示放电电路30在第二放电阶段时的电流方向，如图6中的电 压位准所示，在第二放电阶段时，控制电压V_ctrl4、 V—ctrl5与V一ctrl6皆具 有高逻辑位准，使得晶体管T32、 T33、 T34与T35导通，并产生电流136 与137，电流136自阱区电压线VPW经由晶体管T33、 T32、与T35流至参 考位准VSS，并且电流I37自选择线SL经由晶体管T34、 T32、与T35流至 参考位准VSS，在此实施例中，参考位准VSS为一接地电压，因此在第二 放电阶段，阱区电压线VPW、选择线SL、位线BL以及电压线Virpwr皆被 放电至约等于OV的电压。根据本发明的实施例，控制电压源VCTS5供应的 高逻辑位准电压值可介于8V 17V之间，或是选择为存储器装置的抹除电压 值之一半。
13根据以上介绍的实施例，本发明所提供的放电电路可控制存储器装置中
各电压线适当地放电，尤其是用于控制NAND快闪存储器与NOR快闪存储 器的抹除电压放电，通过控制存储器装置中各电压线同步放电，可避免由于 存储器中各元件的放电速度不一致，而导致PN介面导通并产生大电流损坏 元件的问题。此外，以上所介绍的放电电路更适用于当存储器装置的选择晶 体管为一中电压的MOS晶体管时，通过放电电路控制存储器装置的各电压 线分成两阶段放电，以保护中电压MOS晶体管不会因为将抹除电压电压瞬 间放电至0V而产生击穿(Break down)。
本发明虽以优选实施例揭露如上，然其并非用以限定本发明的范围，任 何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与 润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1. 一种集成电路，包括一存储器装置，包括一存储器单元；一阱区电压线，耦接至上述存储器装置的一阱区；一第一极电压线，耦接至上述存储器单元的一第一第一极；以及一第一电压源，用于在一抹除阶段时，供应一第一电压至上述阱区电压线，并于上述第一极电压线耦合出一耦合电压，其中上述第一电压足以抹除上述存储器单元中储存的一数据；以及一放电电路，用以在上述抹除阶段结束后将上述阱区电压线与上述第一极电压线放电，上述放电电路包括一第一开关电路，耦接于上述阱区电压线、上述第一极电压线以及一第二电压源之间，其中上述第二电压源供应小于上述第一电压与上述耦合电压的一第二电压；一第二开关电路，耦接于上述第一开关电路与一参考位准之间，其中上述参考位准小于上述第一电压；一第一控制电压源，耦接至上述第一开关电路，于一第一放电阶段供应一第一控制电压以导通上述第一开关电路，使得上述阱区电压线与上述第一极电压线耦接至上述第二电压源；以及一第二控制电压源，耦接至上述第二开关电路，于一第二放电阶段供应一第二控制电压以导通上述第二开关电路，使得上述阱区电压线与上述第一极电压线耦接至上述参考位准。
2. 如权利要求l的集成电路，其中上述第一开关电路包括 一第一晶体管，耦接至上述阱区电压线，且具有一第一栅极； 一第二晶体管，耦接至上述第一极电压线，且具有一第二栅极；以及 一第三晶体管，耦接至上述第二电压源，且具有一第三栅极，其中上述第一栅极、上述第二栅极以及上述第三栅极分别耦接至上述第一控制电压 源，且上述第二开关电路与上述第一晶体管、上述第二晶体管以及上述第三 晶体管耦接于一连接点。
3. 如权利要求2的集成电路，其中上述第二开关电路为一第四晶体管，耦接于上述连接点与上述参考位准之间，并具有一第四栅极耦接至上述第二 控制电压源。
4. 如权利要求2的集成电路，其中上述存储器装置还包括 一位线，耦接至上述存储器单元的一第一第二极；以及 一第五晶体管，具有耦接至一选择电压线的一第五栅极、耦接至上述位线的一第二第一极，以及耦接至一源漏极电压线的一第二第二极，其中上述 源漏极电压线还耦接至上述连接点，并且上述选择电压线耦接至上述第一控 制电压源。
5. 如权利要求2的集成电路，其中在上述第一放电阶段时，上述第一 晶体管导通并产生自上述阱区电压线流至上述连接点的一第一电流，上述第 二晶体管导通并产生自上述第一极电压线流至上述连接点的一第二电流，以 及上述第三晶体管导通并产生自上述连接点流至上述第二电压源的一第三 电流。
6. 如权利要求3的集成电路，其中在上述第二放电阶段时，上述第四 晶体管导通并产生自上述连接点流至上述参考位准的一第四电流。
7. 如权利要求1的集成电路，其中上述第一控制电压在上述第一放电 阶段与上述第二放电阶段具有高逻辑位准，并且上述第二控制电压在上述第 一放电阶段具有低逻辑位准而在上述第二放电阶段具有高逻辑位准。
8. 如权利要求1的集成电路，其中上述第一控制电压介于8V 17V之间。
9. 如权利要求4的集成电路，其中上述阱区电压线、上述第一极电压 线、上述位线以及上述源漏极电压线于上述第一放电阶段具有介于上述第一 电压与上述参考位准的电压位准，并且于上述第二放电阶段具有约略等于上 述参考位准的电压位准。
10. 如权利要求l的集成电路，其中上述存储器装置为快闪存储器。
11. 如权利要求4的集成电路，其中上述第五晶体管为一中电压的MOS 晶体管。
12. —种放电电路，适用于将一存储器装置的多个电压线放电，其中上 述电压线包括耦接至上述存储器装置的一阱区的一阱区电压线、以及耦接上 述存储器装置的一存储器单元的一第一第一极的一第一极电压线，其中上述 存储器装置还包括一第一电压源，用以于上述存储器装置的一抹除阶段供应足以抹除上述存储器单元中储存的一数据的一第一电压至上述阱区电压线，并且于上述第一极电压线耦合出一耦合电压，上述放电电路包括一准备电路，包括一第二电压源、耦接至上述第二电压源的一第一开关 电路、耦接至一参考位准的一电容器、以及耦接于上述第一开关电路与上述 电容器之间的一第二开关电路，其中上述第二电压源供应一第二电压至上述 第一开关电路，并且上述第一开关电路与上述第二开关电路于一准备阶段导通，使得上述电容器充电至上述第二电压；一第一阶段放电电路，包括耦接至上述阱区电压线与上述第一极电压线 的一第三开关电路，上述第三开关电路与上述第一开关电路以及上述第二开 关电路耦接于一连接点，并且上述第三开关电路于一第一放电阶段导通，用 以将上述阱区电压线与上述第一极电压线耦接至上述连接点；以及一第二阶段放电电路，包括耦接于上述电容器与上述参考位准之间的一 第四开关电路，上述第四开关电路于一第二放电阶段导通，用以将上述连接 点耦接至上述参考位准。
13. 如权利要求12的放电电路，其中上述第一开关电路为一第一晶体 管，上述第二开关电路为一第二晶体管，上述第一晶体管具有耦接至一第一 控制电压的一第一栅极，上述第二晶体管具有耦接至一第二控制电压的一第 二栅极。
14. 如权利要求13的放电电路，上述第三开关电路包括一第三晶体管 与一第四晶体管，上述第三晶体管具有耦接至一第三控制电压的一第三栅 极，上述第四晶体管具有耦接至上述第三控制电压的一第四栅极，并且上述 第一晶体管、上述第二晶体管、上述第三晶体管与上述第四晶体管耦接于上 述连接点。
15. 如权利要求14的放电电路，上述第四开关电路为一第五晶体管， 具有耦接至一第四控制电压的一第五栅极，其中上述第一控制电压在上述准 备阶段具有高逻辑位准，并且在上述第一放电阶段与上述第二放电阶段具有 低逻辑位准，上述第二控制电压在上述准备阶段、上述第一放电阶段与上述 第二放电阶段具有高逻辑位准，上述第三控制电压在上述准备阶段具有低逻 辑位准，并且在上述第一放电阶段与上述第二放电阶段具有高逻辑位准，以 及上述第四控制电压在上述准备阶段与上述第一放电阶段具有低逻辑位准， 并且在上述第二放电阶段具有高逻辑位准。
16. 如权利要求12的放电电路，其中上述第二电压小于上述第一电压 与上述耦合电压。
17. 如权利要求13的放电电路，其中在上述准备阶段时，上述第一晶 体管导通并产生自上述第二电压源流至上述连接点的一第一电流，以及上述 第二晶体管导通并产生自上述连接点流至上述电容器的一第二电流。
18. 如权利要求14的放电电路，其中在上述第一放电阶段时，上述第三晶体管导通并产生自上述阱区电压线流至上述连接点的一第三电流，上述 第四晶体管导通并产生自上述第一极电压线流至上述连接点的一第四电流，以及上述第二晶体管导通并产生自上述连接点流至上述电容器的一第五电流。
19. 如权利要求15的放电电路，其中在上述第二放电阶段时，上述第 二晶体管、上述第三晶体管、上述第四晶体管以及上述第五晶体管导通，并 产生一第六电流与一第七电流，上述第六电流经由上述第三晶体管、上述第 二晶体管、以及上述第五晶体管至上述参考位准，并且上述第七电流经由上 述第四晶体管、上述第二晶体管、以及上述第五晶体管至上述参考位准。
20. 如权利要求14的放电电路，其中上述存储器装置还包括一选择晶 体管、 一位线、 一源漏极电压线以及一选择电压线，其中上述位线耦接于上 述存储器单元的一第一第二极与上述选择晶体管的一第二第一极之间，上述 源漏极电压线耦接至上述选择晶体管的一第二第二极，以及上述选择电压线 耦接上述选择晶体管的一第六栅极，并且上述源漏极电压线还耦接至上述连 接点，以及上述选择电压线耦接至上述第三控制电压。
21. 如权利要求20的放电电路，其中上述阱区电压线、上述第一极电 压线、上述位线以及上述源漏极电压线于上述第一放电阶段具有介于上述第 一电压与上述参考位准的电压位准，并且于上述第二放电阶段具有约略等于 上述参考位准的电压位准。
22. 如权利要求12的放电电路，其中上述存储器装置为快闪存储器。
23. 如权利要求20的放电电路，其中上述选择晶体管为一中电压的MOS 晶体管。
全文摘要
本发明提供一种集成电路，包括存储器装置与放电电路，其中存储器装置包括存储器单元、阱区电压线、第一极电压线以及第一电压源，第一电压源于抹除阶段供应第一电压至阱区电压线，并于第一极电压线耦合出一耦合电压。放电电路包括第一开关电路耦接于阱区电压线、第一极电压线以及一第二电压源之间；第二开关电路耦接于第一开关电路与参考位准之间；第一控制电压源耦接至第一开关电路，于第一放电阶段供应第一控制电压导通第一开关电路，使得阱区电压线与第一极电压线耦接至第二电压源；第二控制电压源耦接至第二开关电路，于第二放电阶段供应第二控制电压导通第二开关电路，使得阱区电压线与第一极电压线耦接至参考位准。
文档编号G11C16/14GK101504866SQ200810005440
公开日2009年8月12日 申请日期2008年2月4日 优先权日2008年2月4日
发明者山崎恭治, 曾德彰, 杜君毅, 荒川秀贵 申请人:力晶半导体股份有限公司