专利名称：4f平方自对准鳍底电极场效应晶体管驱动相变化存储器的制作方法
技术领域：
本发明涉及以相变化基础存储材料为主的高密度存储装置，包含 硫属化物基础材料与其它可编程电阻材料，以及制造此类装置的方法。
背景技术：
以相变化为基础的存储材料被广泛地运用于读写光盘片中。而这 些材料包含有至少两种固态相，包含如一大部分为非晶态的固态相， 以及一大体上为结晶态的固态相。激光脉冲用于读写光盘片中，以在 二种相中切换，并读取此种材料在相变化之后的光学性质。
以相变化材料为基础的存储器材料，如硫属化物材料及其类似材 料，也可以通过施加合适于集成电路操作的电流而改变状态。此通常 为非晶状态具有较通常为结晶状态为高的电阻特性，其可以被快速感 应数据之用。此等性质有利于作为非挥发性存储器电路的可编程电阻 材料，其可以用随机方式进行数据的读取与写入。
自非晶状态改变为结晶状态的相变化通常是一较低电流的操作。 而自结晶状态改变为结非晶状态的相变化，在此称为复位， 一般是为 一高电流操作，其包含一短暂的高电流密度脉冲以熔化或破坏结晶结 构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部 份相变化结构得以维持在非晶态。在理想状态下，致使相变化材料从 结晶态转变至非晶态的复位电流强度应越低越好。欲降低复位所需的 复位电流强度，可通过减低在存储器中的相变化材料元件的尺寸、以 及减少电极与此相变化材料的接触面积，从而对此相变化材料元件施 加较小的绝对电流值，便可达成较高的电流密度。
此领域发展的一种方法是致力于在一集成电路结构上形成微小孔 洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于此等微
小孔洞的专利包含在1997年11月11日公告的美国专利第5、 687、 112号，，Multibit Single Cell Memory Element Having Tapered Contact"、 发明人为Ovshinky;在1998年8月4日公告的美国专利第5、 789、 277号"Method of Making Chalogenide [sic] Memory Device"、发明人为 Zahorik等；在2000年11月21日公告的美国专利第6、 150、 253 号"Controllable Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same"、发明人为Doan等。
由本发明的申请人所研发的技术被称为相变化导桥存储单元，其 中一非常小块的存储材料是形成用于作为一导桥，横跨在电极间的一 薄膜绝缘构件。此相变化导桥可以轻易地与逻辑电路以及其它位于集 成电路中的电路整合。请参见美国申请案号11/155、 067号(申请日为 2005年6月17日)"Thin Film Fuse Phase Change RAM and Manufacturing Method"，发明人为Lung et al ，该申请案与本发明的申 请人相同。
另一研发中的存储单元结构，有时因其位于底电极上的主动区域 的典型形状而称为伞状存储单元，是用以形成一微小电极而与一较大 的相变化材料接触，并且一较大电极是接触至此相变化材料的相反表 面。从微小接点流至较大接点的电流，是用以读取、设置与复位此存 储单元。此微小电极将电流密度集中于接点处，使得在相变化材料中 的主动区域可以限定于接近至此接点的微小体积中。同时请参见如 Ahn et al所著的"Highly reliable 50 run contact cell technology for 256 Mb PRAM" VLSI Technology 2005 Digest of Technical Papers 、 pages 98-99、 14 June 2005; Denison、 International publication No. US 2005/0263829 Al 、 "Semiconductor Devices Having Phase Change Memory Cells 、 Electronic Systems Employing the Same and Methods of Fabricating the Same、"
公开日2005年12月1日。
在以非常小的尺度制造这些元件、以及欲满足大规模生产存储元 件时所需求的严格工艺变数时，则会遭遇到问题。较佳地是提供一种 存储单元结构其包含有小尺寸以及低复位电流，以及用以制造此等结 构的方法。而更需要提供一种制造方法及结构，而其足以与制造在相同集成电路上的周边电路兼容。更进一步而言，其可适用于产生如此 存储单元所需的高密度布局。
发明内容
有鉴于此，本发明的一个目的在于提供一位于半导体衬底之上的 存储单元阵列，包含位于此半导体衬底上并沿着一第一方向平行延伸的多条字线，此字线具有字线宽度以及对应的侧壁表面。 一侧壁介电 层位于侧壁表面上。多对惨杂区域形成于衬底中，其中在相邻字线之 间的掺杂区域对包含了对应的第一掺杂区域与第二掺杂区域。多个底 电极包含一电极材料在介电层的侧壁上，且该多个底电极的第一底电 极与第二底电极是设置于相邻的字线之间、并具有底表面与对应的第 一掺杂区域与第二掺杂区域电性接触，以及具有顶表面。多个存储元 件包含一可编程电阻材料，而该存储元件与对应的底电极的顶表面电 性接触。多个顶电极结构是设置于多个存储元件中的存储元件之上并 与该存储元件形成电性接触，此顶电极结构具有侧边沿着第二方向平 行延伸，第二方向垂直于第一方向，此多个底电极中的底电极的侧边， 与对应的顶电极结构的侧边对准。多个介电隔离结构，其中介电隔离 结构将对应的第一掺杂区域对与第二掺杂区域对隔离于相邻的字线之 间。
在某些实施例中，此存储单元的面积系等于4F2， F大约为字线宽 度与在字线之间的分隔距离二者加总的一半，典型地约为一用以制造 此存储单元的光刻工艺的最小特征尺寸。
本发明同时描述一种集成电路存储器，其存储单元如上所述而实施。
本发明所述的用以制造一存储单元阵列于一半导体衬底上的方法，具体包含形成多条字线位于该半导体衬底之上且沿着一第一方 向平行延伸，而该些字线具有字线宽度以及对应的侧壁表面，形成一 侧壁介电层位于该些侧壁表面之上，形成多对掺杂区域位于该衬底中 且介于二相邻字线之间，其中各对掺杂区域包含对应的第一掺杂区域 与第二掺杂区域，形成多个底电极包含电极材料位于该侧壁介电层之上，而第一底电极及第二底电极是介于相邻字线之间的多个底电极， 而其具有底表面与对应的第一掺杂区域及第二掺杂区域电性接触，并 具有顶表面，形成多个存储元件包含一可编程电阻材料，而该存储元 件与对应的底电极的顶表面电性接触，形成多个顶电极结构位于该多 个存储元件中的该些存储元件之上并与该些存储元件电性接触，该顶 电极结构具有沿着一第二方向延伸的侧壁，该第二方向是垂直于该第 一方向，而其中该多个底电极中的该些底电极具有与对应的该些顶电极结构的侧壁对准的侧壁；以及形成多个介电隔离结构，其中该些介 电隔离结构是隔离对应的第一掺杂区域对、第二掺杂区域对与相邻的 字线。
本发明的用以制造一存储单元阵列于一半导体衬底上的方法的一 实施例，包含形成一栅极介电层于该衬底上，形成一第一导电层于 该栅极介电层之上，形成一第二介电层于该第一导电层之上，图案化 多条光刻胶于该第二介电层之上，其中相邻的光刻胶条被一分隔距离 所分隔，该些光刻胶条沿着第一方向而平行延伸，该些光刻胶条具有 一条宽度。刻蚀该第一导电层与该第二介电层以外露该栅极介电层未 被该些光刻胶条所覆盖的部分，进而形成多条字线沿着该第一方向而 平行延伸，该字线具有对应的侧壁表面。形成多个第一掺杂区域于该 衬底中，通过使用该些字线作为掩模。形成一第三介电层于该些字线 之上以及该栅极介电层之外露部分之上。针对该第三介电层进行非等 向性刻蚀，以形成多个第一字线结构，该些被包覆的字线结构在期间 定义多个沟槽，其中该多个字线结构中被包覆的字线结构包含(a) 该多条字线中的一字线、(b)位于该字线的侧壁表面上的介电侧壁子、 (C) 一介电掩膜于该字线之上。形成多个第二掺杂区域于该衬底之 上或该衬底之中的沟槽中，通过使用该些字线结构作为掩模。形成一 底电极层于该些字线结构之上、以及在该多个沟槽中的隔沟槽之一中。 刻蚀该底电极层与该隔沟槽之一中的第二掺杂区域，进而从该底电极 层中形成底电极结构对，并从该些第二掺杂区域形成掺杂区域对，该 些掺杂区域对包含对应的第三掺杂区域与第四掺杂区域介于相邻的字 线结构之间，该些底电极结构对包含对应的第一底电极结构与第二底
电极结构于相邻的字线结构之间且具有底表面电性接触至对应的第三 掺杂区域与第四掺杂区域，该底电极结构具有上表面。形成一可编程 电阻存储材料层于该底电极结构的上表面上。形成一位线材料层于该 可编程电阻存储材料层之上。以及进行刻蚀以形成多条位线以及多个 底电极，进而形成一存储单元阵列，该些底电极包含该第一底电极结 构与第二底电极结构之一的一部分，该些位线具有沿着一第二方向平 行延伸的侧壁，该第二方向垂直于该第一方向，该些底电极具有与该 对应位线的侧壁对准的侧壁。
图1是依据本发明一实施例包含相变化存储元件的一存储单元阵 列的一构造图。
图2是依据本发明一实施例包含一相变化存储阵列的一集成电路装置的一方块图。
图3是绘示自对准存储单元的一阵列的一实施例。
第4a图至图5是绘示图3存储阵列的一部位的细节。
图6至图25是绘示依据本发明一实施例中，自对准存储单元的一存储阵列的 一制造流程的剖面图。
主要元件符号说明
100 存储阵列
101-108 存储元件
110a、 b、 c 共同源极线
112a、 b、 c、 d 字线
114a、 b 位线
131-138 存储单元
150 字线驱动器
152 位线电流源
154 源极线终端电路
160、 162、 164、 166、 168底电极
161、163顶电极
200集成电路
202存储阵列
204列译码器
206字线
208行译码器
210位线
212总线
216数据总线
218数据输入线
220其它电路
300半导体衬底
301a、b、c、 d 掺杂区
302a、b、c、 d 掺杂区
305栅极介电层
307导电层
320介电隔离结构
330存储材料层
340介电结构
360底电极厚度
370侧壁表面
380导线侧边
381底电极宽度
382底电极侧边
400介电填充沟槽
501第一隔离距离
510字线宽度
511第二隔离距离
550存储单元面积
602第一导电层603 第二导电层
604 第二介电层
605 光刻胶条
606 光刻胶条宽度
607 分隔距离
700 经修剪光刻胶条
701 经修剪光刻胶条宽度 800 沟槽
801 字线结构
900 字线结构
902 掺杂区域
1000 介电材料层
1110 侧壁子
1111 覆盖层部分 1200 掺杂区域 1300 介电层 1310 平坦化表面 1400 光刻胶材料条 1410 侧边
1700 介电结构
1800 光刻胶材料条
2000 存储材料层
2010 介电衬底层
2100 沟槽
2120 掺杂区域对
2150 底电极结构
2160 介电衬底
2170 底电极
2200 介电隔离结构
2250 平坦表面
2400 光刻胶材料条
具体实施例方式
以下将参照至特定结构实施例与方法而详述本发明。应该理解的 是，本发明内容说明章节目的并非在于限定本发明。举凡本发明的实 施例、特征、目的及优点等将可透过权利要求书所要求保护的范围及 所附图式获得充分了解。在不同实施例中的相似元件，将以相似的标
号进行标示。
以下将参照图1至图25来详述本发明。
图1是绘示一存储阵列100的示意图，其可以使用如图3的存储 单元而实施，或者也可以使用其它如本文所述的存储单元。八个存储 单元131、 132、 133、 134、 135、 136、 137、 138具有各自的 存储元件101、 102、 103、 104、 105、 106、 107、 108，如图1
所示，但此图仅代表一阵列的一小部分，此阵列可以包含上百万个存 储单元。
在图1的示意图中，共同源极线110a、 110b、 110c，字线112a、 112b、 112c、 112d大致平行于y轴而排列。位线114a、 114b大致 沿着x轴平行排列。因此，一y轴译码器与一字线驱动器150 (具有设 置、复位与读取模式)耦合至字线112a、 112b、 112c、 112d。用以 设置、复位以及读取模式的位线电流源152、一译码器与感测放大器(未 示)耦接至位线114a、 114b。共同源极线110a、 110b、 110c耦接 至源极线终端电路154,例如一接地终端。此源极线终端电路154可包 含偏压电路(例如电压源与电流源)，以及译码电路，以在某些实施例 中施加偏压安排(而非接地)至源极线。
共同源极线110a耦接至存储单元131、 135的源极终端。共同源 极线110b耦接至存储单元132、 133、 136、 137的源极终端。共同 源极线110c耦接至存储单元134、 138的源极终端。字线112a耦接至 存储单元131、 135的栅极终端。字线112b耦接至存储单元132、 136 的栅极终端。字线112c耦接至存储单元133、 137的栅极终端。字线 112d耦接至存储单元134、 138的栅极终端。
包含有各自的存储元件101、 102的存储单元131、 132为代表性 存储单元。存储单元131的漏极耦接至存储元件101的底电极160，其 接着耦接至顶电极161。相似地存储单元132的漏极耦接至存储元件 102的底电极162，其接着耦接至顶电极163。顶电极161、 163耦接至 位线114a。自对准存储单元131、 132在存储单元131的漏极与存储单 元132的漏极之间、以及在存储单元131的底电极160与存储单元132 的底电极162之间，具有介电隔离结构。在某些实施例中，存储单元 的底电极被删除。
在操作上，电流源152以及字线驱动器150以低电流读取模式、 一种以上的中间电流设定模式、以及较高电流复位模式操作。在较高 电流复位模式时， 一穿过选定存储单元(例如包含有存储元件101 的存储单元131)的电流路径180a，通过施加一电流至位线114a、并 施加电压于字线112a之上而建立，此电压足以启动存储单元131的存 取晶体管，使得电流流经源极线110a。
相似地，在低电流读取模式， 一通过选定存储单元(例如包含 有存储元件104的存储单元134)的电流路径180b，通过施加一电流 至位线114a、并施加电压至字线导体112d而建立，此电压足以启动存 储单元134的存取晶体管并提供电流至源极线110c。
在设置模式时(用于一种以上的中间电流位阶)，使能一存取晶体 管，如同前述读取模式。
存储单元的实施例包含以相变化为主的存储材料用于存储元件 101、 102、 103、 104、 105、 106、 107、 108之中，相变化存储 材料包含含硫属化物材料与其它材料。硫属化物包含下列四元素之任 一者氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上 第VI族的部分。硫属化物包含将一硫属元素与一更为正电性的元素或 自由基结合而得。硫属化合物合金包含将硫属化合物与其它物质如过 渡金属等结合。 一硫属化合物合金通常包含一个以上选自元素周期表第IV族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包 含下列元素中一个以上的复合物锑(Sb)、镓(Ga)、铟(In)、以及 银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包含下列合金镓/锑、铟/锑、铟顺、锑/碲、锗/碲、锗/锑/碲、铟/锑/ 碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/ 硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合
金成分。此成分可以下列特征式表示TeaGebSb跳(a+b)。
一位研究员描述了最有用的合金为，在沉积材料中所包含的平均
碲浓度远低于70%，典型地低于60%，并在一般型态合金中的碲含量 范围从最低23%至最高58%，且最佳介于48%至58%的碲含量。锗的 浓度高于约5%，且其在材料中的平均范围系从最低8%至最高30%, 一般低于50%。最佳地，锗的浓度范围介于8%至40%。在此成分中所 剩下的主要成分则为锑。(Ovshinky'112专利，栏10~11)由另一研究 者所评估的特殊合金包含Ge2Sb2Te5、 GeSb2Te4、以及GeSb4Te7。 (Noboru Yamada， "Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording"、 SPIE v.3109、 pp. 28-37(1997))更一般地， 过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上 述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包含有可 编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky '112 专利中栏11-13所述，其范例在此系列入参考。
相变化合金能在此单元主动信道区域内依其位置顺序在材料为一 般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之 间切换。这些合金至少为双稳定态。此词汇「非晶」用以指称一相对 较无次序的结构，其较之一单晶更无次序性，而带有可检测的特征如 较之结晶态更高的电阻值。此词汇「结晶态」用以指称一相对较有次 序的结构，其较之非晶态更有次序，因此包含有可检测的特征例如比
非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与 完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的 改变而影响的材料特中包含，原子次序、自由电子密度、以及活化能。 此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成 的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性 质也可能随之改变。
相变化合金可通过施加一电脉冲而从一种相态切换至另一相态。先前观察指出， 一较短、较大幅度的脉冲倾向于将相变化材料的相态 改变成大体为非晶态。 一较长、较低幅度的脉冲倾向于将相变化材料 的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大， 因此足以破坏结晶结构的键能，同时够短因此可以防止原子再次排列 成结晶态。在没有不适当实验的情形下，可以利用实验方法决定特别 适用于一特定相变化合金的适当脉冲量变曲线。在本发明的下述部分 中，相变化材料指GST (锗锑碲)，并且可以理解的是，也可使用其它
类型的相变化材料。本发明中所描述适用于PCRAM中的材料为 Ge2Sb2Te5。
接着简单描述四种电阻存储材料。
1. 硫属化物材料
GexSbyTez
x:y:z = 2:2:5
或其它成分为x: 0~5; y: 0~5; z: 0 10
以氮、硅、钛或其它元素掺杂的GeSbTe也可被使用。
形成方法利用PVD溅射或磁控(Magne加n)溅射方式，其反应气 体为氩气、氮气、及/或氦气、压力为lmTorr至100mTorr。此沉积步 骤一般在室温下进行。一长宽比为1~5的准直器(commater)可用以改良 其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流 偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良
硫属化物材料的结晶态。此退火处理的温度典型地介于iocrc至40(rc，
而退火时间则少于30分钟。
硫属化物材料的厚度随着细胞结构的设计而定。 一般而言，硫属 化物的厚度大于8纳米者可以具有相变化特性，使得此材料展现至少 双稳定的电阻态。
2. 超巨磁阻(CMR)材料
PrxCayMn03
x:y = 0.5:0.5
或其它成分为x: 0~l;y: 0~1。包含有锰氧化物之超巨磁阻材料也可被使用。
形成方法利用PVD溅射或磁控溅射方式，其反应气体为氩气、
氮气、氧气及/或氦气、压力为lmTorr至lOOmTorr。此沉积步骤的温 度可介于室温至600℃，视后处理条件而定。 一长宽比为1 5之准直器 (collimater)可用以改良其注入表现。为了改善其注入表现，也可使用数 十至数百伏特之直流偏压。另一方面，同时合并使用直流偏压以及准 直器也是可行的。可施加数十高斯(Gauss)至10、 000高斯之间的磁场， 以改良其磁结晶态。
可能需要在真空中或氮气环境中或氧气/氮气混合环境中进行一沉 积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典 型地介于400℃至600°C，而退火时间则少于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10 纳米至200纳米的超巨磁阻材料，可被用作为核心材料。
—YBCO(YBaCu03， 一种高温超导体材料)缓冲层通常被用以改良 超巨磁阻材料的结晶态。此YBCO的沉积是在沉积超巨磁阻材料之前 进行。YBCO的厚度介于30纳米至200纳米。
3.双元素化合物
NixOy、 TixOy、 AlxOy、 WxOy、 ZnxOy、 ZrxOy、 CiixOy等 x:y= 0.5:0.5
或其它成分为x: 0~l;y:0~l
l.沉积利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮 气、氧气、及/或氦气、压力为lmTorr至lOOmTorr，其标靶金属氧化 物为如NixOy、 TixOy、 AlxOy、 WxOy、 ZiixOy、 ZrxOy、 CuxOy等。此沉 积步骤一般在室温下进行。 一长宽比为1~5之准直器可用以改良其注 入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。 若有需要时，同时合并使用直流偏压以及准直器也是可行的。
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行一沉积 后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度 典型地介于400℃至600℃,而退火时间则少于2小时。
2. 反应性沉积利用PVD溅射或磁电管溅射方式，其反应气体为 氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1 mTorr至100 mTorr，其标耙金属氧化物为如Ni、 Ti、 Al、 W、 Zn、 Zr、 Cu等。此沉积步骤一般在室温下进行。 一长宽比为1~5之准 直器可用以改良其注入表现。为了改善其注入表现，也可使用数十至 数百伏特之直流偏压。若有需要时，同时合并使用直流偏压以及准直 器也是可行的。
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行一沉积 后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度 典型地介于400℃至600℃ ，而退火时间则少于2小时。
3. 氧化使用一高温氧化系统(例如一高温炉管或一快速热处理 (RTP))进行氧化。此温度介于200'C至700°C、以纯氧或氮气/氧气混 合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟 至数小时。另一氧化方法为等离子体氧化。 一无线射频或直流电压源 等离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体， 在压力为1 mTorr至100 mTorr下进行金属表面的氧化，例如Ni、 Ti、 Al、 W、 Zn、 Zr、 Cu等。此氧化时间从数秒钟至数分钟。氧化温度从 室温至约30(TC，视等离子体氧化的程度而定。
4. 聚合物材料
掺杂有铜、碳六十、银等的TCNQ PCBM-TCNQ混合聚合物
形成方法利用热蒸发、电子束蒸发、或原子束外延系统(MBE) 进行蒸发。 一固态TCNQ以及惨杂物在一单独室内进行共蒸发。此固 态TCNQ以及掺杂物置于一钨座或一钽座或一陶瓷座中。接着施加一 大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之 上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10-4 Torr至10-10 Torr下进行。晶圆温度介于室温至200°C 。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良 聚合物材料的成分分布。此退火处理的温度典型地介于室温至300°C， 而退火时间则少于1小时。
2.旋转涂布使用一旋转涂布机与经掺杂的TCNQ溶液，转速低
于IOOO rpm。在旋转涂布之后，此晶圆静置(典型地系在室温下，或 低于200。C的温度) 一足够时间以利固态的形成。此静置时间可介于数 分钟至数天，视温度以及形成条件而定。
用以形成硫属化物的例示方法之一是利用PVD溅射或磁控 (Magnetron)溅射方式，其反应气体为氩气、氮气、及/或氦气、压力为 1 mTorr至100mTorr。此沉积步骤一般在室温下进行。 一长宽比为1 5 的准直器可用以改良其注入表现。为了改善其注入表现，也可使用数 十至数百伏特之直流偏压。另一方面，同时合并使用直流偏压以及准 直器也是可行的。
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良 硫属化物材料的结晶态。此退火处理的温度典型地介于100'C至40(rC， 而退火时间则少于30分钟。
硫属化物材料的厚度是随着细胞结构的设计而定。 一般而言，硫 属化物的厚度大于8纳米者可以具有相变化特性，使得此材料展现至 少双稳定的电阻态。可预期某些材料也合适于更薄的厚度。
图2为一实施例中的集成电路的简化方块图。集成电路200包含 一存储阵列202，其是利用如本发明所述的自对准存储元件以及存储单 元面积4FS而实施于一半导体衬底上。具有读取、设置与复位模式的列 译码器204耦接至多条字线206，并且在存储阵列202中沿着各列排列。 一行译码器208耦接至多条位线210，位线210沿着各列而在存储阵列 202中排列，以读取、设置并复位在存储阵列202中的存储单元。地址 经由总线212而供应至行译码器208与列译码器204。在方块214中的 感测放大器与数据输入结构，包含用于读取、设置与复位模式中的电 流源，经由数据总线216而耦接至行译码器208。数据从集成电路200 的输入/输出端、或在集成电路200内部或外部的其它数据源，经由数 据输入线218而传送至方块214的数据输入结构。在例示的实施例中， 其它电路220包含于集成电路200之上，例如泛用目的处理器或特殊 目的应用电路，或可以提供系统单芯片功能(通过相变化存储单元阵 列的支持)的模块组合。数据从方块214中的感测放大器，经由数据输出线222而输出至集成电路200的输入/输出端，或者传输至集成电 路200内部或外部的其它数据目的。
在本实施例中所使用的控制器使用了偏压安排状态机器224，控制 了偏压安排供应电压的施加以及电流源226，例如读取、设置、复位、 以及确认电压及/或字线与位线的电流，且利用存取控制程序而控制字 线/源极线操作电压。此控制器可以利用此领域中所习知的特殊目的逻 辑电路而实施。在替代实施例中，控制器包含了一通用目的处理器， 其可以实施于同一集成电路上，此集成电路执行了计算机程序以控制 此装置的操作。在又一实施例中，特殊目的逻辑电路与泛用目的处理 器的组合，可以用来实施此控制器。
图3与图4a-4d是根据本发明一实施例而绘示一阵列正交处的部分 剖面。图3是根据与字线112正交的剖面而绘示，并且包含形成于一 半导体衬底300上的存储单元131、 132、 133与134。
一栅极介电层305形成于衬底300上。字线112沿着一第一方向 其是平行延伸进入与离开图3中的剖面，字线112位于栅极介电层305 之上。字线112具有字线宽度510以及对应的侧壁表面370。在一些实 施例中，该栅极介电层305包含二氧化硅。在例示实施例中，字线112 包含第一导体层与第二导体层。在替代实施例中，字线包含一单一导 体层。字线112a、 112b、 112c、 112d形成了在存储单元131 、 132、 133、 134中的存取晶体管的对应栅极。
介电结构340形成一保护层覆盖在字线112之上并延伸覆盖到导 线IIO，此介电结构340将字线112与底电极160、 162、 164、 166和 导线110分隔。介电结构340包含了介电材料，并且包含在字线112 的覆盖层部分1111、在字线112的侧壁表面370的上侧壁子1110、以 及位于源极线IIO之上的介电结构1700。
存储单元131具有掺杂区域301a作为漏极、以及掺杂区域302a 作为源极，存储单元132具有掺杂区域301b作为漏极、以及惨杂区域 302b/302c作为源极，存储单元133具有301c作为漏极、以及掺杂区 域302b/302c作为源极，存储单元134具有掺杂区域301d作为漏极、 以及掺杂区域302d作为源极。如图3所示，掺杂区域301a以及掺杂
区域301b在相邻字线112a与112b之间形成一对掺杂区域。此外，掺杂区域301c以及掺杂区域301d在相邻字线112c与112d之间形成一对掺杂区域。
掺杂区域301、 302可以利用自对准注入工艺而实施，利用字线 112以及侧壁子1110作为掩模。在本实施例中的自对准是利用字线112 以及侧壁子1110以定义在二者之间的沟槽，此沟槽是用以定位掺杂区域301、 302以及位于沟槽之上与之中的额外装置元件，因此使得此工艺成为一个完全的自对准工艺。作为自对准工艺会减少对于额外掩模的需求，因而简化工艺。 一完整的自对准工艺也消除了阵列的对准需求，因此增加了整体的阵列密度。所生成的存储单元阵列为一无接点电极阵列，表示其消除了对于额外光刻步骤的需求，以生成额外的接点至存取晶体管的漏极终端。消除额外接点的需求，有助于减少存储单元的整体尺寸。
在图3所绘示的实施例中，包含一导电层307的部分，而其与掺杂区域301、 302形成电性接触，在较佳实施例中的导电层307包含硅化物。在某些替代实施例中，则可省略此导电层307。
导线110沿着第一方向延伸，位于存储单元的源极终端302之上并且与导电层307电性接触。在某些替代实施例中，此导线110被省略，且位于对应掺杂区域302之上的导电层307作用为共同源极线。 在某些替代实施例中，其中导线110与导电层307被省略，则作用为源极终端的掺杂区域302同时作用为共同源极线。
介电隔离结构320延伸进入衬底300中，以隔离在相邻字线之间 的掺杂区域(例如在字线112a、 112b之间的掺杂区域301a、 301b)。 此外，介电隔离结构320将在相邻字线之间的底电极对隔离(例如在字线112a、 112b之间的底电极160、 162)。在绘示的实施例中，介电隔离结构包含二氧化硅。
存储单元131、 132、 133、 134的底电极160、 162、 164、 166位于侧壁子1110之上，且这些底电极160、 162、 164、 166具有与相对应漏极区域301电性接触的底表面。
一存储材料层330具有一厚度331形成存储元件101、 102、 103、
104与对应的底电极160、 162、 164、 166的顶表面电性接触。在存储 元件的存储材料体积可以非常微小，由该底电极的顶表面的厚度360 以及该底电极的宽度(参见第4d图，标号3S1)所决定。在某些实施 例中，底电极的厚度360及该存储材料层330的厚度361由薄膜技术 的厚度所决定，并且不被用以制造此存储单元的光刻工艺的最小特征 尺寸F所限制。在较佳实施例中，底电极的厚度360实质上小于字线 宽度510。
导线114具有侧边(请参见图4d，标号380)其平行于第二方向 而延伸，第二方向垂直于第一方向，位线114形成了存储单元131、 132、 133、 134的顶电极。在替代实施例中，该位线114位于一介电填充层 之上，并且经由一导电栓塞而与存储单元131、 132、 133、 134的顶 电极形成电性接触。
在例示实施例中的存储元件包含了含有至少二固态相的存储材 料，例如硫属化物材料或其它相关材料，其可通过施加电流通过此存 储元件或施加电压于顶与底电极之间，而可逆地诱发此二固态相。
可以理解的是，多种材料可以用于导电位线、导电字线以及导电 源极线，包含铝、氮化钛、以及含钨材料等金属，以及非金属导电材 料如经掺杂的多晶硅等。在例示实施例中，适用于底电极的材料包含 了氮化钛或氮化钽。或者，这些电极是由氮化铝钛或氮化铝钽所构成， 或者在其它例子中，该顶电极与底电极由钛、钨、钼、铝、钽、铜、 铂、铱、镧、镍和钌中任一种元素构成，或者由上述任意两种以上元 素形成的合金构成
图4a至图4d绘示了在图3的实施例，沿着4a-4a、 4b-4b、 4c-4c、 4d-4d线所做的剖面线，并且绘示了介电填充沟槽400，其平行于第二 方向而延伸。此沟槽400延伸至介电结构340，并且在阵列中介电结构 340不存在的部分，此沟槽400延伸至衬底之中。图4a绘示了此沟槽 400隔离位线114以及在对应位线114之下的隔离结构320。图4b与 图4c分别绘示了字线112b以及掺杂区域302b/302c的剖面图，其中沟 槽400延伸至介电结构340。图4d绘示了此沟槽隔离了位于对应位线 114之下的掺杂区域301，同时隔离了底电极160、 168，并且隔离了存储元件101、 105。如图4d所示，底电极160、 168具有侧边382，其 对准至对应位线114a、 114b的侧边380。
图5绘示了在图3以及图4a-4c的实施例的上视平面图。在图5 中，介电结构340以及沟槽400的介电材料被省略，以求图式清晰。 具有位线宽度500的位线114被一第一隔离距离501所分隔。具有字 线宽度510的字线112被一第二隔离距离511所分隔。在较佳实施例 中，位线宽度500与第一隔离距离501的总和，等于特征尺寸F的两 倍，且F较佳为用以生成字线112与114的光刻工艺的最小特征尺寸， 且字线宽度510与第二隔离距离的总和也是等于特征尺寸F的两倍， 使得存储单元的面积550等于4F2。
图6至图25绘示了制造一存储阵列的工艺流程，其使用了如本发 明所述的存储单元。图6绘示了形成一栅极介电层305于一半导体衬 底300之上，形成一第一导电层602于栅极介电层305之上，形成第 二导电层603于第一导电层602之上，形成一第二介电层604于第二 导电层603之上，并且图案化一光刻胶层于第二介电层604之上，此 光刻胶层包含了光刻胶条605。此光刻胶条605具有宽度606，并且各 光刻胶条之间是以一距离607而分隔，每一宽度606与距离607较佳 等于用以生成光刻胶条605的光刻工艺的最小光刻特征尺寸F。在一替 代实施例中，第二导电层603被省略。在某些实施例中，栅极介电层 305包含二氧化硅，第一导电层602包含一经惨杂多晶硅，第二导电层 603包含硅化物，且第二介电层604包含氮化硅或其它可以被用以针对 栅极介电层305进行选择性刻蚀的材料。
接着，在图6结构中的光刻胶条605被修剪，产生图7的结构其 具有光刻胶条700。此修剪可以通过如等向性刻蚀(使用氧气等离子体) 而实施。光刻胶条700的宽度701小于宽度606，此宽度701较佳小于 最小光刻特征尺寸F。
接着，针对图7的结构进行刻蚀，生成图8的结构，其具有沟槽 800以及字线结构801，包含字线112。字线112平行一第一方向而与 图8的剖面平面垂直延伸。在例示实施例中的字线112包含了第一导 电层602的材料以及第二导电层603的材料。字线112具有字线宽度
510以及字线侧壁表面370，各字线112之间以一字线隔离距离511而 分隔。在较佳实施例中，字线宽度510与字线隔离距离511的总和， 为特征尺寸F的两倍，而F较佳为最小特征尺寸。
接着，杂质是注入于沟槽800以下的衬底中，且光刻胶条700从 图8的结构中移除，生成图9的结构，其具有字线结构900以及经掺 杂区域卯2。掺杂区域902可以利用自对准注入工艺而实施，其利用字 线结构900作为掩模。
图10是绘示形成一介电材料层1000于图9的结构之上。在例示 的实施例中，介电材料层1000包含与第二介电层604相同的材料，例 如氮化硅，并且可以相对于层305进行选择性刻蚀。图ll绘示了非等 向性刻蚀的结果，从层1000形成侧壁介电子1110于字线112的侧壁 370之上，而留下介电材料掩膜部分1111于字线112的顶端。
图12绘示了在衬底中形成掺杂区域1200，其对准至侧壁介电子而 位于字线结构IIOO之间，如图ll的结构，并且形成一导电层307 (例 如硅化物)于每一掺杂区域1200之上。惨杂区域1200的实施可以 利用自对准注入工艺而进行，其利用字线结构1100作为掩模。或者， 掺杂区域1200的实施可以通过移除该栅极介电层305未被字线结构 1100覆盖的部分，接着在掺杂区域902之上利用习知的选择性外延成 长，而形成掺杂区域1200。在例示实施例中的导电层307包含了硅化 物。在替代实施例中，该导电层307被省略。
接着， 一介电层1300形成于图12的结构上，通过沉积一顺形介 电层(例如二氧化硅)并利用化学机械研磨CMP或其它工艺平坦化， 以外露字线结构IIOO，并提供平坦化表面1310给后续工艺，而形成图 13所绘示的结构。在某些实施例中，介电填充层1300包含了二氧化硅。
接着，光刻胶材料条1400形成于图13所绘示的结构上，光刻胶 材料条的排列是使得其具有侧边1410位于字线结构1100之上，外露 了介于字线结构1100之间的区域，包含存储单元的源极，并且遮蔽字 线结构IIOO之间的区域，在此区域上将形成底电极以及存储单元的漏 极，因而产生图14所绘示的结构。
接着，介电填充层1300未被光刻胶材料条1400所覆盖的部分，
是利用光刻胶材料条1400以及介电掩膜部分1111作为掩模而进行刻 蚀，因而形成沟槽1500，并生成如图15所绘示的结构，沟槽1500平 行第一方向而延伸。
接着，包含如钨等材料的导线110形成于沟槽1500之中并移除光 刻胶材料条1400，生成如图16所绘示的结构。导线IIO选择性地可利 用化学气相沉积CVD等方法以及此领域所熟知的回刻蚀技术而形成。
接着，介电材料层形成于图16所绘示的结构之上，并且利用化学 机械研磨或其它工艺以提供一平坦化表面1710给后续工艺，而生成如 图17所示的结构，其在导线IIO之上具有介电结构1700。在绘示实施 例中，此介电材料层包含与第二介电层604相同的材料。举例而言， 此介电材料层可以利用此领域中熟知的原子层沉积技术(ALD)而形 成。
接着，光刻胶材料条1800形成于图17的结构之上，光刻胶材料 条1800遮蔽了导线110以及包含了存储单元之源极的区域，并且外露 了将会包含漏极以及底电极的介电填充层1300区域，生成如图18所 示的结构。在某些实施例中，省略了形成光刻胶材料条1800的步骤。
接着，通过使用光刻胶材料条1800、掩膜部分llll以及侧壁介电 子1110作为刻蚀掩模，对图18的结构进行刻蚀而形成沟槽1900，此 刻蚀步骤将介电填充层1300向下刻蚀至该导电层307的表面，生成图 19所示的结构。
接着，从图19的结构中移除光刻胶材料条1800，并且形成一顺形 存储材料层2000其包含一厚度360，接着在存储材料层2000之上形成 一顺形介电衬底层2010，生成如图20所示的结构。在例示实施例中， 该介电衬底层2010包含了二氧化硅。在某些替代实施例中，该介电衬 底层2010被省略。底电极材料层2000包含导电材料材料，例如氮化 钛，或其它合适的导电材料，例如氮化钽、铝合金、铜合金，掺杂 的多晶硅等。
接着，针对图20的结构进行非等向性刻蚀，其刻蚀剂并不会刻蚀 穿过掩膜部分1111、介电结构1700以及侧壁介电子1110。若使用氧化 物作为介电衬底层2010，则典型地使用含氟等离子体刻蚀。若使用如
氮化钛等材料作为介电衬底层2010，则一般地使用含氯等离子体刻蚀。
此工艺会在侧壁介电子1110之上生成电极结构2150，在底电极结构 2150上生成介电衬底2160、以及沟槽2100。沟槽2100延伸进入衬底 300之中，其深度足以将掺杂区域对2120彼此导电隔离，而掺杂区域 对2120位于相邻的字线112之间。这些沟槽具有宽度2110，其较佳实 质上小于最小光刻特征尺寸F。此外，此沟槽导电地隔离了底电极结构 2150，其位于相邻字线112之间。底电极结构2150包含底电极材料 2000，因此底电极结构2150具有底表面其与2120电性接触。
接着，图21结构中的沟槽2100以一电隔离材料填充，并利用CMP 或其它工艺进行平坦化，以外露底电极结构2150的上表面，并提供平 坦表面2250给后续工艺，生成如图22所示的结构，其具有介电隔离 结构2200。
接着， 一存储材料层330包含可编程电阻存储材料，生成如图22 所示的结构，以及一位线材料层2310系形成于该存储材料层330之上， 生成如图23所绘示的结构。该存储材料层与该底电极结构2150的顶 表面电性接触以及形成该存储单元之存储元件所需。
接着， 一光刻胶材料条2400系在图23所绘示的结构上形成并图 案化，生成如图24至图25所绘示的结构。图25为图24结构的上视 图。光刻胶材料条2400系形成于存储单元阵列的位线即将形成的位置 上。
接着，在图24至图25中未被光刻胶剂材料条2400覆盖的部分， 被刻蚀而形成沟槽，这些沟槽接着以介电材料填充，并移除光刻胶材 料条，生成图3至图5所绘示的存储阵列。
本发明所述的存储单元阵列实施例位于一半导体衬底上，包含了 位于此半导体衬底上的多条字线而沿着一第一方向平行延伸，这些字 线具有字线宽度以及对应的侧壁表面；位于这些侧壁表面上的一侧壁 介电层；位于此衬底中且介于二相邻字线之间的多对掺杂区域，其中 各对掺杂区域包含对应的第一掺杂区域与第二掺杂区域；多个底电极， 包含电极材料在此侧壁介电层之上，第一底电极与第二底电极其位于 此多个底电极之中，且在二相邻字线之间具有一底表面以与对应的此
第一掺杂区域与第二掺杂区域电性接触；多个存储元件包含一可编程 电阻材料，而该存储元件与对应的底电极的顶表面电性接触；多个顶 电极结构位于此多个存储元件中的这些存储元件之上并与这些存储元 件电性接触，此顶电极结构具有沿着一第二方向延伸的侧壁，此第二 方向垂直于此第一方向，此多个底电极中的这些底电极具有与对应的这些顶电极结构的侧壁对准的侧壁；以及多个介电隔离结构，其中这些介电隔离结构隔离对应的第一掺杂区域对、第二掺杂区域对与相邻 的字线。
本发明所述的实施例的优点包含，自对准存储单元其具有较小的 尺寸，因此提供高密度的阵列结构，以及用以制造此等结构的方法能 够符合大尺寸存储装置的严格工艺变量规格。
虽然本发明已参照较佳实施例来加以描述，但所应理解的是，本 发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前 描述中所建议，并且其它替换方式及修改样式将为熟习此项技艺之人 士所思及。特别是，根据本发明的结构与方法，所有具有实质上相同 于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发 明的精神范畴。因此，所有此等替换方式及修改样式意欲落在本发明 于随附权利要求书及其均等物所界定的范畴之中。任何在前文中提及 的专利申请案以及印刷文本，均系列为本案的参考。
权利要求
1、一位于半导体衬底之上的存储单元阵列，其特征在于，该存储单元阵列包含位于该半导体衬底之上的多条字线，该些字线沿着一第一方向平行延伸，且该些字线具有字线宽度以及对应的侧壁表面；一位于该些侧壁表面之上的侧壁介电层；位于该衬底中且介于二相邻字线之间的多对掺杂区域，其中各对掺杂区域包含对应的第一掺杂区域与第二掺杂区域；位于该侧壁介电层之上包含电极材料的多个底电极，第一底电极及第二底电极介于相邻字线之间的多个底电极中，而第一底电极及第二底电极具有底表面与对应的第一掺杂区域及第二掺杂区域电性接触，并具有顶表面；包含可编程电阻材料的多个存储元件，而该存储元件与对应的底电极的顶表面电性接触；位于该多个存储元件中该些存储元件之上并与该些存储元件电性接触的多个顶电极结构，该顶电极结构具有沿着一第二方向延伸的侧壁，该第二方向垂直于该第一方向，而其中该多个底电极中的该些底电极具有与对应的该些顶电极结构侧壁对准的侧壁；以及多个介电隔离结构，其中该些介电隔离结构隔离对应的第一掺杂区域对、第二掺杂区域对与相邻的字线。
2、 根据权利要求l所述的存储单元阵列，其特征在于，该底电极的宽度小于一相邻字线宽度的一半。
3、 根据权利要求l所述的存储单元阵列，其特征在于，该存储单元阵列更包含位于该衬底中并相邻于对应字线的多个第三掺杂区域，该第三掺杂区域是组态为存取晶体管的源极终端，该存取晶体管包含一字线作为栅极、以及该第一掺杂区域与第二掺杂区域之一作为漏极。
4、 根据权利要求3所述的存储单元阵列，其特征在于，该存储单元阵列的存储单元包含a) —存取晶体管、b)该第一底电极及第二底电极之一作为底电极、C) 一存储元件、以及d) —顶电极结构，使 得该存储单元被安置于一交叉点阵列中。
5、 根据权利要求4所述的存储单元阵列，其特征在于，该存储单元阵列更包含:多条位线，该多条位线包含该多个顶电极结构中的顶电极结构， 该位线与该第二方向平行而延伸，其中相邻的位线以一第一分隔距离而隔离，该些位线具有位线宽度；该多条字线中的相邻字线以一第二分隔距离而隔离； 在该存储单元阵列中的存储单元具有一存储单元面积，该存储单元面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边的长度等于该字线宽度与该第二分隔距离，且该第二侧边的长度等于该位线宽度与该第一分隔距离。
6、 根据权利要求5所述的存储单元阵列，其特征在于，该第一侧 边长度等于一特征尺寸F的两倍，以及该第二侧边长度等于该特征尺 寸F的两倍，使得该存储单元面积等于4F2。
7、 根据权利要求4所述的存储单元阵列，其特征在于，该存储单 元阵列更包含位于该多个顶电极结构的顶电极结构之上并与顶电极结构电性接 触的多个位线，该位线在该第二方向平行延伸，其中相邻的位线被一 第一分隔距离所分隔，该位p具有一位线宽度；在该多个字线中相邻的字线被一第二分隔距离所分隔； 该存储单元阵列的存储单元具有一存储单元面积，而该存储单元 面积具有沿着该第一方向的一第一侧边以及沿着该第二方向的一第二 侧边，该第一侧边具有等于该字线宽度及该第二分隔距离的一长度， 而该第二侧边具有等于该位线宽度及该第一分隔距离的一长度。
8、 根据权利要求7所述的存储单元阵列，其特征在于，该第一侧 边长度等于一特征尺寸F的两倍，以及该第二侧边长度等于该特征尺 寸F的两倍，使得该存储单元面积等于4F2。
9、 根据权利要求l所述的存储单元阵列，其特征在于，在该多条 字线上覆盖一第一介电层，并包含一第一导电层在该第一介电层之上， 以及一第二导电层在该第一导电层之上。
10、 一种用以在半导体衬底上制造存储单元阵列的方法，其特征 在于，该方法包含形成多条字线位于该半导体衬底之上且沿着一第一方向平行延 伸，而该些字线具有一字线宽度以及对应的侧壁表面； 形成一侧壁介电层位于该些侧壁表面之上-，形成多对掺杂区域位于该衬底中且介于二相邻字线之间，其中各对掺杂区域包含对应的第一掺杂区域与第二掺杂区域；形成多个底电极包含电极材料位于该侧壁介电层之上，而第一底 电极及第二底电极介于相邻字线之间的多个底电极中，而该第一底电 极及第二底电极具有底表面与对应的第一掺杂区域及第二掺杂区域电性接触，并具有顶表面；形成多个存储元件包含一可编程电阻材料，而该存储元件与对应 的底电极的顶表面电性接触；形成多个顶电极结构位于该多个存储元件中的该些存储元件之上 并与该些存储元件电性接触，该顶电极结构具有沿着一第二方向延伸 的侧壁，该第二方向垂直于该第一方向，而其中该多个底电极具有与 对应的该多个顶电极结构的侧壁对准的侧壁；以及形成多个介电隔离结构，其中多个介电隔离结构隔离对应的第一 掺杂区域对、第二掺杂区域对与相邻的字线。
11、 根据权利要求10所述的方法，其特征在于，该方法更包含 在位于该衬底中并相邻于对应的字线处形成多个第三掺杂区域，该第三掺杂区域是组态为存取晶体管的源极终端，该存取晶体管包含 一字线作为栅极、以及该第一掺杂区域与第二掺杂区域之一作为漏极。
12、 根据权利要求11所述的方法，其特征在于，该存储单元阵列 的存储单元包含a) —存取晶体管、b)该第一底电极及第二底电极之 一作为底电极、c) 一存储元件、以及d) —顶电极结构，使得该存储 单元被安置于一交叉点阵列中。
13、 根据权利要求11所述的方法，其特征在于，该方法更包含 形成包含该多个顶电极结构的多条位线，该位线与该第二方向平 行而延伸，其中相邻的位线以一第一分隔距离而隔离，该多条位线具有一位线宽度；该多条字线中的相邻字线以一第二分隔距离而隔离； 在该存储单元阵列中的存储单元具有一存储单元面积，该存储单元面积沿着该第一方向具有一第一侧边、而沿着该第二方向具有一第二侧边，该第一侧边的长度等于该字线宽度与该第二分隔距离，且该第二侧边的长度等于该位线宽度与该第一分隔距离。
14、 根据权利要求13所述的方法，其特征在于，该第一侧边长 度等于一特征尺寸F的两倍，以及该第二侧边长度等于该特征尺寸F 的两倍，使得该存储单元面积等于4F2。
15、 根据权利要求12所述的方法，其特征在于，该方法更包含 形成位于该多个顶电极结构之上并与该顶电极结构电性接触的多条位线，该位线在该第二方向平行延伸，其中相邻的位线被一第一分 隔距离所分隔，该位线具一有位线宽度；在该多个字线中相邻的字线被一第二分隔距离所分隔； 该存储单元阵列的存储单元具有一存储单元面积，而该存储单元 面积具有沿着该第一方向的一第一侧边以及沿着该第二方向的一第二 侧边，该第一侧边具有等于该字线宽度及该第二分隔距离的一长度， 而该第二侧边具有等于该位线宽度及该第一分隔距离的一长度。
16、 根据权利要求15所述的方法，其特征在于，该第一侧边长度 等于一特征尺寸F的两倍，以及该第二侧边长度等于该特征尺寸F的 两倍，使得该存储单元面积等于4F2。
17、 根据权利要求10所述的方法，其特征在于，在该衬底中形成 多对掺杂区域的步骤包含形成多个掺杂区域，通过使用该多条字线作为掩模而掺入掺杂物 于该衬底中；以及刻蚀该多个惨杂区域，以形成对应的第一掺杂区域与第二掺杂区域。
18、 根据权利要求10所述的方法，其特征在于，在该衬底中形成多对掺杂区域的步骤包含形成多个掺杂区域，通过使用该多条字线作为掩模而进行选择性 外延成长；以及刻蚀该多个掺杂区域，以形成对应的第一掺杂区域与第二掺杂区域。
19、 一种在半导体衬底上制造存储单元阵列的方法，其特征在于， 该方法包含形成一栅极介电层于该衬底上，形成一第一导电层于该栅极介电 层之上，形成一第二介电层于该第一导电层之上，图案化多条光刻胶 于该第二介电层之上，其中相邻的光刻胶条被一分隔距离所分隔，该些光刻胶条沿着第一方向而平行延伸，该些光刻胶条具有一条宽度； 刻蚀该第一导电层与该第二介电层以外露该栅极介电层未被该些光刻胶条所覆盖的部分，进而形成多条字线沿着该第一方向而平行延伸，该字线具有对应的侧壁表面；形成多个第一惨杂区域于该衬底中，通过使用该些字线作为掩模; 形成一第三介电层于该些字线以及该栅极介电层的外露部分之上；针对该第三介电层进行非等向性刻蚀，以形成多个第一字线结构， 该些被包覆的字线结构在其间定义多个沟槽，其中该多个字线结构中 被包覆字线结构包含a)该多条字线中的一字线、b)位于该字线的 侧壁表面上的介电侧壁子、c) 一介电掩膜于该字线之上；形成多个第二掺杂区域于该衬底之上或该衬底中的沟槽之中，通 过使用该些字线结构作为掩模；形成一底电极层于该些字线结构之上、以及在该多个沟槽中的一 个隔沟槽之中；刻蚀该底电极层与该隔沟槽之一中的第二掺杂区域，进而从该底 电极层中形成底电极结构对，并从该些第二掺杂区域形成掺杂区域对， 该些掺杂区域对包含对应的第三掺杂区域与第四掺杂区域介于相邻的 字线结构之间，该些底电极结构对包含对应的第一底电极结构与第二 底电极结构于相邻的字线结构之间且具有底表面电性接触至对应的第 三掺杂区域与第四掺杂区域，该底电极结构具有上表面；形成一可编程电阻存储材料层于该底电极结构的上表面之上；形成一位线材料层于该可编程电阻存储材料层之上；以及刻蚀形成多条位线以及多个底电极，进而形成一存储单元阵列， 该些底电极包含该第一底电极结构与第二底电极结构之一的一部分， 该些位线具有沿着一第二方向平行延伸的侧壁，该第二方向垂直于该 第一方向，该些底电极具有与该对应位线的侧壁对准的侧壁。
全文摘要
本发明涉及存储单元阵列装置及其制造方法，公开了一种4F平方自对准鳍底电极场效应晶体管驱动相变化存储器。在此所述的存储单元包含存储元件，而该存储元件包含可编程电阻材料及自对准底电极。在较佳实施例中，此存储单元的面积为4F<sup>2</sup>，而F为用以制造此存储单元的光刻工艺的特征尺寸，F等于最小特征尺寸。在此所述的存储单元阵列包含以交叉点阵列排列的存储单元，此阵列具有多条字线与源极线各自沿着一第一方向平行排列，并具有多条位线沿着一第二方向平行排列，其中第二方向垂直于第一方向。
文档编号G11C11/56GK101345251SQ200810005320
公开日2009年1月14日 申请日期2008年1月30日 优先权日2007年7月13日
发明者龙翔澜 申请人:旺宏电子股份有限公司