双位非易失快闪存储单元及其操作方法

专利名称：双位非易失快闪存储单元及其操作方法
技术领域：
本发明是关于非易失性快闪半导体存储装置，更具体的说，是关于每 一存储单元具有双位的非易失性快闪半导体存储装置，其使用一与非门
(NAND)阵列，以及程序化该半导体装置的方法。
背景技术：
本发明是有关于非易失性快闪半导体存储装置，而其可在没有电源供 应的情况下连续地存储信息。更特别的是，本发明是关于每一存储单元具 有双位的非易失性快闪半导体存储装置并在一与非门(NAND)阵列中实 施。
多阶或多位快闪存储单元提供了在一存储装置上不占用更多空间存 储数据并增加数据量的一个解决方案。然而， 一单一位存储单元仅可存储 两种状态，即『开』和『关』(一般以0和1来表示)，而当一存储单元具 有n个位且使用二进制编码可存储至多2n个状态。因此， 一双位存储单 元可以存储数据在四个个别状态"00"， "01"， "10"，以及"ir而其比起，，o" 或'T'状态来得更有效率。
传统的每一存储单元具有双位的非易失性快闪半导体存储装置是在 程序化后具有一较窄的『操作区间』。此操作区间一般是指一程序化存储 单元位的该阈值电压与该未程序化(擦除)状态的阈值电压的差异。在一 双位存储单元中，该操作区间也被认为是该第二位操作区间。此第二位操 作区间一般是指对相同存储单元(该标的位)中的一位进行程序化时，与 其相关的另一未进行程序化的位的阈值电压Vt所受到影响的效应。举例 来说，当程序化一左侧位，由具有初始阈值电压(Vti)的初始状态至具有 一程序化阈值电压(Vt)的程序化状态，而该右侧位的阈值电压(其未被 程序化)会产生一非预期的『偏移』。意指在该左侧位被程序化之前，该 右侧位阈值电压(Vt)在相同的位状态下被调整的较高。而导致对该位有一较窄的操作区间。

发明内容
有鉴于此，本发明的主要目的在于提供一种用来擦除多个双位存储单 元的方法和系统。其中该双位存储单元包含一第一位及一第二位，并包含 施加一参考电压至一第一位线及一第二位线，该第一位线是与每一双位存 储单元的该第一位相关，及该第二位线是与每一双位存储单元的该第二位 相关。接着施加一控制启动电压于该第一位选择线及该第二位选择线，而 该第一位选择线是与每一存储单元的该第一位相关，以及该第二位选择线 是与每一存储单元的该第二位相关。接下来，本方法及系统包含施加一操
作电压于与每一双位存储单元相关的多个字线，其中该操作电压是介于14 伏特至20伏特之间。
一存储阵列包含一半导体衬底，以及在该半导体衬底上设置具有一第 一及一第二源极/漏极区域的多个双位存储单元，而每一存储单元包含用来 储存电荷的一介电捕捉层，而该介电捕捉层放置在该半导体衬底上的一第 一氧化物层及该第一氧化物层上的一栅极层之间。该存储阵列也包含多个 字线耦接至该栅极层，以及一栅极电压源耦接至该多个字线并组态为以施 加介于14伏特至20伏特之间的操作电压至该多个字线。多个位线放置在 大致与该多个字线相垂直，而该多个位线是与该多个双位存储单元的该第 一及该第二源极/漏极区域电性连接。多个位线控制存储单元放置于该多个 位线的每一位线的始端与末端，而该位线控制存储单元被组态为控制每一 位线与具有该多个双位存储单元的该第一及该第二源极/漏极区域的电性 连接。


本发明是利用特定的实施例搭配图式来描述并仅为实例并非限制本
发明，其中
图1是绘示本发明一实施例的非易失存储单元的一部分侧面剖面图。
图2A是绘示该第二位效应图。
图2B是绘示本发明一实施例类似图1的非易失存储单元，并包含左侧位及右侧位的一非易失存储单元。
图3是绘示本发明一实施例的图1非易失存储单元绘示该非易失存储 单元的 一空穴注射擦除的 一部分侧面剖面图。
图4A绘示本发明一实施例当该存储单元擦除(右侧位及左侧位)其
阈值电压低于该初始阈值电压，该右侧位的该第二位偏移的效应。
图4B分别绘示该左侧位程序化以及该右侧位偏移，以绝对电压值表示。
图5绘示本发明包含擦除一非易失存储单元结构的一实施例。 图6绘示本发明包含擦除一非易失存储单元结构的一实施例。 图7绘示一传统非易失存储单元在沟道热电子程序化该右侧位的一实
施例的部分侧视剖面图。
图8绘示一非易失存储单元在沟道热电子程序化该左侧位的一实施例
的部分侧视剖面图。
图9绘示包含类似图1、图5、图6的该非易失存储单元的多个双位
非易失存储单元的一与非门阵列的一实施例。
图IO绘示一种在该与非门阵列擦除多个非易失存储单元的操作方法。 图IIA及图11B绘示该存储单元空穴注射擦除操作的各种示范的优点。
图12绘示在该与非门阵列程序化一非易失存储单元该开启模式的第 二操作。
图13绘示一种对图12所述的程序化操作及适合用来程序化该存储单
元剩下未被程序化的该位的操作方法。
图14绘示一种用来读取该双位存储单元的剩下位的操作方法。
图15绘示一种与图14相关且用来读取该与非门阵列的双位存储单元
的该右侧位的读取方法。
主要元件符号说明
10非易失存储单元 12衬底
14第一源极/漏极层16第二源极/漏极层
18氧化物层
20氮化物电荷捕捉层
24额外的氧化物层
26栅极层
28衬底表面
30阱区
31空穴
32诱发沟道
34左侧位
36右侧位
41数据点
65双位非易失存储单元
66位线控制存储单元
67位线
68顶位线
70底位线
72绝缘线
74顶位选择线
76底位选择线
80与非门阵列
具体实施例方式
本发明的实施例是关于可以实施多位程序化，特别是每一存储单元具 有双位的非易失半导体存储装置，以及该双位非易失性存储单元对一与非 门阵列的应用。更者，本发明的实施例包含可以降低对双位非易失存储单 元的该第二位效应，以增加该双位存储单元的操作区间的方法及结构。
本发明的方法可命为『开启模式』方法，可通过降低该左侧位及右侧 位两者的该初始阈值电压，来增加该非易失双位存储单元的第二位操作区 间，使得在程序化该左侧位或右侧位之一 (即标的位)对于该非标的位的阈值电压的效应低于当两种位初始阈值电压都是在较高的阶级时。本发明 也公开具有双位非易失存储单元的一与非门阵列结构及实施上述『开启模 式』所必需的分离的位线。
实施开启模式方法来修改该传统的与非门阵列，另外以双位非易失存 储单元来取代该单一位非易失存储单元，分离该阵列的该位线，使得可由 该顶位线(位线连结至该阵列的顶部区域，称之为顶位线)和该底位线(位 线连结至该阵列的底部区域，称之为底位线)来施加正电压。在一传统的 与非门阵列中，在底位线仅连接至地作为参考电位。
该开启模式方法的该第一操作是在该阵列中擦除所有该双位非易失 存储单元，通过一空穴注射擦除其是施加参考电压至该存储单元的该源极 /漏极区域以及该衬底，而施加一正偏压至该非易失存储单元栅极。然后， 空穴可以被注射进入至该半导体的该捕捉层以在该两个源极/漏极区域间 的衬底引起一沟道。对于该左侧位及右侧位，该捕捉的空穴电荷会将降低 该存储单元的阈值电压。这样可以提供利用一种几乎可忽略的电压或施加 一低参考电压至该栅极来开启该存储单元的优点。
该开启模式方法的该第二操作是程序化该右侧位，然后再程序化该左 侧位，反之亦然。传统的程序化方法(像是沟道热电子(CHE))，可以被 用于该开启模式方法的程序化操作。程序化电压可以经由该顶位线及/或该 底位线施加至该标的源极/漏极区域。 一般来说， 一程序化电压接近于一参
考电压时，可以被考虑为与一个漏极/源极区域已被写入在一逻辑"r状态 下相关位的程序化电压。然而， 一逻辑"r状态通常被认定为一未程序化 状态，因此根据本发明的揭露，程序化则被认定为写入一位至逻辑"o"状 态的操作。
回到该第二操作，亦可以经由与该标的存储单元相关的字线施加一程 序化电压至该标的存储单元的栅极。若有其需要时亦可施加一偏压至中间 字线，以仅仅启动该中间存储单元使得该顶位线及该底位线可以传送该程 序化电压至该标的存储单元的该标的源极/漏极。假如没有使用本发明所揭
露的擦除操作，用来沟道热电子程序化的程序化电流可以大于100pA，而
本发明提供该开启模式方法的该擦除操作，以改善升沟道热电子的效率。 相反地，与本发明所揭露实施例相关的沟道热电子擦除所需的电流是低于20jlA。
在该开启模式方法的最后一种操作为读取操作，其中读取该标的存储 单元的该右侧位及左侧位状态以确定它们的状态是在程序化或未程序化。 在一实施例中，在被读取的存储单元中，是施加读取电压至要被读取位对 面的该源极/漏极区域。换言之，即要读取存储单元的左侧位时，则施加一 读取电压至该存储单元右侧位的该源极/漏极区域。读取电压分别经由该顶 位线与该底位线施加至该右侧位的源极/漏极区域与该左侧位的源极/漏极 区域。而欲读取存储单元的栅极是经由该相关的字线施加一读取电压来读 取。该读取电压的大小是介于该存储单元擦除阈值电压及该存储单元程序 化阈值电压之间。中间字线可施加一偏压至一可以启动该中间存储单元使 得该顶位线及该底位线可以传送该电压的大小就好。
在此所使用相关参考的导电率，将被限制于该所述的实施例中。然而，
熟习本项技艺的人士知晓该p型导电率可由为n型导电率所替代且该装置
仍然功能正常(例如 一第一或第二导电率类型)。
更者，n+及p+分别是指重掺杂n及p区域。n^及p^分别是指非常重 掺杂n及p区域。n—及p—分别是指轻掺杂n及p区域。rT及p—分别是指非 常轻掺杂n及p区域。然而，如此对应掺杂的方式并应被视为限制。此外， 在此所讨论所有施加在结构上的电压，可由一种或多种内部或外部电压源 或其组合来提供。
为求更简易明了本发明图式中的参考标号类似元件将尽量通篇统一 使用相同标号。
图1是依据本发明一实施例的一非易失存储单元10的一部分侧面图。 该非易失性存储单元IO可包含一衬底12、 一第一源极/漏极区域14、 一第 二源极/漏极区域16、 一氧化物层18、 一氮化物电荷捕捉层20 (例如一 介电捕捉层)、 一栅极层26、 一衬底表面28、及在该衬底12内的一阱区 30。
在各种实施例中，该栅极层26可由掺杂金属的该p—多晶硅掺杂材料 (如所示)、n—多晶硅掺杂材料或金属所组成。该非易失性存储单元10可 具有施加于该栅极层26的该栅极(未示)的一阈值电压(Vt)以加速电 流由一第一源极/漏极区域至一第二源极/漏极区域的传导。在一预设的未程序化状态中每一位(左侧及右侧)是在一"l"状态。某些条件下可能会
造成该非易失性存储单元io的阈值电压增加。例如程序化该等位由一"r
状态至一"0"状态(例如左侧位程序化"O"及右侧位未程序化'T')可能造
成该非易失性存储单元10的阈值电压增加。如同先前所述，至可能造成
一较窄的操作区间。
相反地， 一较大的操作区间，或在未程序化阈值电压与已程序化阈值 电压之间具有较大的差异会有许多优点，像是对于单一位存储单元在该程 序化和未程序化存储单元状态间有较清楚的区隔，以及如同前述在四种个别的程序化存储单元状态"oo"、 "01"、 "io"及"ir'中允许清楚的区别。另 外存储单元具有一较大的操作区间亦可具有容忍更多的电荷流失、读取分 布及比起由第二位效应所造成的一较窄操作区间，具有更佳程序化-擦除耐 受度的优点。
图2A是绘示该第二位效应的图式。该效应可由在使用像是热电子注 射方法的程序化过程中，左侧位(Bit-L)阈值电压与该右侧位(Bit-R) 的阈值电压(Vt)的关系图而显示出。当该左侧位阈值电压(Vt)向右逐 渐增加时，而该右侧位的该阈值电压值增加(像是图2B中的左侧位34及 右侧位36)。因此，若是该未程序化右侧位的该阈值电压具有该较高第二 位效应的话，则会产生较窄的操作区间。
图2B绘示依据本发明一实施例类似图1的非易失性存储单元10并包 含一左侧位34及一右侧位36的一非易失存储单元。如图中所绘示，当该 右侧位36是在一"l"状态(或擦除/未程序化状态)时，该左侧位是在一"0" 状态(或程序化状态)。图2C绘示依据本发明的一实施例程序化该右侧位 36由一"1"状态至一"0"的一阈值电压图。如同先前所讨论，该操作区间是 对一给定位在该程序化状态和该擦除状态之间的阈值电压差所定义。在本 实例中，该操作区间是4V (Vt-HB) -0V (Vt-LB)，即等于4V。在一实施 例中，如下述所要进一步讨论的， 一较大操作区间可以通过从一较低的初 始阈值电压Vti (VtJHB)来形成，因此在该未程序化状态和程序化状态 之间形成一较大的差异。
在各种实施例中，在使用一开启模式程序化、擦除、及读取操作与非 门阵列时， 一较低的初始阈值电压可以加速程序化。如前所述，借着擦除该存储单元阈值电压至一较低的阶级，随着该第一位(例如左侧位34) 的程序化，该第二位效应(例如右侧位36)可以最小化，进而在该第二 位(例如右侧位36)最后被程序化时，而产生一较大的操作区间。
图3是绘示如图1非易失性存储单元使用一空穴注射来擦除该非易失 性存储单元10的一实施例的部分侧面图。在一实施例中，借着施加一大
约在14-20伏特直流电的栅极电压，以及对该第一源极/漏极区域14、该 第二源极/漏极区域16、和衬底区域12施加一参考电压(例如0伏特)， 可以引起空穴31由该栅极层26流进该氮化物层20。空穴注射擦除(当在 此栅极电压阶级实施于该非易失存储单元10时)或许可降低该存储单元 的初始阈值电压至一阶级，其可以降低在一后续的程序化中的第二位效 应。在各种实施例中，该阈值电压的该所降低的阶级可能接近零或是负值。 如同前述，对于该存储单元的每一位，越是具有低的起始阈值电压，则有 越少的第二位效应，以及具有越大的操作区间。
图4A是绘示依据本发明的一实施例，当该存储单元(左侧位及右侧 位)阈值电压阶级擦除至一低于该初始阈值电压阶级时，该右侧位(例如 右侧位36)的较小第二位偏移效应图。该初始擦除阈值电压如数据点41 所示，该左侧位具有一2.0V的一初始电压，以及该右侧位具有一2.5V的 一初始电压。在该左侧位被程序化后，如数据点43所示，该左侧位是在 十4.0V以及该右侧位是偏移至一1.0V。图4B绘示在绝对电压下，该左侧 位程序化，及该右侧位偏移。如数据点45所示，该左侧位已经由一2.0V 偏移至+4.0V共有6V的偏移，而该未程序化的右侧位仅由一2.5V偏移至 一1.0V只有1.5V的偏移。换言之，依据本发明的一擦除实施例，若是被 程序化位(该标的位)和该未程序化位的该初始阈值电压越小，在该程序 化位在程序化过程中经过一较大阈值电压偏移时，对该未程序化位会引起 较小的阈值电压偏移。在本范例中，该两种位的阈值电压偏移差是一个4.5 伏特的第二位操作区间。在各种实施例中，在双位非易失性存储单元的程
序化(例如电荷注射)是通过各种传统的热载子注射方法来达成，像是:
沟道热电子注射(CHE)、源极侧边注射(SSI)或沟道初始次要电子 (CHISEL )。
该空穴注射擦除在该非易失性存储单元10的阈值电压的结果可参见图4A的图形。如图4A所绘示，该存储单元的该擦除阈值电压将会小于 该存储单元的该初始阈值电压。如图4B所示，在一较低阈值电压，程序 化左侧位34时对右侧位(该非标的位)的阈值电压所造成的第二位效应 将会显得微不足道。在图4B的实例中，左侧位34的程序化阈值电压偏移 是6伏特(由一2伏特至4伏特)，而右侧位36的非程序化阈值电压偏移 仅1.5伏特(由一2.5伏特至一1.0伏特)。
图5是绘示本发明的一实施例用来擦除包含一非易失性存储单元(其 类似该非易失性存储单元10)的结构。该非易失性存储单元包含一额外的 氧化物层22 (顶氧化物(TOX)层)位于该栅极层26下方及该氮化物捕 捉层(例如 一介电捕捉层)20上方。该额外的氧化物层22的一厚度可 为最适合加速空穴电荷隧穿。在各种实施例中，该氧化物层可具有但不限 于小于或等于30埃的一厚度。包含该氧化物层的一非易失性存储单元施 加一大约14至20伏特直流电的栅极偏压，施加一参考电压至该第一源极 /漏极区域14及该第二源极/漏极区域16及衬底区域12，可造成一类似图 3中所讨论的该非易失存储单元10 (例如阈值电压小于阈值初始电压) 的擦除情况。
图6是绘示本发明的一实施例用来擦除包含一非易失性存储单元(其 类似该非易失性存储单元10)的结构。该非易失性存储单元包含一额外的 氧化物层24 (底氧化物(BOX)层)在本结构上，其是位于该氮化物捕 捉层20下方及衬底区域12上方。而第一氧化物层18是位于该栅极层26 下方及该氮化物捕捉层20上方。在本发明各种实施例中，该额外的氧化 物层24的一厚度可为最适合施加一大约一14至一20伏特直流电的栅极偏 压，施加一参考电压至该第一源极/漏极区域16及该第二源极/漏极区域18 及衬底区域12，可造成一类似图3中所讨论的该非易失存储单元10 (例 如阈值电压小于阈值初始电压)的擦除情况。在本实例中，与图5相反， 空穴是由该衬底区域12通过该底氧化物层24传导至该氮化物层20。
图7是绘示一传统非易失存储单元10经由沟道热电子程序化该存储 单元的右侧位(Bit-R) —实施例的一部分侧面图。在一实施例中，借着程 序化该右侧位36 (Bit-R)，该右侧位36阈值电压由该开启模式(TOM) 擦除阈值电压(例如Vt<Vti)增加至一程序化阈值电压，其中该程序化阈值电压大于该开启模式(TOM)擦除阈值电压。诚如上述图4中所讨论， 该程序化阈值电压是较高但是其数值远小于如果不是一开始就被擦除至 像是图3、图5、图6中所述的一较低阈值电压(Vt<Vti)。换言之，在没 有该开启模式(TOM)擦除操作时，越大的该程序化标的位(例如Bit-R) 的该阈值电压，则在非标的位(例如Bit-L)的该阈值电压的该第二位效 应就会越明显。
图8是绘示一非易失存储单元10经由沟道热电子程序化该存储单元 的左侧位(Bit-L) —实施例的一部分侧面图。在一实施例中，类似于程序 化该右侧位36，借着程序化该左侧位34 (Bit-L)，该左侧位34阈值电压 增加由该开启模式(TOM)擦除阈值电压至一程序化阈值电压，其中该程 序化阈值电压大于该开启模式(TOM)擦除阈值电压。然而，该第二位效 应被降低，因为该非易失存储单元使用该开启模式擦除操作来擦除，使得 Vt〈Vti像是图3、图5、图6中所讨论。
图9绘示一示范实施例的一与非门阵列80，其包含许多类似图l、图 5、图6中该非易失存储单元的双位非易失存储单元65。特别是类似于该 非易失存储单元10但因为观察角度的关系而未被绘示于图9中，该与非 门阵列80的存储单元包含一衬底12、 一第一源极/漏极层14、 一第二源极 /漏极层16、 一氧化物层18、 一氮化物电荷捕捉层20、 一栅极层26、 一衬 底表面28、及在该衬底12内的一阱区30。该多个存储单元是沉积在该阱 区30上方的该衬底12的该表面上，并在该第一源极/漏极区域14和该第 二源极/漏极区域16之间。在各种的实施例中，该存储单元可具有一氧化 物层安置于图1、图5、图6中所述的位置。同时本图所绘示亦类似于上 述非易失存储单元10的该左侧位34和该右侧位36的一左侧位和一右侧 位的一实施例。
除了类似于该非易失存储单元10的该等元件之外，图9包含了位线 控制存储单元66及多条位线67 (WL1-WL3)，其是位于参照图1、图5、 图6相对于该衬底表面28的该电荷捕捉层20之上。
同时，包含多条顶位线68(BLT1-BLT2)以及底位线70 (BLB1-BLB2) 放置于绝缘线72 (STI)之间。同样地，参照图l、图5、图6该氧化物层 18是放置在邻近于该阱区30的该衬底表面28的一部位上。在本实施例中，该顶位线68 (BLT1-BLT2)及该底位线70 (BLB1-BLB2)和该绝缘线72 (STI)是放置在与该字线67 (WL1-WL3)水平的方向。该顶位线68和 该底位线70是电性耦接于该与非门阵列80的该多个存储单元的该第一及 第二源极/漏极区域14、 16。
该电荷捕捉层20可采一氮化硅材料来形成。更者，该存储单元10可 包含一第二氧化物层22或24放置于该电荷捕捉层20的对侧，就像是该 第一氧化物层18相对于该半导体衬底12的该衬底表面28。该多条字线 67是放置于该第二氧化物层22或24上相对于该半导体衬底12的该衬底 表面28。该字线67可由摻杂多晶硅或金属所形成。
在各种实施例中，该位线控制存储单元66控制该多个存储单元中具 有该第一及第二源极/漏极区域(例如源极/漏极区域14、 16)的每一该 顶位线68及该底位线70的电性耦接。该位线控制存储单元66可放置于 一顶位选择线74 (BLTS)及一底位选择线76 (BLBS)之下。借着施加 一偏压(控制启动电压)至BLTS74及BLBS76，可启动该位线控制存储 单元66。在一实施例中，施加在BLTS74及BLBS76的该电压大约是10 伏特的直流电来启动该位线控制存储单元66。当启动该位线控制存储单元 66,经由该顶位线68及该底位线70可以传送正电压。
图IO绘示有关一种在该与非门阵列80中多个非易失存储单元(例如 非易失存储单元10)擦除的方法。该擦除方法是在上述开启模式(TOM) 的该第一操作。在各种实施例中，该开启模式操作包含使用空穴注射擦除 方法来擦除该存储单元，程序化每一存储单元的左侧及右侧位，以及读取 每一存储单元的该位的该程序化状态。图10特别绘示在该擦除操作中施 加在各种金属线的该电压。举例来说，将该顶位线68及该底位线70维持 在0V，维持该字线67在16V，以及维持该顶位选择线74及底位选择线 76在10V。诚如在上述图3以及图9对应结构中所讨论，借着经由字线 67施加大约14-20伏特直流电的一栅极偏压以及经由该顶位线68和该底 位线70施加一参考电压(例如0伏特)至该衬底12及该第一及第二源 极/漏极区域，可引起空穴31由该栅极层26流入该氮化物层20。诚如上 述，当在该非易失存储单元10施加该栅极电压范围(在本实例中是16V) 空穴注射擦除降低存储单元的该初始阈值电压至可降低在后续程序化中第二位效应的一阶级。在各种实施例中，该阈值电压的该被降低的阶级是 接近零或为负值。越低的该初始电压(Vti)可降低第二位效应，也因此对 于该存储单元的每一位有一较大的操作区间。
图IIA及图IIB绘示在该存储单元该空穴注射擦除操作上的各种示范 的优点。在图11A中，该非易失存储单元IO在该空穴注射擦除之前是在 一『关闭』状态，当该存储单元栅极26是偏压于一相对低的电压(例如 参考电压)。图11B绘示在空穴注射擦除之后的图11A的该非易失存储单 元10。在空穴注射擦除之后，该非易失存储单元10若施加于该栅极26 同样相对低的电压或参考电压可产生一诱发沟道32。该诱发沟道32会使 得在没有额外偏压于该栅极的状态下，该双位存储单元10在该『开启』 状态。在该空穴注射擦除之后，该非易失存储#>元10的该阈值电压是低 于该非易失存储单元10在擦除之前的该初始阈值电压。如此会产生如同 图3、图4A及图4B所描述的降低该第二位效应及拉开了操作区间的优点。
参照图10的该与非门阵列80，在该存储单元(例如存储单元IO) 擦除步骤中，该施加启动电压(例如施加至BLTS74) —般是介于8-12 伏特之间的直流电。在本实例中，该启动电压是大约在10伏特的直流电。 在各种的实施例中，在该擦除操作过程中施加在字线WL1-WL3是大约介 于14-20伏特之间的直流电。在本实施例中，该擦除电压是约16伏特的直 流电。
图12绘示在该开启模式的该第二操作以程序化该与非门阵列80中的 一非易失存储单元(例如非易失存储单元IO)。在图12中，该与非门阵 列80结构上是与图11所描述的擦除操作相同。图12描述在该与非门阵 列中一存储单元的单一位程序化至一零状态，或在此实施例中的程序化状 态。这可以通过经过该BLTS 74及BLBS 76施加一控制启动电压至该位 线控制存储单元上，施加一存储单元位程序化电压至该等顶位线68的该 位线(BLT 1)，而该位线(BLT 1)是与该要被程序化的非易失存储单元 的该选取的第一源极/漏极区域14或第二源极/漏极区域16相关、施加一 参考电压至该BLBS及该衬底12、以及施加一程序化电压至与程序化该非 易失存储单元相关的该等字线67中的该字线WL2。此外，可以施加一字 线启动电压至与该程序化该非易失存储单元无关的该等字线67中的该字线WL1及WL3。
在各种实施例中，该存储单元位程序化电压必需足以造成电子由该非 选取的第一或第二源极/漏极区域14、16经过该阱区域30隧穿至该电荷捕 捉层20，同时施加一参考电压至与程序化该非易失存储单元的该未被选取 的第一或第二源极/漏极区域相关的(该顶位线6S的)该位线BLB1，且 同时施加一参考电压至所有剩下的位线BLT2及BLB2。在图12中也绘示 此特定的程序化电压、字线启动电压及存储单元位程序化电压的应用，除 了程序化该选取的非易失存储单元的所选取的位外，也具有将与被施加程 序化电压的该字线WL2相关的其它非易失存储单元的其它位写入一逻 辑"l"状态的效果。
在程序化操作中，该位线控制存储单元66的该控制启动电压一般为 约介于4至11伏特之间的直流电。在本实施例中该启动电压大约10伏特 直流电。要程序化与该字线WL2相关的该非易失存储单元(例如非易 失存储单元10)，其程序化电压是一般约介于6至10伏特之间的直流电。 在本实施例中该程序化电压是大约8伏特直流电。对于该程序化操作的该 字线启动电压是大于与字线相关而要被启动的该存储单元10的程序化阈 值电压。该字线启动电压一般是约在3至8伏特直流电的范围内，而该存 储单元位程序化电压是一般在3至7伏特直流电的范围内，而在本实施例 中大约是5伏特的直流电。
图13是绘示一种与图12相关的程序化操作，且其适合于程序化(或 程序化于该逻辑'T'状态)该非易失存储单元的原先未程序化的该位(例 如左侧位34)的操作方法。如图13所绘示，该标的非易失存储单元的 先前未程序化的位(例如左侧位34)是借着改变与新选取的第一或第二 源极/漏极区域14、 16相关的位线BLB1 (该底位线70的)电压自一参考 电压变为一存储单元位程序化电压来程序化。而在图12中已被程序化现 在不被选取的位的第一及第二源极/漏极区域14、 16相关的位线BLT1，其 所施加的电压则由一存储单元位程序化电压改变为一参考电压。该程序操 作中剩下的步骤是与图12所绘示及描述的内容相同。
图14绘示一种在该与非门80中，在该开启模式的最后操作下，与读 取该两个存储单元(例如两个非易失存储单元IO)的该左侧位(例如左侧位34)相关的操作方法。该两个存储单元及该与非门80是利用在上述 与该擦除及程序化操作相关描述的结构。每一左侧位是通过施加一控制启 动电压至该位线控制存储单元66及施加一参考电极至该存储单元的该衬 底12来读取。更者，施加一读取电压至与所欲读取的存储单元相关的该 字线WL2，以及施加一字线启动电压至与所欲读取存储单元无关的字线 WL1和WL3。此外，施加一存储单元位读取电压至该顶位线68 (BLT1-BLT2)，以及施加一参考电压至该底位线70 (BLB1-BLB2)。 对于该读取操作该字线控制存储单元66的该控制启动电压为介于约 4至11伏特之间的直流电，其是通过该顶位线68及该底位线70来施加。 在本实施例中，该位线控制存储单元的该控制启动电压是约10伏特直流 电。为了读取与该字线WL2相关的该存储单元10而施加在该字线WL2 的该读取电压可介于与该字线WL2相关的该擦除阈值电压及该程序化阈 值电压之间。该字线读取电压可为约介于0至5伏特直流电。施加在与存 储单元读取无关的字线WL1及WL3的该字线启动电压是大于与要被启动 的该字线相关的该高阈值电压状态。此电压可介于约3至8伏特之间的直 流电。而上述读取方法的该存储单元位读取电压可介于约1至3伏特直流 电。在本实施例中，该存储单元位读取电压系约1.6伏特直流电，且施加 于该顶位线68。
图15绘示一种与图14相关的读取操作，且施加一种方式以读取在该 与非门阵列80的两个存储单元的右侧位(例如右侧位)。类似图14中所 讨论读取该左侧位的步骤，为了读取与该所选取的字线WL2相关的选取 存储单元的该右侧位，施加该存储读取电压至该底位线70及施加一参考 电压至该顶位线68。该读取操作中剩下的步骤是与图14所绘示及描述的 内容相同。
本发明的摘要可让读者更快速的了解本发明技术特征的本质，但是并 不限制本发明权利要求范围的意义和范畴。此外，在实施方式中，在单一 实施例中将各种技术特征整合以达到详细揭露的目的。此种揭露方式足以 反应出在每一权利要求范围中所需要揭露的技术特征。更者。如权利要求 范围所反应的发明标的都至少能在各单一实施例中揭露。因此权利要求范 围结合实施方式，每一项权利要求范围皆可被各个实施例所揭露。熟习此项技艺的人士可依据本发明实施例不偏离本发明概念而进行 改变。因此，可理解的是本发明并不局限于所揭露的特定实施例，更涵盖 所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结 果者皆不脱离本发明权利要求范围的精神范畴。
权利要求
1、一种操作一存储装置的方法，其特征在于，该方法包括擦除多个存储单元，每一存储单元包含一第一位及一第二位，并通过施加一参考电压至一第一位线及一第二位线，该第一位线是与每一存储单元的该第一位相关，及该第二位线是与每一存储单元的该第二位相关；施加一控制启动电压于一第一位选择线及一第二位选择线，而该第一位选择线是与每一存储单元的该第一位相关，以及该第二位选择线是与每一存储单元的该第二位相关；以及施加一操作电压于与每一存储单元相关的多个字线，其中该操作电压是介于14伏特至20伏特之间。
2、 根据权利要求1所述的方法，其特征在于，该控制启动电压是介 于8伏特至12伏特之间。
3、 根据权利要求1所述的方法，其特征在于，施加该操作电压包含 产生与每一存储单元相关的一阈值电压，而该阈值电压是小于或等于0伏 特。
4、 根据权利要求1所述的方法，其特征在于，更包含程序化该多个 存储单元的一存储单元的该第一位，并通过施加该控制启动电压至该第一位选择线及该第二位选择线； 施加一存储单元位程序化电压于与该第一位相关的该第一位线，以及施加该参考电压于与该被程序化存储单元的该第二位相关的该第二位线；施加一程序化电压于该多个字线的一字线以程序化该第一位，而 该字线及该第一位与该存储单元相关；以及施加一字线启动电压至与该未被程序化的存储单元相关的字线。
5、 根据权利要求4所述的方法，其特征在于，施加该程序化电压包 含产生一低于20微安培的一程序化电流。
6、 根据权利要求4所述的方法，其特征在于，该字线启动电压是介于3伏特与S伏特之间。
7、 根据权利要求4所述的方法，其特征在于，该程序化电压是介于6伏特与io伏特之间。
8、 根据权利要求4所述的方法，其特征在于，该存储单元位程序化 电压是介于3伏特与7伏特之间。
9、 根据权利要求1所述的方法，其特征在于，更包含读取该多个存 储单元的一存储单元的该第一位，并通过施加该控制启动电压于与该存储单元相关的该第一位选择线及 该第二位选择线；施加该参考电压于该第二位线；施加一存储单元位读取电压于与该第一位相关的该第一位线-， 施加一读取电压于该多个字线的一字线以读取该第一位，而该字 线及该第一位与该被读取存储单元相关；以及施加一字线启动电压至与该未被程序化的存储单元相关的字线。
10、 根据权利要求9所述的方法，其特征在于，该控制启动电压是介 于4伏特与11伏特之间。
11、 根据权利要求9所述的方法，其特征在于，该字线启动电压是介 于3伏特与8伏特之间。
12、 根据权利要求9所述的方法，其特征在于，该存储单元位读取电 压是介于1伏特与3伏特之间。
13、 一种存储单元阵列，其特征在于，包含 一半导体衬底；在该半导体衬底上设置具有一第一及一第二源极/漏极区域的多个存 储单元，而每一存储单元包含用来储存电荷的一介电捕捉层，而该介电捕 捉层放置在该半导体衬底上的一第一氧化物层及该第一氧化物层上的一 栅极层之间；多个字线耦接至该栅极层；一栅极电压源耦接至该多个字线，并组态为以施加介于14伏特至20 伏特之间的操作电压至该多个字线；多个位线放置在大致与该多个字线相垂直，而该多个位线是与该多个存储单元的该第一及该第二源极/漏极区域电性连接；多个位线控制存储单元放置于该多个位线的每一位线的一始端与末 端，该位线控制存储单元被组态为控制每一位线与该多个存储单元的该第 一及该第二源极/漏极区域的电性连接。
14、根据权利要求13所述的存储单元阵列，其特征在于，更包含一 第二氧化物层介于该电荷储存层与该栅极层之间，其中该第一氧化物层是 一底氧化物层以促进由该半导体衬底通过该底氧化物层进入该介电捕捉 层的电荷传导。
全文摘要
本发明公开了一种双位非易失快闪存储单元及其操作方法，每一双位存储单元包含一第一位及一第二位。施加一参考电压至一第一位线及一第二位线，该第一位线是与每一双位存储单元的该第一位相关，该第二位线是与每一双位存储单元的该第二位相关。接着施加一控制启动电压于该第一位选择线及该第二位选择线，而每一位线分别与每一存储单元的该第一位及该第二位相关。施加每一位线操作电压于与每一双位存储单元相关的多个字线，其中该操作电压是介于14伏特至20伏特之间。
文档编号G11C16/14GK101515475SQ20081016563
公开日2009年8月26日 申请日期2008年9月19日 优先权日2008年2月22日
发明者吴昭谊 申请人:旺宏电子股份有限公司