专利名称：半导体存储器件及其驱动方法
技术领域：
本发明涉及半导体设计技术，具体而言，涉及半导体存储器的设计技 术，更具体而言，涉及用于处理模式寄存器设置(MRS)命令以确定动 态随M取存储器(DRAM)的工作模式的技术。
背景技术：
通常，大多数半导体存储器件(包括DRAM)都应该确定满足系统 所要求的特性的工作模式,例如列地址选通(CAS)延时(CL)、突发长 度(BL)或突发类型(BT)等。当输入MRS命令时，基于施加到地址 引脚的MRS代码来确定工作模式。MRS代码由l位或多位的地址的组合构成。例如，使用地址A0-A2 来确定突发长度BL2、 BL4或BL8，使用地址A3来确定突发类型(串行 的或交织的)，而使用地址A4-A6来确定CAS延时CL1.5、 CL2、 CL2.5 或CL3。另外，使用地址A7来确定存储器件是处于测试模式还是处于正 常模式，而使用地址A8来确定是否将延迟锁相环(DLL)复位。一旦确定了模式寄存器域，则保持其上的信息，直到另一MRS命令 使其复位。图1是通用MRS解码器的框图。参考图1，所述通用MRS解码器包括模式寄存器10和模式解码器 12，模式寄存器10用于响应于MRS命令脉冲MRSP来锁存MRS代码 ADD<0:16>，模式解码器12用于对锁存的MRS代码MREGO:16〉进行
解码，以确定工作模式。更具体地，当mrs代码add〈0:16〉连同mrs命令一起经由地址引 脚被输入时，模式寄存器10与响应于mrs命令而产生的mrs命令脉冲 mrsp同步地锁存mrs代码add<0:16>。然后，模式解码器12对锁存的mrs代码mrego:16〉进行解码， 以输出工作模式信号，如cl、 bl或bt等。但是，在上述的通用mrs解码器中，当输入非法的mrs代码时， 半导体存储器件发生故障。也就是说，通用mrs解码器在接收到非法代 码时按原样对其进行解码，从而使得存储器件以错误的工作模式运行。发明内容本发明的实施例旨在提供一直半导M储器件及其驱动方法，所述半 导体存储器件能够防止在被施加了非法mrs代码时可能发生的故障。根据本发明的一个方面，提供了一种半导体存储器件，该半导M储 器件包括第一锁存器，用于响应于模式寄存器设置(mrs)命令脉冲 来锁存由多位构成的模式寄存器设置(mrs)代码；代码控制器，用于 响应于来自所述第一锁存器的输出信号中的预i殳位的代码值来生成控制 信号；第二锁存器，用于响应于所述控制信号而选择性地锁存来自所述第 一锁存器的输出信号；以及模式解码器，用于对来自所述第二锁存器的输 出信号进行解码，以输出工作模式。根据本发明的另一方面，换_供了一种半导体存储器件的驱动方法.该 方法包括当模式寄存器设置(mrs)代码被施加时，基于多位的所述 mrs代码中的预定位的代码值，判断所述mrs代码是否非法；以及当 在所述判断步骤中断定所述mrs代码为非法代码时，基于先前的mrs 代码值来确定工作模式。本发明在所施加的mrs代码为非法时，通过使所有的mrs代码以 及由多位的地址的组合构成且与特定的工作模式(如cl)对应的mrs 代码保持在先前的状态来防止发生故障。
图1是通用mrs解码器的框图。
图2是根据本发明一个实施例的MRS解码器的框图。图3是电路图，示出图2中的MRS代码控制器22的第一逻辑实施 方式。图4是电路图，示出图2中的MRS代码锁存器24的逻辑实施方式。图5是电路图，示出图2中的MRS代码控制器22的第二逻辑实施 方式。
具体实施方式
下文将参考附图详细描述根据本发明的优选实施例，使得本发明所属 领域的普通技术人员能够容易地实践本发明。图2是根据本发明一个实施例的MRS解码器的框图.参考图2，根据本发明该实施例的MRS解码器包括模式寄存器20， 用于响应于MRS命令脉冲MRSP来锁存MRS代码ADD<0:16>; MRS 代码控制器，用于接收与特定的工作模式(如CL)对应的锁存的MRS 代码MREG〈4:6、以生成控制信号CTRL; MRS >^码锁存器24，用于 响应于控制信号CTRL对锁存的MRS代码MREG《:16〉进行选择性锁 存；以及模式解码器26,用于对从MRS代码锁存器24输出的最终的 MRS代码MREG—K0:16〉进行解码，以输出工作模式。图3的电路图示出图2中的MRS代码控制器22的第一逻辑实施方式。参考图3， MRS代码控制器22具有反相器INVIO、 INV11和INV12 以及NAND(与非)门NANDIO，反相器INVIO、 INV11和INV12分别 将锁存的MRS代码MREG<4>、 MREG〈5〉和MREG〈6〉反相，NAND 门NAND10用于对来自反相器INVIO、 INV11和INV12的输出信号执行 NAND (与非)操作，以输出控制信号CTRL。图4的电路图示出图2中所示的MRS代码锁存器24的逻辑实施方式。参考图4， MRS代码锁存器24具有缓冲器40，用于緩冲>^漠式寄 存器20输出的MRS代码MREG〈N、传递单元42,用于响应于控制信 号CTRL将来自緩沖器40的输出信号选择性地传递到下一级；以及锁存 器44，用于锁存来自传递单元42的输出信号。
图4所示的电膝故配置成对应于MRS代码锁存器24中的多个MRS 代码锁存器中的位N，其中所述多个MRS代码锁存器的数量可等于代码 位的数量。这里，緩冲器40具有用于将MRS代码MREG〈I^反相的反相器 INV13、用于将来自INV13的输出信号反相的INV14、用于将来自INV14 的输出信号反相的INV15和用于将来自INV15的输出信号反相的INV15 的INV16。传递单元42具有用于将控制信号CTRL反相的反相器INV17以及 传输门TGIO,传输门TGIO用于在控制信号CTRL和来自反相器INV17 的输出信号二者的控制下切换来自緩冲器40的输出信号。锁存器44具有用于将来自传递电路42的输出信号反相锁存的反相锁 存器INV18和INV19、以及用于将来自反相锁存器INV18和INV19的输 出信号反相以输出最终的MRS代码MREG_I <]\>的>^相器INV20。在操作中，当MRS代码ADDO:16〉连同MRS命令一起经由地址引 脚被输入时，模式寄存器20与响应于MRS命令而产生的MRS命令脉沖 MRSP同步地锁存MRS代码ADD<0:16>。然后，MRS代码控制器22基于施加于其的锁存的MRS代码 MREG〈4:6〉来生成控制信号CTRL。当锁存的MRS代码MREG<4>、 MREG〈5〉和MREG〈6〉均为"0"时，控制信号CTRL变成逻辑低电平， 而在其他情况下，控制信号CTRL变成逻辑高电平。锁存的MRS代码 MREG<4>、 MREG〈5〉和MREG〈6〉是确定CAS延时CL的MRS代码。 当这些锁存的MRS代码MREGO、 MREG〈5〉和MREGO均为"0" 时，他们^L视为不确定的非法代码。当锁存的MRS代码MREG《4:6〉正常时，控制信号CTRL为逻辑高 电平。因此，MRS代码锁存器24中的传输门TG10被接通，从而按原样 输出锁存的MRS代码MREGO:16〉作为最终的MRS代码MREG_I <0:16>。另一方面，当施加非法代码时，也就是说，当控制信号CTRL处于 逻辑低电平时，MRS代码锁存器24中的传输门TG10被接通。在这种情 况下，锁存的MRS代码MREG《:16〉不通过传输门TG10,而输出已由 锁存器44锁存的先前代码作为最终的MRS代码MREG一I <0:16>。之后，模式解码器26解码来自MRS代码锁存器24的最终的MRS
代码MREG〈0:16〉，以输出工作模式信号，如CL、 BL或BT等。根据上述实施例，通过MRS命令脉冲MRSP锁存的MRS代码 MREGO:16〉不是按原样使用的，而是以如下方式使用的。换言之，仅当 施加了作为特定代码组合的正常MRS代码MREGO:16〉时，才将锁存的 MRS代码MREGO:16〉作为最终的MRS代码MREG—I <0:16>输出，然 后对其进行解码。但是，当施加了作为特定代码组合"异常MRS代码 MREGO:16〉时，不将MRS代码MREGO:16^为最终的MRS代码 MREGJ〈0:16〉输出，而是保持其之前的MRS代码.换言之，当输入了 非法MRS代码时，保持其之前的MRS代码(如初始IMt时的默i人MRS 代码)，从而不改变工作模式。图5的电路图示出图2中所示的MRS代码控制器22的第二逻辑实施方式。参考图5， MRS代码控制器22具有第一至第三非法代码检测器50、 52和54，用于接收锁存的MRS代码MREG<4>、 MREG〈5〉和 MREG<6>,以分別检测预定的非法代码组合；以;SJa合单元56，用于组 合来自第一至第三非法代码检测器50、 52和54的输出信号，以输出控制 信号CTRL。更具体地，第一非法代码检测器50由反相器INV21、INV22和INV23 以及NAND门NAND11构成，反相器INV21、 INV22和INV23分别用 于将锁存的MRS代码MREG<4>、 MREG〈5〉和MREG<6>^J^， NAND 门NAND11用于对来自反相器INV21、 INV22和INV23的输出信号执行 NAND(与非)操作。第二非法代码检测器52由反相器INV24和INV25以及NAND门 NAND12构成，反相器INV24和INV25分别用于将锁存的MRS代码 MREG〈4〉和MREGO反相，NAND门NAND12用于对来自反相器 INV24和INV25的输出信号以及MRS代码MREG〈6〉执行NAND (与 非)操作。第三非法代码检测器54由NAND门NAND13构成，用于对锁存的 MRS代码MREG<4>、 MREG〈5〉和MREG〈6〉执行NAND操作。组合单元56由NAND门NAND14和反相器INV26构成，NAND门 NAND14用于对来自第一至第三非法代码检测器50、52和54的输出信号 进行NAND操作，反相器INV26用于将来自NAND门NAND14的输出 信号反相，以输出控制信号CTRL。将图3中的MRS代码检测器22的第一逻辑实施方式与图5中的笫 二逻辑实施方式相比，第一逻辑实施方式仅能检测锁存的MRS代码 MREG<4>、 ]\111￡0<5>和]\11 ^<6>为"000"的情况，而第二逻辑实施 方式能够检测所有的非法情况，包括锁存的MRS代码MREG<4>、 MREG〈5〉和MREGO为"000"以及它们为"001"或"111"的情况。 也就是说，第一非法代码检测器50能够检测非法代码"000"，第二非法 代码检测器52能够检测非法代码"001"，而第三非法代码检测器54能够 检测非法代码"111"。虽然已经关于特定实施例(该特定实施例通过检测与CAS延时CL 对应的MRS代码是否非法来确定非法代码)而描述了本发明，但是本发 明还可以应用到通过检测与另 一工作模式对应的MRS代码是否非法来确 定非法代码的情况中，该另一工作模式由诸如突发长度BL等的多于2位 的地址的组合构成。作为参考，在工作模式由l位(如突发类型BT)的 地址的组合构成时，由于不存在非法代码，其不能用作确定MRS代码是 否非法的参考。应该注意，根据相关信号的工作极性，可以用其他门来代替上迷实施 例中使用的逻辑门。如上所述，本发明能够防止半导*储器件由于非法MRS代码而误 操作，从而保证存储器件的稳定工作。尽管已关于特定实施例而描述了本发明，但是，对本领域的普通技术 人员显然的是，可以在不脱离所附权利要求所限定的本发明的精神和范围 的情况下进行各种修改或改变。
权利要求
1. 一种半导体存储器件，包括第一锁存器，被配置成响应于模式寄存器设置MRS命令脉冲来锁存由多位构成的模式寄存器设置MRS代码；代码控制器，被配置成响应于来自所述第一锁存器的输出信号中的预设位的代码值来生成控制信号；第二锁存器，被配置成响应于所述控制信号而选择性地锁存来自所述第一锁存器的输出信号；以及模式解码器，被配置成对来自所述第二锁存器的输出信号进行解码，以输出工作模式。
2. 如权利要求l所述的半导体存储器件，其中，多位的所述MRS代 码是在施加所述MRS命令脉冲时经由多个地址引脚而输入的。
3. 如权利要求2所述的半导体存储器件，其中，所述第二锁存器包 括与来自所述第一锁存器的MRS代码的多位对应的多个位锁存器。
4. 如权利要求3所述的半导体存储器件，其中，所述多个位锁存器 中的每个包括緩冲器,被配置成緩冲从所述第一锁存器输出的MRS代码的对应位，传递单元，被配置成响应于所述控制信号而选择性地传递来自所述緩 冲器的输出信号，以及锁存器，被配置成锁存来自所述传递单元的输出信号。
5. 如权利要求2所述的半导体存储器件，其中，所述代码控制器包括第一非法代码检测器，被配置成接M所述第一锁存器输出的MRS 代码的第一和第二位，以检测预定的非法代码组合，第二非法代码检测器，被配置成采用所述第 一和第二位来检测与从所 述第 一非法代码检测器中检测的预定的非法代码组合不同的预定的非法 代码组合，以及组合单元，被配置成组合来自所述第一非法代码检测器和所述第二非 法代码检测器的输出信号，以输出所述控制信号。
6.，权利要求2所述的半导体，储器件，其中，所述代码控制-器响
7. 如权利要求6所述的半导M储器件，还包括第一非法代码检测器，被配置成接M所述第一锁存器输出的MRS 代码的第一至第三位，以检测预定的非法代码组合，第二非法代码检测器，被配置成采用从所述第一锁存器输出的MRS 代码的第 一和第二位来检测与从所述第 一非法代码检测器中检测的预定 的非法代码组合不同的预定的非法代码组合，第三非法代码检测器，被配置成接收所述第 一和第二位来检测与从所 述第 一非法代码检测器和所述第二非法代码检测器中检测的预定的非法 代码组合不同的预定的非法代码组合，以及组合单元，被配置成组合来自所述笫一非法代码检测器、所述第二非 法代码检测器和所述第三非法代码检测器的输出信号，以输出所述控制信 号。
8. 如权利要求7所述的半导体存储器件，其中，所述第一非法代码 检测器包括第一至第三反相器，被配置成分别将从所述第一锁存器输出 的MRS代码的第一至第三位反相；以及第一与非门，被配置成对来自所 述第 一至第三^^相器的输出信号进行与非操作。
9. 如权利要求8所述的半导体存储器件，其中，所述第二非法代码 检测器包括第四和第五反相器，被配置成将从所述第一锁存器输出的 MRS代码的第一和第二位反相；以及第二与非门，被配置成对来自所述 第四和第五反相器的输出信号以及所述MRS代码的第三位进行与非操 作。
10. 如权利要求9所述的半导M储器件，还包括第三与非门，被配置成对从所述第一锁存器输出的MRS代码的第一 至第三位进行与非操作。
11. 如权利要求10所述的半导体存储器件，其中，所iiiE合单元包 括笫四与非门，被配置成对来自所述第一至第三非法代码检测器的输出 信号进行与非操作；以及第六反相器，被配置成将来自所述与非门的输出 信号W目，以输出所述控制信号。
12. 如权利要求4所述的半导体存储器件，其中，所述緩冲器包括反相器链，该反相器链被配置成将从所述第一锁存器输出的MRS代码的 对应位>^相。
13. 如权利要求12所述的半导体存储器件，其中，所述传递单元包 括传输门，该传输门被配置成响应于所述控制信号及其反相信号来切换来 自所述緩冲器的输出信号。
14. 如权利要求13所述的半导体存储器件，其中，所述锁存器包括: 被配置成锁存来自所述传递单元的输出信号的反相锁存器、以及将来自所 述反相锁存器的输出信号反相的反相器。
15. —种驱动半导*储器件的方法，包括当模式寄存器设置MRS 代码被施加时，基于多位的所述MRS代码中的预定位的代码值，判断所 述MRS代码是否非法；以及当通过所述判断而断定所述MRS代码为非 法代码时，基于先前的MRS代码的值来确定工作模式。
16. 如权利要求15所述的驱动方法，还包括当通过所述判断而断 定所述MRS代码为非法代码时，基于所述MRS代码的值来确定工作模 式。
全文摘要
提供了半导体存储器件及其驱动方法。半导体存储器件包括第一锁存器，响应于模式寄存器设置(MRS)命令脉冲来锁存由多位构成的MRS代码；代码控制器，响应于来自所述第一锁存器的输出信号中的预设位的代码值来生成控制信号；第二锁存器，响应于所述控制信号而选择性地锁存来自所述第一锁存器的输出信号；以及模式解码器，对来自所述第二锁存器的输出信号进行解码，以输出工作模式。
文档编号G11C11/4078GK101399079SQ20081016718
公开日2009年4月1日 申请日期2008年9月28日 优先权日2007年9月28日
发明者尹锡彻 申请人:海力士半导体有限公司