专利名称：门控横向闸流管存储器单元以及内装有该存储器单元的集成电路的制作方法
技术领域：
本发明的具体实施例大体有关于数种半导体存储器器件。更特别的是，本发明 的具体实施例有关于制造用于半导体存储器器件之基于门控横向闸流管(gated lateral thyristor)的随机存取存储器(GLTRAM)器件之方法，以及有关于实作该GLTRAM器件的存 储器单元结构与存储器器件。
背景技术：
集成电路存储器包含静态随机存取存储器(SRAM)。许多SRAM单元结构是用六 个晶体管及四个晶体管式存储器单元。高密度SRAM器件的设计已受限于与用于实作许多 SRAM单元之六个晶体管及四个晶体管式存储器单元有关的大布局面积。
由于有这些缺点，已有人企图构建基于闸流管(thyristor)的存储器单元以减少 与习知存储器单元有关的布局面积，以及提供一种布局简单且基于闸流管的存储器单元。 闸流管是由四层结构组成的双稳态三端子器件，该四层结构包含经配置成PNPN组构的P型 阳极区、N型基极、P型基极、以及N型阴极区。在P型阳极区与N型基极之间、在N型基极 与P型基极之间、以及在P型基极与N型阴极区之间有PN接面。制作P型阳极区、N型阴 极区、以及耦合至栅极之P型基极的接触点。 图1的电路示意图100系图标习知包含TRAM单元110、基于闸流管的随机存取存 储器(TRAM)单元阵列。 如图l所示，TRAM单元110系由字线120、130、位线150、与NMOS存取晶体管(NMOS access transistor) 170串联的薄型电容耦合式闸流管(TCCT)器件160组成。TCCT器件 160提供主动储存组件(activestorage element)，其包括闸流管以及与闸流管之栅极耦 合的电容器。NMOS存取晶体管170在TCCT器件160的阴极节点146与位线150之间耦 合。TCCT器件160的阳极节点148系固定于正偏压。TCCT器件160具有双稳态电流_电 压(i-v)特性。双稳态电流-电压(i-v)特性使得逻辑一 (1)与逻辑零(0)数据状态之间 有宽广的读取裕量(read margin)，因为两个状态的开/关电流比能大于1 X 105。双稳态 电流_电压(I-V)特性可产生良好的读取电流，因为TCCT器件160在逻辑一 (1)数据状态 是处于有较高电流的顺向二极管模式(forward diode mode)。由于T-RAM单元110的数据 保存性(retention)对于NMOS存取晶体管170中难以控制的泄露电流敏感，故而T-RAM单 元110难以维持良好的数据保存性及干扰特性。 图2的电路示意图200系图标包含TCCT-DRAM单元210、270的习知薄型电容耦合 式闸流管(TCCT)-DRAM单元阵列。对照于通常包含MOSFET器件与电容器的习知DRAM单 元，TCCT-DRAM单元210系由单一 TCCT器件260与3条控制线(包含写入致能线230、字线 240、位线250)组成。TCCT器件260由包含与位线250连接之阳极节点248的闸流管(图 2未标示)、与字线240连接的阴极节点246、以与门极电容器(未图标)组成，该栅极电容 器在闸流管的P型基极区正上方直接连接至用作写入致能线230的栅极线。TCCT-DRAM单元210的操作则使用包含待机模式(standby mode)、写入逻辑一 (1)操作、写入逻辑零(0)操作、以及读取操作的基本读写操作。 处于待机模式时，位线250及字线240两者的电压为Vdd而用闸流管中之P型基极区的充电状态(charge state)来保持贮存的单元数据。字线240可以当作TCCT DRAM的字线，以及激活与写入致能线230连接的TCCT单元。在写入逻辑一 (1)操作期间，写入致能线230处于脉冲工作状态(pulsed)同时字线240保持于接地位准，这会触发TCCT器件260的闩锁功能。除了施加于位线250的电压保持在低电位以便写入致能线230的脉冲能让TCCT器件260转成闭锁状态(blocking state)以外，写入零(0)操作的偏压方法与写入一 (1)操作的相同。在读取操作期间，字线240保持在低电位，而感测放大器(senseamplifier)会读取位线250的电压或电流之变化。 尽管TCCT-DRAM单元210不需要存取晶体管，TCCT-DRAM单元210的操作还是会有干扰问题，例如在写入零操作期间流失电荷。例如，当选定一个用于写入零操作的TCCT-DRAM单元210时，位线250的偏压位准必须降到接地，这反而造成未被选定的TCCT-DRAM单元270会通过位线250流失电荷。 爰是，亟须有助于解决上述问题的存储器器件和存储器单元结构，以及用于制造该存储器器件及该存储器单元结构的方法。
发明内容
根据一个具体实施例，提供一种包含存取晶体管与门控横向闸流管(GLT)器件的存储器单元。该存取晶体管包含源极节点。该门控横向闸流管(GLT)器件包含与该存取晶体管之源极节点耦合的阳极节点。
阅读以下结合附图的详细说明和专利申请项可更加明白本发明。 图1的电路示意图系图标基于习知闸流管的随机存取存储器(TRAM)单元阵列； 图2的电路示意图系图标习知薄型电容耦合式闸流管(TCCT)-DRAM单元阵列； 图3的方块图系图标可使用本发明具体实施例的存储器系统； 图4的电路示意图系根据本发明之具体实施例图标存储器单元阵列； 图5至图11的横截面图系根据本发明各种具体实施例图标存储器单元以及用于
制造该存储器单元的方法步骤； 图5、图6、图12至图14及图11的横截面图系根据本发明另一具体实施例图标存储器单元以及用于制造该存储器单元的方法步骤；以及， 图15系根据本发明之具体实施例图标在存储器单元之操作期间施加至字线的电压之时序图。
具体实施例方式
以下的详细说明在本质上只是用来示范说明而不是用来限制本发明或本发明的应用及用途。本文使用"示范"的意思是"用来作为例子、实例或图例"。任何描述于本文的"示范"具体实施例不是要让读者认为它比其它具体实施例更佳或有利。所有描述于下文的具体实作都是要让熟谙此艺者能够制造或使用本发明的示范具体实作而不是限制申请专利范围所界定的本发明范畴。此外，希望不受明示或暗示于发明所属之技术领域先前技术
发明内容或实施方式中的理论约束。 为了简洁，本文不详述与下列有关的习知技术晶体管设计及制造、存储器器件的控制、存储器单元编程、存储器单元抹除、以及器件及系统(以及这些器件及系统中的个别操作组件)的其它功能方面。此外，本文图标于各图的连接线旨在表示各种组件之间的示范功能关系及/或物理耦合。应注意，本发明的具体实施例可具有多种替代或附加的功能关系及/或物理联接。 以下的说明会指涉"连接"或"耦合"在一起的组件或节点或特征。如本文所使用的，除非另有明确说明，"连接"是意指一组件、节点或特征与另一组件、节点或特征直接连结(或直接相通)。同样，除非另有明确说明，"耦合"意指一组件、节点或特征与另一组件、节点或特征直接或间接连结(或直接或间接相通)。 在说明内容及申请专利范围中，若有诸如"第一"、"第二"、"第三"、"第四"之类的序数术语是用来区分相同的组件，然而这不一定用来描述特定的顺序或时间次序。应了解，如此使用的术语是可互换的。在适当的情况下，描述于本文的本发明具体实施例都能够以不同于本文所述或图标的顺序制造或操作。 此外，术语"包含"、"包括"、"具有"及其变体旨在涵盖非独占性的包含，这样包含一系列组件的制程、方法、对象或器件不一定受限于这些组件，反而可包含其它未明白列示的组件或该制程、方法、对象或器件的内在组件。 图3为使用本发明具体实施例之存储器系统340的方块图。存储器系统340为示范具体实施例的简图，而实际的系统340也可包含未图标于图3的习知组件、逻辑、组件及功能。存储器系统340可执行的操作包含对于存储器阵列342的写入一 (1)、读取一 (1)、写入零(0)、以及读取零(O))。 存储器系统340包含存储器阵列342，其系包含多个存储器单元而彼等的字线及位线通常是各自排列成横列及直行；横列及直行译码器344、348 ;以及，感测放大器电路346。存储器阵列342包含多个存储器单元300。各个存储器单元是用横列地址及直行地址指定。就特定的存储器单元而言，特定的字线是通过允许或阻止在特定位线上传送、要写入或读出储存组件的讯号(表示逻辑"0"或逻辑"1")来控制对于特定储存组件的存取。如此，各个存储器单元100可储存一个位作为逻辑"0"或逻辑"1"的数据。
存储器阵列342的位线可连接至感测放大器电路346，同时它的字线可连接至横列译码器344。地址及控制讯号系由地址/控制线361输入存储器系统340。地址/控制线316均连接至直行译码器348、感测放大器电路346以及横列译码器344。除了别的以外，地址/控制线316可用来得到读写存储器阵列342的存取权。 直行译码器348系经由直行选择线362上的控制及直行选择讯号来连接至感测放大器电路346。感测放大器电路346通过输入/输出(I/O)数据线363来接收指派给存储器阵列342的输入数据以及输出由存储器阵列342读出的数据。由存储器阵列342中之数个单元读出的数据系藉由激活字线(经由横列译码器344)，这是让所有对应至该字线的存储器单元耦合至各自的位线360(彼等系界定阵列的直行)。也激活一条或更多条位线。当特定的字线以及数条位线被激活用来选定一位或数个位时，与一位线连接的感测放大器电
7路346系藉由测量被激活之位线与参考线的电位差来检出及放大选定位的数据。
图4的电路示意图系根据本发明之具体实施例图标存储器单元的阵列400。在一个具体实施例中，存储器阵列400可实作成为图3存储器系统340的部份存储器阵列342。在图4中，阵列400系图标成有四个存储器单元的区块，该四个存储器单元有相同的构造而且组构为2行X2列。尽管图4的存储器单元阵列400只图标四个存储器单元，熟谙此艺者应了解，在许多实际的实作中，例如TRAM、 SRAM、或DRAM集成电路或NAND或NOR型闪存，存储器单元阵列400可包含数千或更多个此类存储器单元。在以下的说明中，将描述存储器单元中之一个，亦即存储器单元410，即使图4也图标其它3个结构都包含与存储器单元410相同的结构。 存储器单元410包含门控横向闸流管(GLT)器件460与MOSFET存取晶体管470。多条控制线用来操作包含第一字线420、第二字线430、第三字线440、以及位线450的存储器单元410。 取决于实作，M0SFET存取晶体管470可包含NM0S存取晶体管或者PM0S存取晶体管。此外，尽管术语"MOSFET"是指称有金属栅极与氧化物栅极绝缘体(oxide gateinsulator)的器件，该术语仍可用来指称任何由上而下包含导电栅极(不管是金属还是其它导电材料)、栅极绝缘体(不管是氧化物还是其它绝缘体)、半导体基板(不管是硅还是其它半导体材料)的半导体器件。 该GLT器件在图4中以组件符号460表示。虽然未图标，应了解，如图11所示，GLT器件460包含闸流管(未图标)与连接至该闸流管的金属氧化半导体(MOS)电容器(未图标)。 一般而言，该闸流管为双稳态、三端子器件，其系包含栅极465、阳极区462、阴极区464、以及配置在阳极区462与阴极区464之间的一对基极区(未图标)。制作阳极区462的接触点以建立阳极端子，阴极区464的接触点以建立阴极端子，以与门极465的接触点以建立栅极端子。在阳极区462与基极区中之一个之间、在该对基极区之间、以及在基极区中之另一个与阴极区464之间形成PN或NP接面。在GLT器件460 (在图4中以组件符号460表示)中，该MOS电容器(未图标)系连接至闸流管(未图标)之基极区的其中一个。
在存储器单元410之示范具体实施例中，以下用图5至图11来描述，MOSFET存取晶体管470包含NMOS存取晶体管，而GLT器件460包含耦合至MOS电容器(图4未标示)的PNPN闸流管(图4未标示)。该PNPN闸流管包含配置成PNPN组构的栅极465、 P型阳极区462、 N型基极区(未图标)、P型基极区(未图标)、以及N型阴极区464，其中N型及P型基极区是在P型阳极区462与N型阴极区464之间横向排列。如上述，制作P型阳极区462、N型阴极区464、以与门极465的接触点。在P型阳极区462及N型基极区之间形成PN接面，在N型基极区及P型基极区之间形成另一 PN接面，以及在P型基极及N型阴极区464之间形成另一 PN接面。在这些具体实施例中，P型阳极区/N型基极区以及P型基极区/N型阴极区系用作双极器件。GLT器件460的MOS电容器包含栅极465及P型基极区、以及配置在栅极465及P型基极区之间的栅极绝缘层。该栅极绝缘层系用作电容器介电质。N型基极区与P型基极区相互毗邻。MOS电容器连接至闸流管的P型基极区。在替代示范具体实施例中，MOSFET存取晶体管470包含PMOS存取晶体管，而GLT器件460包含耦合至MOS电容器的闸流管。在此一替代具体实施例中，该闸流管包含配置成NPNP组构的双极器件，而MOS电容器连接至该双极器件的N型基极。
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M0SFET存取晶体管470包含在节点448耦合至GLT器件460之阳极端子462的源极区474、在节点444耦合至位4450的漏极区472、以及在节点441耦合至第一字线420的栅极475。 图5至图11的横截面图系根据本发明各种具体实施例图标存储器单元500以及用于制造该存储器单元500的方法步骤。熟谙此艺者应了解，存储器单元500可能为海量存储器单元(在集成电路中互连)之中的一个。在一个具体实施例中，存储器单元500可实作成在图4存储器阵列400内的存储器单元之中的一个。在描述于下文的示范具体实施例中，示范存储器单元500包含N型沟道MOS(NMOS)存取晶体管510以及包含耦合至MOS电容器之PNPN闸流管的GLT器件520。不过，如以下所解释的，类似的方法步骤可用来制造另一包含P型沟道MOS(PMOS)存取晶体管以及包含耦合至MOS电容器之NPNP闸流管的GLT器件的存储器单元。 制造存储器单元、MOS晶体管以与门流体的各种步骤已为众所周知，所以为求简洁，本文只简述许多习知的步骤或整个省略而不再描述习知制程的细节。如上述，应以非限制方式解释用于本文的术语"MOS晶体管"用来指称任何由上而下包含导电栅极、栅极绝缘体、半导体基板的半导体器件。 制造存储器单元500的初始步骤都是习知步骤，故而以图5图标由这些步骤得到的结构，但是初始步骤本身不图标而且不予详述。制造是由提供要制作存储器单元500于其上或其中的半导体结构或基板505开始。半导体基板505可为块体半导体材料或者绝缘体上覆半导体(SOI)基板。根据本发明图标于图5的具体实施例，图中半导体基板505为在用承载晶圆(carrier wafer)或基板525支撑之埋藏氧化物绝缘层(buried oxideinsulating layer) 530上或上方配置至少一薄层之半导体材料540的(SOI)结构505藉此配置埋藏氧化物绝缘层530于承载晶圆525及半导体层540之间。熟谙半导体技艺者明白，半导体层540可为硅层、锗层、砷化镓层、或其它半导体材料。在一个具体实施例中，半导体层540在埋藏氧化物绝缘层530上包含单晶硅薄层。该单晶硅薄层可为有(100)表面晶体取向的硅基板。该薄硅层有至少约l至35欧姆每平方的电阻率较佳。如本文所使用的，术语"硅层"会用来涵盖常用于半导体工业的相对纯硅材料或轻度掺杂杂质的单晶硅材料，以及混合少量其它元素(例如，锗、碳、及其类似物)以及杂质掺杂元素(例如硼、磷、及砷)的硅以形成实质单晶半导体材料。在一个具体实施例中，例如，埋藏氧化物绝缘层530可为厚约50至200奈米为较佳的二氧化硅层。 视需要的氧化物保护层560可沉积于半导体层540上方以保护半导体层540不受损以及协助在后续植入步骤期间控制植入深度。在一个具体实施例中，例如，氧化物保护层560可为厚约10至20奈米为较佳的二氧化硅层。 如图6所示，取决于MOS晶体管510的导电型，半导体层540至少有一部份可用N型导电性决定杂质或P型导电性决定杂质掺杂。在图标于图6之晶体管的NMOS具体实施例中，半导体层540用P型导电性决定杂质掺杂以在半导体层540中制成P型阱区532、534。杂质掺杂，例如，可利用掺杂离子(例如，硼)的植入以及后续的热退火。在PMOS具体实施例(未图标于图6)中，该半导体层可掺杂N型导电性决定杂质以在半导体层540中制成N型阱区(未图标)。杂质掺杂，例如，可利用掺杂离子(例如，磷与砷)的植入以及后续的热退火。
—旦形成P型阱区532、534后，可选择性去除一部份的氧化物保护层560，可蚀刻进入半导体层540的沟槽以便在相邻存储器单元之间形成介电质隔离区(未图标)。例如，存储器单元500与其它存储器单元(未图标)的电性隔离可利用介电质隔离区(未图标)，用浅沟槽隔离(STI)区较佳。众所周知，有许多可用来形成STI的制程，故而本文不需详述该制程。 一般而言，STI包含浅沟槽，其系蚀刻进入半导体层540的表面，随后填满绝缘材料。在沟槽填满绝缘材料(例如，氧化物)后，常用例如化学机械平坦化(CMP)法使该表面平坦化。 在杂质掺杂区表面形成一层栅极绝缘材料562，以及形成分别上覆栅极绝缘材料562与杂质掺杂P型阱区532、534的栅极566、574。该层栅极绝缘材料562可为一层热成长二氧化硅，或替换地，沉积绝缘体(例如，氧化硅、氮化硅)，或具有相对于二氧化硅之高电介质常数(k)的绝缘材料。"高电介质常数介电质"材料系包含硅酸锆与铪及其氧化物(包含，但不受限于，氧化铪(Hf02)、硅酸铪(HfSiO)、或其类似物。沉积绝缘体的沉积，例如，可利用化学气相沉积(CVD)法，低压化学气相沉积(LPCVD)法，电浆增强化学气相沉积(PECVD)法或原子层沉积(ALD)法。沉积栅极绝缘层562有约1至10奈米的厚度为较佳，然而实际厚度可由实作电路决定。 利用沉积、图样化、以及蚀刻一层金属或多晶硅(一层未掺杂多晶硅为较佳)来形成栅极566、574为较佳。栅极566、574在半导体层540中形成于P型阱区532、534上方，通常厚约100至300奈米。例如，可利用CVD反应(例如，低压化学气相沉积(LPCVD))的硅烷(SiH4)还原来沉积该多晶硅。 在栅极566、574形成后，视需要在栅极574上方可形成屏蔽层(未图标)，以及用N型导电性决定杂质掺杂至少一部份P型阱区532的表面以在毗邻栅极绝缘层562的半导体层540中制成轻度掺杂延伸区544、548。杂质掺杂，例如，可利用掺杂离子(例如，砷)的植入以及后续的热退火。在PMOS具体实施例(未图标于图6)中，可用P型导电性决定杂质掺杂半导体层540以在半导体层540中制成轻度掺杂延伸区。杂质掺杂，例如，可利用掺杂离子(例如，二氟化硼(BF2))的植入以及后续的热退火。 根据一个具体实施例的方法依照图7至图11继续进行。根据另一具体实施例的方法则如图12至图14及图ll所示继续进行。 如图7所示，共形沉积(conformally d印osit)由绝缘材料569 (例如，氧化硅及/或氮化硅的介电层)构成的毯覆层(blanket layer)，其系覆盖栅极566、574以及包含轻度掺杂延伸区544、548之半导体层540的暴露部份。然后，绝缘材料毯覆层569涂上一层感光材料(例如，光阻剂)，以及加以图样化以留下其余部份575以及暴露毯覆绝缘层569的选定部份。然后，例如，用反应离子蚀刻法(RIE)非等向蚀刻(anisotropicallyetch)毯覆绝缘层569的暴露部份(蚀刻剂用箭头595表示)。例如，在CHFyCFp或SFe化学中，可蚀刻氧化硅及氮化硅。 如图8所示，绝缘材料毯覆层569系经非等向蚀刻成可在栅极566的侧壁上形成侧壁间隔体564以及在栅极574的侧壁上形成侧壁间隔体572及绝缘间隔体区块570。绝缘间隔体区块570系覆盖一部份半导体层540、一部份栅极574、以与门极574的侧壁。然后，在植入后，去除该感光材料的其余部份575。 如图9所示，在栅极566、574上方可涂上一层屏蔽材料586、588，例如， 一层光阻剂。然后，可图样化该层屏蔽材料以提供离子植入屏蔽(ion implant mask)来暴露半导体 层540中对应至漏极区542、源极/基极区550、及阴极区558之最终位置的区域。漏极区 542、源极/基极区550、以及阴极区558的植入用箭头596表示，在此示范具体实施例中，系 植入N型导电性决定离子(例如，磷或砷)。在替代具体实施例中，半导体层的暴露区域可 植入P型导电性决定离子(例如，硼)。然后，去除该层屏蔽材料586、588。
如图10所示，在图标于图9的植入步骤后，在器件500上方，提供离子植入屏蔽 584、585，其系暴露源极/基极区550之狭窄部份，以及覆盖器件500包含NMOS晶体管结构 510的其余部份以及一部份闸流管器件520。离子植入屏蔽584、585可包含带有图样的光 阻剂层，其系包含与源极/基极区550之狭窄部份对应的开孔。使用高能离子束植入P型 导电性决定离子(图10中用箭头597表示)于源极/基极区550的暴露狭窄部份以形成 GLT器件520的P型阳极区552。形成P型阳极区552会把N型源极/基极区550分成两个 部份存取晶体管510的N型源极接面550与GLT器件520的N型基极区554。 P型阳极区 552系配置于存取晶体管510的N型源极区550和GLT器件520的N型基极区554之间。
如图11所示，其系藉由暴露存储器单元500于时间受控制的高温来完成快速热退 火(RTA)步骤。该RTA步骤系电激活(electrically activate)轻度掺杂延伸区544、548、 N型漏极区542、 N型源极区550、 P型阳极区552、 N型基极区554、以及N型阴极区558之 中的离子以及使植入这些区域的掺杂离子向外横向扩散。可在N型漏极区542、栅极566、 574以及N型阴极区558之暴露区、N型源极区550和P型阳极区552的表面上形成硅化物 区(silicide region)559。硅化物区559提供用于使接触点电耦合至这些区域的机构，包 含至存取晶体管510之N型源极区550与GLT器件520之P型阳极区552的单一接触点。
图5、图6、图12至图14的横截面图系根据本发明的替代具体实施例图标存储器 单元500以及用于制造该存储器单元500的替代方法步骤。在图标于图12至图14的示范 具体实施例中，在植入图6轻度掺杂延伸区544、548后以及在形成侧壁间隔体564、572及 绝缘间隔体区块570之前，再植入N型漏极区542、N型源极/基极区550、以及N型阴极区 558。 如图12所示，随后在栅极566、574上方涂上一层屏蔽材料586、588(例如，一层光 阻剂)。图样化该层屏蔽材料以形成离子植入屏蔽586,588来暴露半导体层540中对应至 漏极区542、源极/基极区550、阴极区558之最终位置的区域。漏极区542、源极/基极区 550、以及阴极区558的植入用箭头602表示。在此示范具体实施例中，系植入N型导电性 决定离子(例如，磷或砷)。在替代具体实施例中，半导体层的暴露区域可植入P型导电性 决定离子(例如，硼)。然后，在植入后去除该离子植入屏蔽。 如图13所示，共形沉积由绝缘材料569(例如，氧化硅及/或氮化硅的介电层)构 成的毯覆层，其系覆盖栅极566、574以及半导体层540的暴露部份(包含在半导体层540 之中的轻度掺杂延伸区544、548、 N型源极/基极区550、 N型漏极区542、以及N型阴极区 558)。绝缘材料毯覆层569涂上一层感光材料(例如，光阻剂)，以及加以图样化以留下其 余部份575以及暴露毯覆绝缘层569的选定部份。然后，例如，利用反应离子蚀刻法(RIE) 以蚀刻剂(在图13中以箭头604表示)非等向蚀刻毯覆绝缘层569的暴露部份。例如，在 CHF3、 CFp或SF6化学中，可蚀刻氧化硅及氮化硅。 如图14所示，绝缘材料毯覆层569系经非等向蚀刻成可形成在栅极566的侧壁上的侧壁间隔体564以及形成在栅极574的侧壁上的侧壁间隔体572及绝缘间隔体区块570。 绝缘间隔体区块570系覆盖一部份源极/基极区550、一部份栅极574、以与门极574的侧 壁。然后，去除该感光材料的其余部份575。 在器件500上方提供离子植入屏蔽584、585，其系暴露源极/基极区550的狭窄部 份，以及覆盖器件500包含NMOS晶体管结构510的其余部份与部份闸流管器件520。使用 高能离子束，植入P型导电性决定离子(在图14中以箭头597表示)于源极/基极区550 的狭窄部份以形成GLT器件520的P型阳极区552。形成P型阳极区552会把N型源极/ 基极区550分成两个部份存取晶体管510的N型源极接面550与GLT器件520的N型基 极区554。 P型阳极区552系配置于存取晶体管510的N型源极区550和GLT器件520的 N型基极区554之间。然后，进一步进行以上在说明图11时提及的加工。
图标于图11的存储器单元500可用习知步骤(未图标)来完成，例如沉积一层 介电质材料、蚀刻穿过介电质材料的开孔、以及形成延伸穿过开孔以电性接触N型漏极区 542、N型阴极区558、N型源极区550、以及P型阳极区552的金属化，及/或这些栅极结构。 例如，可形成数层互连金属化以使字线与N型阴极区558连接，以接触与字线耦合的栅极 566、574，以及以使位线与N型漏极区542连接。也可进一步施加及图样化数层层间介电质 材料，互连金属化的附加层、及其类似者以实现实作集成电路的适当电路功能。
因此，如图11所示，存储器单元500包含NMOS存取晶体管510与在半导体层540 上制成与NMOS存取晶体管510毗邻的GLT器件520。 GLT器件520包含与MOS电容器534、 568、574耦合的横向PNPN闸流管。该横向PNPN闸流管包含P型、N型交替的材料，其系包 含P型阳极区552、N型基极区554、P型基极区534、以及N型阴极区558，其中基极区534、 554是在P型阳极区552与N型阴极区558之间横向排列。NMOS存取晶体管510的N型 源极区550耦合至GLT器件520的P型阳极区552。使N型源极区550与P型阳极区552 耦合可防止GLT器件520经由泄露电流流失电荷，例如，于待机模式期间。NMOS存取晶体 管510的N型源极区550能阻挡电荷由GLT器件520的P型阳极区552泄露，因为存取晶 体管是处于关闭状态。PN接面CL)是形成于P型阳极区552与N型基极区554之间，另一 PN接面(J2)是形成于N型基极区554与P型基极区534之间，以及另一PN接面(J3)是形 成于P型基极534与N型阴极区558之间。在这些具体实施例中，P型阳极区/N型基极区 552、554以及P型基极区/N型阴极区534、558系用作双极器件。GLT器件520的MOS电容 器534、568、574包含栅极574、P型基极区534、以及配置在栅极574及P型基极区534之间 的栅极绝缘层568。栅极绝缘层568系用作电容器介电质。N型基极区554与P型基极区 534相互毗邻。当P型阳极区552对于N型阴极区558有正电位(+VA)(以与门极574没有 外加电压)时，则接面卫与^有顺向偏压，而接面卫有逆向偏压。当卫有逆向偏压时，不 导通发生(关闭状态)。如果施加于P型阳极区552的正电位(+VA)提高超过闸流管的崩 溃电压(VBK)，2会突崩溃(avalanche breakdown)以与门流体开始导通(打开状态)。如 果在栅极574施加正电位(Ve)(相对于N型阴极区558)，则接面J2的崩溃会出现在数值较 低的正电位(+VA)。藉由选择适当的Ve值，可使闸流管立即切换成打开状态。
MOS电容器534、568、574系与闸流管的P型基极区534电容耦合，且保有电荷从而 可控制闸流管的P型基极区534的电位。P型基极区534的电压位准可决定是否触发N型 基极区554、 P型基极区534、以及N型阴极区558的NPN双极作用。在替代示范具体实施
12例中，M0SFET存取晶体管510包含PM0S存取晶体管，而GLT器件520包含配置成NPNP组 构的闸流管，其中MOS电容器系连接至闸流管的N型基极。 如图4及图11所示，M0SFET存取晶体管510包含与GLT器件520之阳极区552耦 合的源极区548/550、与位线450耦合的漏极区542/544、以及与第一字线420耦合的栅极 566。如以下在参考图15以及继续参考图4及图11时所描述的，存储器单元500的操作会 使用多条控制线，这些控制线包含第一字线420、与GLT器件520之栅极574耦合的第二字 线、连接至GLT器件520之阴极558的第三字线430、以及位线450。如以下在参考图15时 所描述的，除了别的以外，此存储器单元500配置可防止储存电荷在写入操作期间放电。
图15的时序图系根据本发明之具体实施例图标在存储器单元400操作期间施加 于存储器单元400之字线420、430、440的电压波形1510、 1520、 1530。以下参考图4及图 ll来描述图15。 图标于图4及图11的存储器单元400可在以下各种模式中之任一模式下操作 待机模式1580、写入一 (1)模式1590、读取一 (1)模式1592、写入零(0)模式1594、以及读 取零(0)模式1596。在激活第一字线420时，施加于第一字线420的电压波形1510由低 位准(例如，接地或0.0伏特)转变为高位准(例如，等于1.2伏特的Vdd)。在写入一 (1) 模式1590的写入一 (1)操作期间激活第二字线430时，或在写入零(0)模式1594的写入 零(0)操作期间激活第二字线430时，施加于第二字线430的电压波形1520由低位准(例 如，-1. 5伏特)转变为高位准(例如，O. 0伏特)。在使第三字线440失活时，施加于第三 字线440的电压波形1530由高位准(例如，等于1. 2伏特的Vdd)转变为低位准(例如，接 地或0. 0伏特)。施加于位线450的电压波形1540则取决于操作模式而在高位准(例如， 等于1. 2伏特的Vdd)与低位准(例如，接地或0. 0伏特)之间转变。 处于待机模式1580时，第三字线440保持高电位(Vdd)(例如，1. 2伏特)，同时施 加负偏压至第二字线430与位线450，而第一字线420保持低电压。在一个示范具体实施例 中，高电压(Vdd)的数值可在0. 5伏特至3. 0伏特之间，而负偏压的数值可在-1伏特至_3 伏特之间。 在任一写入操作期间，存储器单元400的激活是利用施加高电压(Vdd)至第一字 线420，以及施加低电压至第三字线440以"打开"存储器单元400的NMOS存取晶体管510。 当第三字线440相对于GLT器件520的阳极区552是处于低电压时，GLT器件520中没有电 流流动直到有电压脉冲1522(例如，O. 0伏特)施加于第二字线430。同样，当有电压脉冲 1522施加于第二字线430以及第三字线440相对于GLT器件520的阳极区552是处于低 电压时，GLT器件520中有电流流动。对于在写入一 (1)模式1590期间出现的写入一 (1) 操作是施加高电位(Vdd)于位线450。对于在写入零(0)模式1594期间出现的写入零(0) 操作是施加低电压(例如，O至0. 5伏特)于位线450。 存储器单元400的选定是利用施加高电压(Vdd)至第一字线420以及施加低电压 至第三字线440或使其接地以"打开"存储器单元400的NMOS存取晶体管510。为了以读 取一 (1)模式1592读取存储器单元400，使位线450预充电(pre-charge)至接地(0. 0伏 特)。如果预充电位线450的位准能被充电，则感测放大器电路鉴定读取的数据为"1"。为 了以读取零(0)模式1596读取存储器单元400，使位线预充电至接地(O.O伏特)。如果预 充电位线450的位准没有改变，则感测放大器电路鉴定读取的数据为"O"。
尽管在以上的详细说明中已提出至少一个示范具体实施例，应了解，仍存在许多 变体。也应了解，该或这些示范具体实施例只是实施例，而且不希望以任何方式来限定本发 明的范畴、应用范围、或组构。反之，上述详细说明是要让熟谙此艺者有个方便的发展蓝图 用来具体实作该或这些示范具体实施例。应了解，在功能及组件配置上可做出不同的改变 而不脱离由申请专利范围及其合法等价陈述界定的本发明范畴。
权利要求
一种存储器单元(410)，包括包括源极节点(474)的存取晶体管(470)；以及门控横向闸流管(GLT)器件(460)，包括与该存取晶体管(470)的该源极节点(474)耦合的阳极节点(462)。
2. 如权利要求1所述的存储器单元(410)，其中，该存取晶体管(470)进一步包括 与第一字线(420)耦合的第一栅极(475)。
3. 如权利要求2所述的存储器单元(410)，进一步包括 位线(450)，以及其中，该存取晶体管(470)进一步包括 与该位线(450)耦合的漏极节点(472)。
4. 如权利要求3所述的存储器单元(410)，其中，该GLT器件(460)进一步包括 与第二字线(430)耦合的第二栅极(465)。
5. 如权利要求4所述的存储器单元(410)，进一步包括 第三字线(440)，以及其中，该GLT器件(460)进一步包括 与该第三字线(440)耦合的阴极节点(464)。
6. 如权利要求1所述的存储器单元(410)，其中，该存取晶体管(470)包括 N型沟道场效应存取晶体管(470)。
7. 如权利要求6所述的存储器单元(410)，其中，该GLT器件(460)包括 包括P型基极(552)的第一PN器件(552、554); 与该第一PN器件(552、554)毗邻的第二PN器件(534、558);以及 连接至该第一PN器件(552、554)的该P型基极(552)的电容器(574、568、534)。
8. 如权利要求1所述的存储器单元(410)，其中，该存取晶体管(470)包括 P型沟道场效应存取晶体管(470)。
9. 如权利要求8所述的存储器单元(410)，其中，该GLT器件(460)包括 包括N型基极(552)的第一NP双极器件(552、554);与该第一NP双极器件(552、554)毗邻的第二NP双极器件(534、558);以及 连接至该第一NP双极器件的该N型基极(552)的电容器(574、568、534)。
10. —种存储器器件(340)，包括多个存储器单元(410)，这些存储器单元(410)的每个包括 存取晶体管(470)，包括与第一节点(448)耦合的源极节点(474);以及 门控横向闸流管(GLT)器件(460)，包括在该第一节点(448)处与该源极节点(474)耦合的阳极节点(462)，其中，该存取晶体 管(470)的该源极节点(474)防止电荷由该GLT器件(460)的该阳极节点(462)泄露。
11. 如权利要求10所述的存储器器件(340)，其中，该存取晶体管(470)进一步包括 与第二节点(441)耦合的第一栅极(475)，其中，该栅极耦合至第一字线(420)。
12. 如权利要求ll所述的存储器器件(340)，其中，这些存储器单元(410)的每个进一 步包括位线(450)，以及其中，该存取晶体管(470)进一步包括 在第三节点(444)处与该位线(450)耦合的漏极节点(472)。
13. 如权利要求12所述的存储器器件(340)，其中，该GLT器件(460)进一步包括 与该第二节点(441)耦合的第二栅极，其中，该第二栅极耦合至第二字线(430)。
14. 如权利要求13所述的存储器器件(340)，其中，这些存储器单元(410)的每个进一 步包括第三字线(440)，以及其中，该GLT器件(460)进一步包括 在第四节点(446)处与该第三字线(440)耦合的阴极节点(464)。
15. 如权利要求10所述的存储器器件(340)，其中，该存取晶体管(470)包括 包括N型源极区(550)的N型沟道场效应存取晶体管(470)。
16. 如权利要求15所述的存储器器件(340)，其中，该GLT器件(460)包括 包含P型基极(534)的第一 PN器件；与该第一 PN器件毗邻的第二 PN器件，其中，该第二 PN器件包括P型阳极区(552)，以 及其中，该N型沟道场效应存取晶体管(470)的该N型源极区(550)阻挡电荷由该P型阳 极区(552)泄露；以及与该第一PN器件的该P型基极电容耦合的电容器(534、568、574)，其中，该电容器 (534、568、574)控制该第一 PN器件的该P型基极(534)的电位。
17. 如权利要求10所述的存储器器件(340)，其中，该存取晶体管(470)包括 包括P型源极区(550)的P型沟道场效应存取晶体管(470)。
18. 如权利要求17所述的存储器器件(340)，其中，该GLT器件(460)包括 包括N型基极(534)的第一 NP双极器件；与该第一 NP双极器件毗邻的第二 NP双极器件，其中，该第二 NP器件包括N型阳极区 (552)，以及其中，该P型沟道场效应存取晶体管(470)的该P型源极区(550)阻挡电荷由 该N型阳极区(552)泄露；以及与该第一 NP双极器件的该N型基极电容耦合的电容器(534、568、574)，其中，该电容器 (534、568、574)控制该第一 NP器件的该N型基极(534)的电位。
19. 一种集成电路，包括 存储器单元(410)，包括 第一字线(420); 第二字线(430); 第三字线(440);位线(450);存取晶体管(470)，包括与第一节点(448)耦合的源极节点(474);与第二节点(441)耦合的第一栅极(475)，其中，该栅极耦合至该第一字线(420); 在第三节点(444)处与该位线(450)耦合的漏极节点(472);以及 门控横向闸流管(GLT)器件(460)，包括在该第一节点(448)处与该源极节点(474)耦合的阳极节点(462);与该第二节点(441)耦合的第二栅极，其中，该第二栅极耦合至该第二字线(430);以及与第四节点(446)耦合的阴极节点(464);以及耦合至该阴极节点(464)的该第三字线(440)。
20.如权利要求19所述的集成电路，其中，该存取晶体管(470)包括N型沟道场效应存 取晶体管(470)，以及其中，该GLT器件(460)包括包括P型基极的第一 PN器件；与该第 一 PN器件舭邻的第二 PN器件；以及连接至该第一 PN器件的该P型基极的电容器。
全文摘要
提供一种存储器单元(410)，其系包含存取晶体管(470)与门控横向闸流管(GLT)器件(460)。该存取晶体管(470)包含源极节点(474)。该门控横向闸流管(GLT)器件(460)包含与该存取晶体管(470)之该源极节点(474)耦合的阳极节点(462)。
文档编号G11C11/39GK101711411SQ200880016711
公开日2010年5月19日 申请日期2008年3月14日 优先权日2007年3月28日
发明者H-J·周 申请人:先进微装置公司