具有本地列选择线的存储器架构的制作方法

专利名称：具有本地列选择线的存储器架构的制作方法
技术领域：
本发明大体来说涉及集成电路存储器系统，且更明确地说，涉及包含具有耦合到 与存储器的一个选择相关联的列选择栅极的列选择线的存储器阵列的存储器系统。
背景技术：
电子系统中的存储器系统通常用来存储供在稍后时间检索的数据。存储器系统以 不同类型的存储器出现。举例来说， 一种类型的存储器是"易失性"存储器，其可仅
在被供电时存储数据。易失性存储器系统通常被设计为动态随机存取存储器(DRAM) 或静态随机存取存储器(SRAM)系统，其各自具有不同的存储器单元配置。这些类 型的存储器系统通常在计算机系统及其它基于处理器的系统中用于存储在处理期间使 用的数据。另一类型的存储器系统是"非易失性"存储器系统，其甚至可在未被供电 时存储数据。存在用于非易失性存储器的不同设计，包含NAND型快闪存储器及NOR 型快闪存储器，其各自具有不同的存储器单元布置及存取由存储器单元存储的数据的 方式。非易失性存储器系统用于其中应连续存储数据(甚至在包含非易失性存储器的 电子系统被关断时)的应用中。蜂窝式电话、数字相机、个人数字助理、数字音乐播 放器是其中使用非易失性存储器系统的 一些实例。
存储器系统还可以不同的形式来实施。举例来说，存储器系统可实施为个别存储 器装置。个别存储器装置可电耦合且一起安装于共用衬底上以形成存储器模块，所述 存储器模块接着耦合到电子系统，例如计算机系统。个别存储器装置还可电耦合且安 装到其上还安装有电子系统的其它组件的衬底。存储器系统还可被"嵌入"于电子系 统中。也就是说，存储器系统与电系统的其它电路一起形成于共用半导体上。如先前 论述所说明，存储器系统以不同类型及布置出现且用于广范的电子系统中。
通常需要存储器系统具有快速存取时间。也就是说，从存储器系统中检索数据所 需的时间越少，对所述存储器系统的需要就越大。减少存储器系统的存取时间所采取 的一种途径是更精确地控制存储器电路的内部操作及定时，例如在将信号驱动到信号 线上时及在电路启动及被解除启动时进行控制。通过精确地控制定时及操作，存储器 系统可在最少时间量内提供来自所请求存储器位置中的数据同时仍包含充足的定时余 量以允许制造中的变化及可影响存储器系统性能的操作条件。然而，同许多电系统一 样，物理局限性限制了控制存储器系统的操作的精确度。 一个实例是信号线的电负载。 如已知，对于较长的信号线，电负载通常较大。电负载也受耦合到信号线的电路元件的数目的影响。当信号在相对较长的信号线或耦合到许多电路元件的信号线上传播时， 必须考虑到驱动到信号线上的信号中的信号响应的劣化及所产生的延迟。通常，"最 坏情况"定时用作用于确定存储器系统的操作及内部定时的基础。使用最坏情况定时 导致通常比在对内部操作及定时进行更精确的控制的情况下所实现的存取时间大的存 取时间。通常还需要存储器系统具有低功率消耗及小形状因数。这些因数通常彼此竞 争，且所产生的存储器系统的设计是各种考虑因素的折中。
因此，需要存储器阵列架构的替代途径，其提供对内部操作及定时的更精确的控 制，同时还减小存储器系统的功率消耗及布局大小而不损害存储器系统性能。


图1是存储器阵列的多库布置的经简化框图。
图2是表示图1的多库布置的一部分的存储器单元阵列的经简化框图。 图3是图解说明图2及4的列选择线上的信号响应的实例的信号图。 图4是根据本发明实施例的存储器单元阵列的经简化框图。 图5是包含本发明实施例的存储器系统的框图。
图6是图解说明图5的同步存储器装置的基于处理器的系统的功能框图。
具体实施例方式
以下将陈述某些细节以提供对本发明实施例的充分理解。然而，所属领域的技术 人员将明了可在没有这些特定细节的情况下实践本发明的实施例。此外，本文中所描 述的本发明的特定实施例以实例方式提供且不应用于将本发明的范围限制于这些特定 实施例。在其它情况中，未详细地显示众所周知的电路、控制信号、定时协议及软件 操作以避免不必要地使本发明含糊不清。
图1是存储器单元阵列10的存储器库布置的经简化框图。显示了八个存储器库 100到107。每一存储器库100到107包含第一半部及第二半部(作为上半部及下半部 定位于图1中)。虽然图1中所图解说明的布置不与特定存储器大小相关联，但存储 器阵列10的实例性大小是四吉位，其中存储器库100到107中的每一者包含512兆位 (每半部库256兆位)。本发明的替代实施例具有不同大小的存储器阵列。已经以实 例方式提供了特定大小，且其不打算将本发明限制于任一特定存储器容量。图l进一 步图解说明由虚线矩形识别的四分之一库部分110。图2及4图解说明四分之一库部 分110的更详细布置。
图2图解说明现有技术存储器阵列的一部分的经简化框图。如先前所论述，图2 中所图解说明的部分表示图1中所图解说明的存储器库100到107的四分之一，且将 称为"四分之一库"200。图2的框图表示存储器单元及相关电路的总体布置，如所属 领域的技术人员已知。在本实例中，四分之一库200被分为由行解码器通常位于其中的区域204分离的 两个半部210、 220。所述行解码器为常规行解码器。每一半部210、 220被划分为由 相应的感测放大器区域234分离的33个区段230。每一区段230在逻辑上(通过列地 址)被划分为两个子区段。存储器单元在区段230中布置成存储器单元行及存储器单 元列(未显示)且耦合到相应的存储器列的常规感测放大器通常位于感测放大器区域 234中。如已知，所述存储器单元行由字线(未显示)表示。虽然未显示，但四分之 一库200的字线平行于感测放大器区域234布置且所述列垂直于感测放大器区域234 布置。在图2的布置中，区段230的存储器列耦合到两个组的感测放大器中的一组， 其中每一组位于邻近所述区段的感测放大器区域234中。在特定实例中，区段230中 的每一者均包含布置为512个存储器单元行x 4,096 (4K)个存储器单元列的2M的 存储器单元(应注意，在每一半部210、 220中的33个区段中，31个区段具有4,096 个列而剩余两个区段具有一半数目的列，即，2,048个)。在此实例中，四分之一库 200具有128兆位数据的容量。
与四分之一库200相关联的是32个组的"帮助程序触发器"("HFF" ) 240。 如已知，所述HFF锁存由存储器单元存取的数据输出。在本实例中，每一组HFF240 包含16个HFF，对于四分之一库200总共512个HFF。相应组的HFF 240的16个HFF 通过本地输入输出("LIO")线耦合到两个区段230 (来自半部210的一个区段及来 自半部220的另一区段)的存储器列，所述本地输入输出线在相应的感测放大器区域 234中大体延伸跨越两个半部210、 220。在图2中所述LIO线将称为"对"，因为通 常使用互补信号线对来实施LIO线。列选择("CS")栅极(未显示)用于将相应的 存储器列选择性地耦合到(通过将相应的感测放大器耦合到)所述LIO对。特定CS 栅极由延伸半部210、 220长度的相应CS线启动。经启动CS栅极将来自选定感测放 大器的数据耦合到相应组的HFF。图2中图解说明两条CS线242、 244且其将用于描 述四分之一库200的操作。然而，将了解，存在许多CS线，但未显示于图2中。特 定CS线由CS解码器250选择以将对应于存储器地址的存储器列耦合到相应的LIO 对且又耦合到相应组的HFF 240。
虽然所属领域的技术人员已知四分之一块200的操作，但提供操作的简要实例。 当存取对应于所请求存储器地址的四分之一块200的存储器单元时，对存储器地址进 行解码，使得行解码器启动来自两个不同区段230的两个字线(g卩，两个存储器单元 行)(在图2中表示为字线260)。如已知，经启动字线与两个区段230的存储器列 的交叉处的存储器单元耦合到相应的感测放大器。如先前所论述， 一区段的列耦合到 的感测放大器位于邻近具有经启动字线260的区段的感测放大器区域234中。对应于 所请求存储器地址的CS线由CS解码器250驱动以启动将特定列耦合到LIO对的CS 栅极。在本实例中，与邻近具有经启动字线260的区段230的感测放大器区域234相 关联的16个LIO对耦合到区段230中的16个相应列。也就是说，CS线242启动32 个CS栅极以将32个列(每邻近感测放大器区域234八个列)耦合到相应的LIO对且CS线244启动32个CS栅极以将另32个列(每邻近感测放大器区域234八个列)耦 合到相应的LIO对。总共64个列耦合到64个相应的LIO对以提供到四个相应组的 HFF240。因此，来自64个不同存储器单元的数据耦合到相应的HFF。
如先前所论述，四分之一块200的CS线在33个区段230上延伸半部210、 220 的长度且耦合到32个感测放大器区域234中的每一者中的相应CS栅极。通常，CS 线垂直于字线且平行于列布置。CS线中的每一者在其长度上耦合到256个CS栅极(8 个栅极/感测放大器区域x32个感测放大器区域)。每一CS线的物理长度以及在其长 度上耦合到CS栅极致使每一CS线受到重的电负载。因此，在CS线上传播的信号的 响应从一个端到相对端而不同。图3图解说明响应于列解码器启用信号CDE而驱动于 CS线上的信号的信号响应310、 320的实例。信号响应310针对接近例如包含于CS 解码器250中的CS驱动器(未显示)驱动于CS线上的信号且信号响应320针对所述 CS线的相对端处的信号。信号响应310展示出陡的坡度而信号响应320由于CS线上 的电负载而展示出较缓的坡度。信号响应的差异导致从CS线的一个端到另一端的定 时延迟。因此，信号响应的差异致使难以控制启用及停用CS栅极以及所述组的HFF 240的定时。也就是说，与位于CS线远端处(最远离CS驱动器)的感测放大器区域 234相关联的组的HFF 240无法与位于CS线近端处(最接近于相应的CS驱动器)的 那些组的HFF240—样早地被启用(因为启动远端处的CS栅极落后)。此外，从CS 线的一个端到另一端的信号响应差异可因在存储器阵列制造期间发生的工艺变化以及 操作条件的变化(例如温度及电压的改变)而加重。因此，启用及停用CS栅极及HFF 240的定时基于最坏情况方案，其导致较缓慢的定时及因此较缓慢的存储器性能。
图4是根据本发明实施例的存储器阵列的一部分的经简化框图。图4中所图解说 明的部分表示图1中所图解说明的存储器库100到107的四分之一，且将称为"四分 之一库"400。图4的框图表示存储器单元及相关电路的总体布置，如所属领域的技术 人员已知。所属领域的技术人员还将了解，图4中及参照图4所图解说明的存储器阵 列的特定大小、存储器区段及子区段的逻辑及物理布置或存储器阵列的一部分不打算 将本发明的范围限制于本文中所描述的任一特定实施例，而是仅作为实例提供。
四分之一库400包含由区域414分离的第一及第二部分410、 412，多个HFF位 于所述区域414中。在一个实施例中，两个组的64个HFF位于区域414中，与四分 之一库400相关联的总共是128个HFF。部分410 (上部)、412 (下部)中的每一者 包含两个群组(左及右)的存储器区段430。第一及第二部分410、 412的所述群组由 区域420分离。存储器区段430由用于所述区段的感测放大器所处的感测放大器区域 434分离。行解码器位于区域420中。区段430在逻辑上被划分为若干子区段，且CS 解码器440耦合到所述子区段的CS线432。存储器单元布置成行，其由区段430中的 字线(未显示)及列(未显示)表示，且感测放大器区域434的感测放大器耦合到相 应的存储器列。在一个实施例中，四分之一库400表示布置于68个区段430中的128M 的存储器单元。每一区段430均包含布置为512个存储器单元行x 4,096 (4K)个存储器单元列的2M的存储器单元(应注意，所述区段中的60个区段具有4,096个列而 剩余八个区段430具有一半数目的列，gp， 2,048个)。
如先前所论述，用于四分之一库200的CS线延伸所述四分之一库的半部210、 220的长度的长度且垂直于感测放大器区域234布置。与四分之一库200相反，四分 之一库400包含通常在感测放大器区域434中沿区段430的长度延伸的CS线432。 CS线432耦合到用于将感测放大器(即，存储器列)选择性地耦合到LIO对442的 CS栅极。所述CS栅极可位于感测放大器区域434中。在图4中所图解说明的特定实 施例中，CS线432对应于子区段(通常为区段430的一半)且由与所述群组的存储器 区段430相关联的CS解码器440中的一者解码。
四分之一库400包含若干组的LIO对442，其横切部分410、 412的所述群组的 存储器区段430且选择性地耦合到区域414中的所述组的HFF中的一组。四分之一库 200的LIO对在感测放大器区域234中延伸半部210、 220的存储器区段234的长度且 耦合到相应组的16个HFF240。在图4中所图解说明的实施例中， 一群组的存储器区 段的17个子区段共享64个LIO对442，从而形成横切一群组的存储器区段的区段430 的两个组的64个LIO对442且对于四分之一库400总共是八个组的64个LIO对442。
图4图解说明经启动组的CS线450及将64个数据位从区段430的64个存储器 列耦合到HFF的相关联LIO对452。然而，所属领域的技术人员将了解，四分之一库 400包含用于启动将区段430的存储器列耦合到相关联组的LIO对的CS栅极的许多 CS线。
四分之一库400的操作类似于四分之一库200的操作，只是将数据从所请求存储 器列耦合到HFF以提供64个数据位利用以不同于四分之一库200中的方式布置的CS 线432及LIO线442，如以下将更详细地解释。通常，CS线432平行于字线且垂直于 存储器区段430的列布置。LIO对442通常垂直于字线且平行于存储器区段430的列 布置。
在操作中，当存取四分之一块400的对应于所请求存储器地址的存储器单元时， 对所述存储器地址进行解码，使得行解码器启动来自两个不同区段430的两个字线 (即，两个存储器单元行)(在图4中表示为字线460)。如已知，经启动字线与两 个区段430的存储器列的交叉处的存储器单元耦合到相应的感测放大器。如先前所论 述， 一区段的列耦合到的感测放大器位于邻近具有经启动字线460的区段的感测放大 器区域434中的一者中。对应于所请求存储器地址的CS线432由CS解码器440选择 以启动用以将特定列耦合到LIO对442的CS栅极(突出显示的LIO对452表示与存 取操作相关联的LIO对)。在本实例中，来自一个区段430的64个存储器列的数据 通过LIO对452耦合到64个HFF。对于读取操作，64个HFF输出64个数据位。
根据本发明实施例的CS线432的布置形成与用于图2的四分之一库200的CS 线的布置相比在物理上更短的信号线。更短的信号线具有更少的电负载，且因此，从 CS线432的一个端到另一端的信号响应之间存在更少差异。图3图解说明响应于列解码器启用信号CDE而驱动于CS线432上的信号的信号响应330、 340的实例。信号 响应330针对接近例如包含于CS解码器440中的CS驱动器(未显示)驱动于CS线 432上的信号且信号响应340针对CS线432的相对端处的信号。
信号响应330、 340展示出陡的坡度，其中CS线432的两个端之间的定时及响应 有甚小差异。由于近端与远端信号响应之间的较小差异，可较准确地控制并调整CS 栅极及HFF的启用及停用定时。另外，对于参照图4所描述的布置，与四分之一库 200的布置相比，对存储器单元的随机存取的情况的功率消耗较少，因为较少组的感 测放大器被启动以获得输出数据。举例来说，如先前参照四分之一库200所论述，在 数据读取操作期间从数个组的感测放大器获得64个数据位(即，4个组的感测放大器 xl6个位/组)，而对于从四分之一库400，在读取操作期间从一个组的感测放大器获 得64个数据位。
先前所论述的CS线430的布置允许使用共用LIO对442将感测放大器耦合到 HFF。也就是说， 一组LIO对442由一群组的区段430的子区段共享。CS线430由 CS解码器选择以启动用以将感测放大器耦合到LIO对的CS栅极。相反，四分之一库 200的LIO对由来自两个半部210、 220的两个区段230共享。共用LIO对442的益 处在于用于所述四分之一库的HFF的数目比用于现有技术四分之一库200布置的少。 在读取操作时提供64个数据位的实施例中，四分之一库400中包含128个HFF。相 反，四分之一库200包含用以提供64个数据位的512个HFF。
参照图4所描述的实施例已描述为在读取操作期间提供64个数据位。然而，应 了解，本发明的其它实施例可在读取操作期间提供不同数目的数据位。举例来说，根 据本发明替代实施例的存储器阵列可在读取操作期间提供16个数据位。其它实例包含 在读取操作期间提供32个数据位及128个数据位。先前所描述的数据位、CS线及LIO 对的特定数目已经以实例方式提供，且不打算将本发明的范围限制于特定数目。
另外，先前所描述的CS线430及LIO对442的布置允许替代半导体结构设计。 举例来说，在参照四分之一库400所描述的CS线及LIO对的布置中，所述LIO对可 由在制作工艺中比形成所述CS线的传导层更迟地形成的传导层形成。可从使用由稍 后的传导层形成的信号线的较大线间距中获益。
图5是包含具有根据本发明实施例的布置的存储器阵列的存储器系统500的功能 框图。图5中的存储器系统500将被描述为同步动态随机存取存储器(SDRAM)，但 本文中所描述的原理可应用于包含于存储器系统中的任何存储器阵列。举例来说，时 钟启用信号CKE通过时钟信号CLK、 CLK^启用命令解码器534的计时，以锁存所施 加的命令并对其进行解码且产生内部计时及控制信号序列，所述信号控制存储器系统 500的各种组件以执行所施加的命令的功能。当由CKE信号启用时，输入/输出缓冲器 响应于CLK、 CLK"言号分别从存储器系统500传送数据且将数据传送到存储器系统 500中以供读取及写入操作。举例来说，时钟启用信号CKE通过时钟信号CLK、 CLK* 启用命令解码器534的计时，以锁存所施加的命令并对其进行解码且产生内部计时及控制信号序列，所述信号控制存储器系统500的各种组件以执行所施加的命令的功能。
当由CKE信号启用时，输入/输出缓冲器526响应于CLK、 CLK"言号分别从存储器系 统500传送数据且将数据传送到存储器系统500中以供读取及写入操作。
控制逻辑及命令解码器534通常从例如存储器控制器的外部电路(未显示)经由 控制总线CONT接收多个命令及计时信号。所述命令信号包含芯片选择信号CS*、写 入启用信号WE*、列地址选通信号CAS^^及行地址选通信号RAS*，而所述计时信号 包含时钟启用信号CKE—及互补时钟信号CLK、 CLK*，其中"*"标明信号为有效低。 将命令信号CS^ WE*、 CAS*S RAS"区动到对应于特定命令(例如读取命令或写入 命令)的值。时钟启用信号CKE根据CLK、 CLK^信号启用存储器系统500的操作。
存储器系统500进一步包含地址寄存器502，其经由地址总线ADDR接收行、列 及库地址，其中存储器控制器(未显示)通常供应所述地址。地址寄存器502接收分 别施加到行地址锁存器及解码器以及库控制逻辑电路506的行地址及库地址。库控制 逻辑506启动对应于从地址寄存器502接收的库地址的行地址锁存器及解码器 510A-D，且经启动行地址锁存器及解码器锁存所接收的行地址并对其进行解码。响应 于经解码行地址，经启动行地址锁存器及解码器510A-D将各种信号施加到对应存储 器库512A-D以借此启动对应于所述经解码行地址的存储器单元行。每一存储器库 512A-D包含具有布置成行及列的多个存储器单元的存储器单元阵列，且存储于经启动 行中的存储器单元中的数据被存储在对应存储器库中的感测放大器中。至少一个存储 器库512A-D包含具有根据本发明实施例的布置的存储器阵列。
列地址在行及库地址之后也施加于所述ADDR总线上，且地址寄存器502将所述 列地址施加到列地址计数器及锁存器514，所述列地址计数器及锁存器514又锁存所 述列地址并将所锁存的列地址施加到多个列解码器516A-D。库控制逻辑506启动对应 于所接收的库地址的列解码器516A-D，且经启动列解码器对所施加的列地址进行解 码。响应于来自计数器及锁存器514的列地址，经启动列解码器516A-D将解码及控 制信号施加到I/O门控电路518，所述I/O门控电路518又存取对应于正被存取的存储 器库512A-D中的经启动存储器单元行中的经解码列地址的存储器单元。
在操作中，在数据读取操作期间，正在从经寻址存储器单元读取的数据通过I/O 门控及感测放大器电路518以及数据路径520耦合到输入/输出缓冲器526。当存储器 系统500由CKE信号启用时，输入/输出缓冲器526将数据锁存于DQ缓冲器528中 并根据CLK、 CLKM言号将数据从存储器系统500提供到数据总线DATA上。I/O门 控及I/O感测放大器电路518将数据信号驱动到数据路径520上到达包含于输入/输出 缓冲器526中的DQ缓冲器528。所述输入/输出线感测放大器可经修整以具有不同的 输出驱动容量，如先前所论述。在数据写入操作期间，例如存储器控制器的外部电路 (未显示)将数据施加到数据总线DATA，所述数据根据CLK、 CLK"言号被计时到 输入/输出缓冲器526中。接着通过数据路径520以及I/O门控及I/O感测放大器电路 518提供到存储器阵列以存储到存储器库512A-D中对应于所述行、列及库地址的存储器单元中。
图6是包含处理器电路602的基于处理器的系统600的框图，所述处理器电路602 包含图5的存储器系统500。通常，处理器电路602通过地址、数据及控制总线耦合 到存储器系统500以实现将数据写入到存储器装置及从存储器装置读取数据。处理器 电路602包含用于实施各种处理功能(例如执行特定软件来实施特定计算或任务)的 电路。另外，基于处理器的系统600包含耦合到处理器电路602的一个或一个以上输 入装置604 (例如键盘或鼠标)以允许操作者与基于处理器的系统600介接。通常， 基于处理器的系统600还包含耦合到处理器电路602的一个或一个以上输出装置606， 例如通常包含打印机及视频终端的输出装置。 一个或一个以上数据存储装置608通常 也耦合到处理器电路602以存储数据或从外部存储媒体(未显示)中检索数据。典型 存储装置608的实例包含硬磁盘及软磁盘、卡式磁带、只读光盘("CD-ROM") 及读写光盘("CD-RW")存储器以及数字视频光盘("DVD")。
从上文应了解，虽然本文出于说明的目的已描述了本发明的特定实施例，但可做 出各种修改，此并不背离本发明的精神及范围。因此，本发明不受除所附权利要求书 之外的任何限制。
权利要求
1、一种存储器单元阵列，其包括多个存储器区段，每一存储器区段具有布置成存储器行及存储器列的多个存储器单元；多个区域，其安置于所述多个存储器区段之间；多个感测放大器，其位于所述多个区域中的每一者中，每一感测放大器耦合到相应的存储器列；多个列选择开关，其耦合到所述多个感测放大器且经配置以在被启动时传导电流；及多个列选择线，其位于所述多个区域中的每一者中，每一列选择线耦合到一群组的列选择开关以启动相应的列选择开关。
2、 根据权利要求1所述的存储器单元阵列，其中每一区段的所述存储器行由字 线表示且所述列选择线平行于所述字线布置于所述多个区域中。
3、 根据权利要求1所述的存储器单元阵列，其中每一存储器区段包括第一及第 二存储器子区段且每一列选择线耦合到一群组的列选择开关，所述群组的列选择开关 耦合到感测放大器，所述感测放大器耦合到位于相同存储器子区段中的存储器列。
4、 根据权利要求1所述的存储器单元阵列，其中若干组的列选择开关位于相应 的区域中，且所述存储器单元阵列进一步包括多个组的本地输入输出线，每一组的本 地输入输出线耦合到多个不同区域的列选择开关。
5、 根据权利要求4所述的存储器单元阵列，其中每一区段的所述存储器行由字 线表示且所述组的本地输入输出线垂直于所述字线布置。
6、 根据权利要求4所述的存储器单元阵列，其进一步包括多个组的触发器，每 一组耦合到多于一个组的本地输入输出线。
7、 根据权利要求4所述的存储器单元阵列，其中位于一区域中的所述多个列选 择线耦合到列选择开关，所述列选择开关耦合到相同组的本地输入输出线。
8、 一种存储器单元阵列，其包括多个存储器区段，每一存储器区段具有布置成存储器行及存储器列的多个存储器单元；多个区域，其安置于所述多个存储器区段之间；多个感测放大器，其位于所述多个区域中的每一者中，每一感测放大器耦合到相 应的存储器列；多个列选择开关，其耦合到所述多个感测放大器且经配置以在被启动时传导电 流；及多个组的本地输入输出线，每一组的本地输入输出线横切于所述多个区域延伸且耦合到所述列选择开关，所述列选择开关耦合到所述感测放大器，所述感测放大器耦 合到多个存储器区段的所述存储器列。
9、 根据权利要求8所述的存储器单元阵列，其进一步包括耦合到所述组的本地输入输出线的多个组的触发器，每一组的触发器耦合到多个组的本地输入输出线。
10、 根据权利要求8所述的存储器单元阵列，其中每一区段的所述存储器行由字 线表示且所述本地输入输出线垂直于所述字线布置。
11、 根据权利要求8所述的存储器单元阵列，其进一步包括位于所述多个区域中 的每一者中的多个列选择线，每一列选择线耦合到一群组的列选择开关以启动待选择 性地耦合相应组的本地输入输出线的相应的列选择开关。
12、 根据权利要求11所述的存储器单元阵列，其中所述多个区域中的每一者中 的所述列选择线平行于所述字线布置于所述多个区域中。
13、 根据权利要求11所述的存储器单元阵列，其中每一列选择线耦合到一组列 选择开关，所述组的列选择开关耦合到位于相同区域中的感测放大器，列选择线耦合 到的每一组列选择开关具有对应于一组本地输入输出线中的本地输入输出线数目的列 选择开关数目。
14、 根据权利要求13所述的存储器单元阵列，其中所述多个列选择线包括多个 组的列选择线，每一组的列选择线位于相同区域中。
15、 根据权利要求14所述的存储器单元阵列，其中每一存储器区段包含多个子 区段且其中每一组的列选择线耦合到所述列选择开关，所述列选择开关耦合到感测放 大器，所述感测放大器耦合到相同存储器子区段的列。
16、 一种存储器装置，其包括 地址总线；控制总线；地址解码器，其耦合到所述地址总线； 控制电路，其耦合到所述控制总线； 输入/输出缓冲器电路，其耦合到所述数据总线；及存储器单元阵列，其耦合到所述地址解码器、控制电路、数据总线及输入/输出缓冲器电路，所述存储器单元阵列包含响应于所述地址解码器对存储器地址进行解码而存取的存储器单元阵列，所述存储器地址对应于所述存储器单元阵列的存储器位置，所述存储器单元阵列包括多个存储器区段，每一存储器区段具有布置成存储器行及存储器列的多个存 储器单元；多个区域，其安置于所述多个存储器区段之间；多个感测放大器，其位于所述多个区域中的每一者中，每一感测放大器耦合到 相应的存储器列；多个列选择开关，其耦合到所述多个感测放大器且经配置以在被启动时传导电流；及多个列选择线，其位于所述多个区域中的每一者中，每一列选择线耦合到一群 组的列选择开关以响应于所述地址解码器而启动相应的列选择开关。
17、 根据权利要求16所述的存储器装置，其中所述存储器单元阵列的每一区段 的所述存储器行由字线表示且所述列选择线平行于所述字线布置于所述多个区域中。
18、 根据权利要求16所述的存储器装置，其中所述存储器单元阵列的每一存储 器区段包括第一及第二存储器子区段且每一列选择线耦合到一群组的列选择开关，所 述群组的列选择开关耦合到感测放大器，所述感测放大器耦合到位于相同存储器子区 段中的存储器列。
19、 根据权利要求16所述的存储器装置，其中所述存储器单元阵列的若干组的 列选择开关位于相应的区域中，且所述存储器单元阵列进一步包括多个组的本地输入 输出线，每一组的本地输入输出线耦合到多个不同区域的列选择开关。
20、 根据权利要求19所述的存储器装置，其中所述存储器单元阵列的每一区段 的所述存储器行由字线表示且所述组的本地输入输出线垂直于所述字线布置。
21、 根据权利要求19所述的存储器装置，其中所述存储器单元阵列进一步包括 多个组的触发器，每一组耦合到多于一个组的本地输入输出线。
22、 根据权利要求19所述的存储器装置，其中位于所述存储器单元阵列的区域 中的所述多个列选择线耦合到列选择开关，所述列选择开关耦合到相同组的本地输入 输出线。
23、 一种基于处理器的系统，其包括 数据输入装置；数据输出装置；处理器，其耦合到所述数据输入及输出装置；存储器控制器，其耦合到所述处理器且可操作以产生用于执行包含读取操作的存 储器操作的存储器控制及地址信号；及存储器装置，其耦合到所述处理器且可操作以响应于所述存储器控制信号而执行 存储器操作，所述存储器装置包括 地址总线； 控制总线；地址解码器，其耦合到所述地址总线； 控制电路，其耦合到所述控制总线； 输入/输出缓冲器电路，其耦合到所述数据总线；及存储器单元阵列，其耦合到所述地址解码器、控制电路、数据总线及输入/输出 缓冲器电路，所述存储器单元阵列包含响应于所述地址解码器对存储器地址进行解 码而存取的存储器单元阵列，所述存储器地址对应于所述存储器单元阵列的存储器 位置，所述存储器单元阵列包括-多个存储器区段，每一存储器区段具有布置成存储器行及存储器列的多个存储器单元；多个区域，其安置于所述多个存储器区段之间；多个感测放大器，其位于所述多个区域中的每一者中，每一感测放大器耦合到相应的存储器列；多个列选择开关，其耦合到所述多个感测放大器且经配置以在被启动时传导 电流；及多个列选择线，其位于所述多个区域中的每一者中，每一列选择线耦合到一 群组的列选择开关以响应于所述地址解码器而启动相应的列选择开关。
24、 根据权利要求23所述的基于处理器的系统，其中所述存储器单元阵列的每 一区段的所述存储器行由字线表示且所述列选择线平行于所述字线布置于所述多个区 域中。
25、 根据权利要求23所述的基于处理器的系统，其中所述存储器单元阵列的每 一存储器区段包括第一及第二存储器子区段且每一列选择线耦合到一群组的列选择开 关，所述群组的列选择开关耦合到感测放大器，所述感测放大器耦合到位于相同存储 器子区段中的存储器列。
26、 根据权利要求23所述的基于处理器的系统，其中所述存储器单元阵列的若 干组的列选择开关位于相应的区域中，且所述存储器单元阵列进一步包括多个组的本 地输入输出线，每一组的本地输入输出线耦合到多个不同区域的列选择开关。
27、 根据权利要求26所述的基于处理器的系统，其中所述存储器单元阵列的每 一区段的所述存储器行由字线表示且所述组的本地输入输出线垂直于所述字线布置。
28、 根据权利要求26所述的基于处理器的系统，其中所述存储器单元阵列进一 步包括多个组的触发器，每一组耦合到多于一个组的本地输入输出线。
29、 根据权利要求26所述的基于处理器的系统，其中位于所述存储器单元阵列 的区域中的所述多个列选择线耦合到列选择开关，所述列选择开关耦合到相同组的本 地输入输出线。
30、 一种耦合来自存储器单元阵列的数据的方法，所述存储器单元阵列具有多个 存储器区段，每一存储器区段具有布置成存储器行及存储器列的多个存储器单元，所 述方法包括启动列选择线；响应于启动所述列选择线而将来自位于相同存储器区段中的存储器列的数据耦 合到一组本地输入输出线；及锁存来自位于所述相同存储器区段中的所述存储器列的所述数据，所述数据耦合 到所述组的本地输入输出线以作为来自所述存储器单元阵列的输出数据提供。
31、 根据权利要求30所述的方法，其中将来自位于所述相同存储器区段中的存 储器列的所述数据耦合到一组本地输入输出线包括将一定数目的数据位耦合到对应数目的本地输入输出线。
32、 根据权利要求30所述的方法，其中将来自位于所述相同存储器区段中的存 储器列的所述数据耦合到一组本地输入输出线包括响应于启动所述列选择线而启动耦 合到感测放大器的多个开关，所述感测放大器耦合到所述相同存储器区段中的所述存 储器列。
33、 根据权利要求30所述的方法，其中响应于启动所述列选择线而将来自位于 所述相同存储器区段中的存储器列的数据耦合到一组本地输入输出线包括将数据耦合 到平行于所述存储器区段中的所述存储器列布置的一组本地输入输出线。
34、 根据权利要求30所述的方法，其中启动列选择线包括启动垂直于所述存储 器区段中的所述存储器列布置的列选择线。
全文摘要
本发明揭示一种用于存储器单元阵列的存储器架构，所述存储器单元阵列具有多个存储器区段及安置于所述多个存储器区段之间的多个区域。每一存储器区段具有布置成存储器行及存储器列的多个存储器单元及位于所述多个区域中的每一者中的多个感测放大器。所述感测放大器耦合到相应的存储器列。多个列选择线位于所述多个区域中的每一者中，其中每一列选择线耦合到与存储器区段相关联的一群组的列选择开关以启动相应的列选择开关。
文档编号G11C7/12GK101681672SQ200880016657
公开日2010年3月24日 申请日期2008年5月9日 优先权日2007年5月24日
发明者中西卓也, 井户小一郎, 别所森志, 那须铎美 申请人:美光科技公司