专利名称：存储电路及用于存储电路的追踪电路的制作方法
技术领域：
本发明是有关于一种存储电路，更具体地，是关于使用感测放大器(senseamplifiers)的存储电路。
背景技术：
存储电路包含储存多个数据位的存储单元，当读取存储单元时，存储电路的控制电路使能耦接于存储单元阵列的字线(WordLine， WL)，并由该字线触发的存储单元阵列读取数据位至位线(bitline)。然而，存储单元阵列(memory cell array)驱动存储电路的输出电压的能力较差，因此，使用感测放大器(sense amplifier)来侦测于位线上读取的数据位，并根据读取的数据位产生输出信号。 请参阅图1，图示为存储电路的字线WL，位线BL以及第一使能信号SAE的电压变化示意图。首先控制电路于t。时刻提升字线WL的电压至高电平，以启动存储单元阵列的读取。然后，存储单元阵列输出数据位至位线BL。当读取的数据位为"l"时，位线BL的电压维持在高电平102。当读取的数据位为"O"时，存储单元阵列降低位线BL的电压至低电平，如标示104所示。高电平102与降电平的差值M作为读取裕量(read margin)，亦称感领lj裕量(sensing margin)。 如果t。时刻与^时刻之间的延迟时间TD不够长，则读取裕量M有可能小于感测放大器的分辨率(resolution)，然后感测放大器会将输出数据位"0"错误地识别为数据位"l"，从而导致存储电路读取错误。当延长延迟时间TD来增加读取裕量M，以保证感测放大器数据侦测的准确度时，便增加了存储电路的存取时间。因此，必须适当决定延迟时间和读取裕量。 请参阅图2，图示为感测放大器220于存储电路200中的电路示意图。感测放大器220包含两个PMOS晶体管228和230，以及三个NMOS晶体管222， 224和226。在字线被使能前，预充电荷信号PRE导通晶体管202和204，以使节点206和208的电压充电至高电压V,然后，字线被使能以触发存储单元阵列来输出数据至位线BL和位线列(bit line bar)BLB。之后，信号pgB导通晶体管212和214以将位线BL和位线列BLB上的数据输入至节点206和208。然后，第一使能信号SAE被使能以导通NMOS晶体管226，从而使能感测放大器220以侦测节点206与208的数据位。 请参阅图3A，图示为感测放大器的偏置电压(offset voltage)的概率分布，以及在较高供应电压1. 2V之下的存储单元电流影响的位线的电压的概率分布。图中实线P_sa所示为感测放大器的偏置电压的概率分布，虚线P—cell所示为受存储单元电流影响的位线的电压的概率分布。两概率分布的重迭部分將导致感测放大器的读取错误。若两概率分布具有重迭部分，则重迭部分表示存储单元阵列的单元电流已产生位线电压，而感测放大器无法侦测得到位线电压，从而导致感测放大器读取错误。换言之，读取错误的出现概率等于图3A所示两概率分布函数的巻积。 当供应至存储电路的电压源V。D的电压降低时，存储电路的存储单元产生的单元
5电流减小，从而减小位线的读取裕量，并对感测放大器产生的输出数据的准确度产生负面 影响。请参阅图3B，图中实线P_sa和虚线P_cell分别为感测放大器的偏置电压的概率分 布以及在较低供应电压0.72V之下的存储单元电流影响的位线的电压的概率分布。图3B 所示两概率分布的重迭部分较图3A所示扩大了。由于读取错误的出现概率等于两概率分 布函数的巻积，所以，图3B中读取错误的出现概率因供应电压电平的降低而增加。因此，当 供应至存储电路的电压源的电压电平降低时，感测放大器可侦测错误数据位，从而产生错 误输出信号。 请参阅图4，图示为产生第一使能信号SAE的传统追踪电路400的框图。追踪电路 400包含多个反向器(inverter)402，404，406和与门(AND gate)408。反向器402，404和 406顺序反向(invert)字线WL的电压。反向器402， 404和406中的每一个将字线WL上的 信号延迟一个短周期(period)。之后，与门408对字线的电压与反向器406输出的反向电 压执行与操作，以得到第一使能信号SAE。 为响应不同主机系统应用，可改变存储电路的操作电压。当主机系统的应用数据 处理负担较重时，可提高供应至存储电路的电压源的电压电平以期较好的性能。当主机系 统的应用数据处理负担较轻时，可降低供应至存储电路的电压源的电压电平以减少电力消 耗。当电压源的电压电平降低时，由于存储单元阵列包含多个由晶体管组成的单元(cell), 单元电流(cell current)因电压源的电压电平的降低而减小，且存储单元阵列驱动位线上 的电压的能力较弱，因此，当供应电压电平降低时，追踪电路应以一更长周期延迟字线的电 压，以产生第一使能信号SAE，从而允许存储单元阵列有更长的时间周期来使位线放电。然 而，追踪电路400由逻辑门组成，且追踪电路400不能依据不同的供应电压电平调整迟延周 期TD。因此，当供应至存储电路的电压源的电压电平降低时，传统追踪电路400产生第一使 能信号SAE来触发感测放大器，以产生输出信号，该输出信号的准确性较低。
请参阅图5A，图示为产生第一使能信号SAE的另一传统追踪电路500的框图。追 踪电路500包含多个虚拟单元502 510以及反向器520。多个虚拟单元502 510中的 每一个都具有相似结构，如图5B所示的虚拟单元550。虚拟单元550包含两个反向器556 和558，以及两个高阈值电压的NMOS晶体管552和554，且虚拟单元550储存数据位"O"。 因此，节点562具有逻辑低电压以及节点564具有逻辑高电压。当字线WL被使能时，NMOS 晶体管552和554导通，耦接节点562至虚拟位线DMY_BL，并耦接节点564至虚拟位线列 DMY_BLB。因此，当字线WL被使能时，如图5A所示的虚拟位线DMY_BL藉由虚拟单元502 510逐渐降低至逻辑低电平。之后，反向器520反向虚拟位线DMY—BL的电压，以得到第一使 能信号SAE。由于虚拟单元502 510的电压驱动能力较差，与字线的电压相比，第一使能 信号SAE有延迟。 多个虚拟单元502 510由高阈值电压的晶体管组成，然而，后续延迟路径中的 逻辑单元，如反向器520，由具有标准阈值电压的晶体管组成。由于流经晶体管的电流I与 (vDD-vT)2成比例，其中，V。。为供应电压，、为该晶体管的阈值电压。当供应电压VDD降低时， 流经高阈值电压的晶体管的电流I比标准阈值电压的晶体管减小得多，从而导致较大的信 号延迟。换言之，即使虚拟单元502 510由高阈值电压的晶体管组成，当供应至追踪电路 500及存储单元阵列的电压源的电压电平降低时，由于标准阈值电压组件的存在，将引起追 踪电路500及存储单元阵列之间的延迟失配(delay mismatch)，以及整个存储电路的性能降级(degraded)。因此，需要一种解决上述缺陷的存储电路的追踪电路。
发明内容
有鉴于此，为在较低的电力消耗条件下解决延迟失配导致的存储电路性能降级的 问题，本发明提供一种存储电路及用于存储电路的追踪电路。 本发明提供一种存储电路，包含控制电路，使能字线脉冲信号以启动存储单元
阵列的读取；字线驱动器，根据字线脉冲信号使能字线以触发存储单元阵列；存储单元阵
列，于存储单元中读取数据位，并输出数据位至位线，其中，存储单元由已使能的字线定位
(directed);追踪电路，藉由迟延周期来延迟字线脉冲信号以产生第一使能信号；以及感
测放大器，用于当第一使能信号被使能时，侦测位线上的数据位以产生输出信号，其中，追
踪电路包含多个虚拟单元，虚拟位线，以及反向器，多个虚拟单元中的至少一个包含级联于
虚拟位线及接地电压之间的多个级联晶体管，当字线脉冲信号被使能时，多个级联晶体管
用以下拉虚拟位线的电压，且反向器反向虚拟位线的电压以产生第一使能信号。 本发明另提供一种用于存储电路的追踪电路，耦接于控制电路与感测放大器之
间，藉由迟延周期延迟由控制电路产生的字线脉冲信号，以产生第一使能信号并使能感测
放大器，以侦测存储单元阵列输出的数据位，追踪电路包含多个虚拟单元，多个虚拟单元
中的至少一个包含级联于虚拟位线与接地电压之间的多个级联晶体管，当字线脉冲信号被
使能时，多个级联晶体管用以下拉虚拟位线的电压；虚拟位线，耦接于多个虚拟单元与反向
器之间；以及反向器，反向虚拟位线的电压以产生第一使能信号。 利用本发明，能够以适当的追踪延迟来获取较小的读取裕量，避免因延迟失配导 致的存储电路性能降级，同时又降低了电力消耗。再者，由于本发明的虚拟单元的晶体管可 采用标准阈值电压晶体管取代高阈值电压晶体管实现，从而降低了实现成本。
图1为存储电路的字线，位线及第一使能信号的电压变化示意图。
图2为存储电路的感测放大器的电路示意图。 图3A为感测放大器的偏置电压的概率分布与较高供应电压1. 2V下的存储单元电 流的概率分布。 图3B为感测放大器的偏置电压的概率分布与较低供应电压0. 72V下的存储单元 电流的概率分布。 图4为产生第一使能信号的传统追踪电路的框图。 图5A为产生感测使能信号的另一传统追踪存储电路的框图。 图5B为图5A所示追踪电路的虚拟单元的电路示意图。 图6为根据本发明的存储电路的框图。 图7为根据本发明的追踪电路的框图。 图8A，图8B和图8C为根据本发明的虚拟单元的实施例的电路示意图。 图9为具有与图4，图5A和图7所示结构相似结构的追踪电路的读取裕量的比较
示意图。
具体实施例方式
在说明书及后续的权利要求书当中使用了某些词汇来指称特定的组件。所属领域 中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明 书及后续的权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的 差异来作为区分的准则。在通篇说明书及后续的权利要求项当中所提及的"包含"为一开 放式的用语，故应解释成"包含但不限定于"。以外，"耦接"一词在此包含任何直接及间接 的电连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接 电连接于该第二装置，或透过其它装置或连接手段间接地电连接至该第二装置。说明书后 续描述为实施本发明的较佳实施方式，然该描述乃以说明本发明的一般原则为目的，并非 用以限定本发明的范围。本发明的保护范围当视后附的权利要求书所界定者为准。
在本发明中，虚拟单元可用于补偿逻辑单元引起的失配，其中，逻辑单元包含标准 阈值电压的晶体管。虚拟单元可主要由高阈值电压或标准阈值电压的组件组成。请参阅图 6，图示为根据本发明的一存储电路600的框图。存储电路600包含控制电路606，追踪电路 604，字线驱动器612，存储单元阵列614，以及感测放大器616。控制电路606产生字线脉冲 信号WLP以启动数据读取操作。之后，控制电路606将字线脉冲信号WLP传递至字线驱动 器612及追踪电路604。然后，依据字线脉冲信号WLP，字线驱动器612使能字线WL。存储 单元阵列614从已使能的字线WL预期的存储单元中读取数据位，并输出读取的数据位至位 线BL。 当追踪电路604接收控制电路606产生的字线脉冲信号WLP时，追踪电路604藉 由一延迟周期延迟字线脉冲信号WLP，以产生第一使能信号SAE。然后，第一使能信号SAE 触发感测放大器616来侦测位线BL的电压以决定读取数据位值。之后，感测放大器616产 生一输出信号作为存储电路600的输出，其中，输出信号指示读取数据位值。另外，存储单 元阵列614的存储单元的晶体管产生一单元电流，当供应至存储电路600的电压源的电压 降低时，单元电流亦减小，从而需要更长的时间周期来使位线BL放电。追踪电路604自动 延长延迟字线脉冲信号WLP的迟延周期，从而产生具有一较长延迟的第一使能信号SAE，以 允许存储单元阵列614 —较长的时间周期来放电。因此，提高了感测放大器616决定的数 据位值的准确度。 请参阅图7，图示为根据本发明的追踪电路700的框图。追踪电路700包含多个虚 拟单元702 708，虚拟位线DMY—BL，以及反向器710。虚拟单元702 708由字线脉冲WLP 控制。当字线脉冲信号WLP被使能时，虚拟单元702 708拉低虚拟位线DMY_BL的电压至 接地电压。然后，反向器710反向虚拟位线MY_BL的电压以得到一第一使能信号SAE，该第 一使能信号SAE用于使能感测放大器。由于虚拟单元702 708逐渐降低虚拟位线DMY_BL 的电压，虚拟位线DMY_BL的电压的降低具有一延迟，则与字线脉冲信号WLP相比，第一使能 信号SAE被使能具有一延迟。 请参阅图8A，图示为根据本发明的虚拟单元800的第一实施例的电路示意图。虚 拟单元800包含三个NMOS晶体管802,804和806。 NMOS晶体管802耦接于节点810与虚 拟位线DMY_BL之间。NMOS晶体管802的栅极(gate)耦接于字线脉冲信号WLP。 NMOS晶 体管804和806级联于节点810与接地点之间。NMOS晶体管804和806的栅极耦接于电 压源VDD或拉至高电压。当字线脉冲信号WLP被使能时，NMOS晶体管802导通以耦接节点
8810至虚拟位线DMY—BL。因此，虚拟位线DMY—BL的电压逐渐拉低至接地电压。于一实施例中，NMOS晶体管804耦接于节点810与节点812之间，NMOS晶体管806耦接于节点810与接地点之间。 另外，由于NMOS晶体管804和806级联于接地电压之上，因基体效应(bodyeffects)而使NMOS晶体管804具有一高阈值电压。当电压源VDD的电压降低时，供应电压VDD的电压因高阈值电压而降低，流经NMOS晶体管804的电流也随之减小较大。因此，虚拟位线MY_BL需要较长的时间藉由读取裕量来放电，且第一使能信号SAE具有一较长延迟以触发感测放大器616。因此，存储单元阵列614因供应电压VDD的降低而具有减小的电流，以允许存储单元阵列614以一较长时间周期使位线BL放电，从而提高感测放大器616决定读取位值的准确度。 请参阅图8B，图示为根据本发明的虚拟单元830的第二实施例的电路示意图。虚拟单元830包含四个NMOS晶体管832,834,836和838。 NMOS晶体管832耦接于节点840与虚拟位线DMY_BL之间。NMOS晶体管832的栅极耦接于字线脉冲信号WLP。 NMOS晶体管834,836和838级联于节点840与接地点之间。NMOS晶体管834,836和838的栅极耦接于电压源VDD或拉至高电压。当字线脉冲信号WLP被使能时，NMOS晶体管832导通以耦接节点840至虚拟位线DMY_BL。因此，虚拟位线DMY_BL的电压逐渐拉低至接地电压。另外，由于基体效应，NMOS晶体管834的阈值电压较NMOS晶体管804的阈值电压高，当供应电压VDD降低时，包含具有与虚拟单元830相似结构的虚拟单元的追踪电路具有一较长延迟。于一实施例中，NMOS晶体管834耦接于节点840与节点842之间，NMOS晶体管836耦接于节点842与节点844之间，以及NMOS晶体管838耦接于节点840与接地点之间。
请参阅图8C，图示为根据本发明的虚拟单元850的第三实施例的电路示意图。虚拟单元850包含三个NMOS晶体管852,854和856。 NMOS晶体管852耦接于节点860与虚拟位线DMY_BL之间。NMOS晶体管852的栅极耦接于字线脉冲信号WLP。 NMOS晶体管854和856级联于节点860与接地点之间。NMOS晶体管854和856的栅极耦接于其漏极，从而得到二极管连接(diodeco皿ection)的两个晶体管。当字线脉冲信号WLP被使能时，NMOS晶体管852导通以耦接节点860至虚拟位线DMY_BL。因此，虚拟位线DMY_BL的电压逐渐拉低至接地电压。 请参阅图9，图示为具有与图4，图5A和图7所示相似结构的追踪电路读取裕量的比较示意图。具有最大斜率的线代表由逻辑门组成的追踪电路400的实验示意结果。因为存储装置的电力消耗与操作频率f 、位线负载电容C、供应电压V和读取裕量dV的乘积成比例，所以过高的读取裕量dV会导致存储装置的电力消耗。因此，当电源电压较高时，追踪电路400具有一过长追踪延迟，导致不必要的较大读取裕量并引起额外的电力消耗。当电源电压的电平较低时，追踪电路400具有一过低追踪延迟，导致读取裕量太小而不足并引起一较高读取错误发生率。 与追踪电路400相比，追踪电路500的实验结果具有较小斜率，其中，追踪电路500包含由高阈值电压晶体管组成的虚拟单元502 510。然而，虚拟单元502 510的高阈值电压晶体管需要额外的制造成本。因为本发明提供的追踪电路700包含因级联连接而具有高阈值电压的虚拟单元702 708，所以，虚拟单元702 708引起的信号延迟较好地补偿了由追踪电路700的反向器710和/或后续延迟路径引起的信号延迟。因此，如图9所示，追踪电路700的实验结果具有较平坦的斜率，且追踪电路700具有较宽的操作电压范围。另外，追踪电路700的虚拟单元702 708的晶体管可为高阈值电压晶体管或标准阈值电压晶体管。换言之，追踪电路700的虚拟单元702 708的晶体管可制造为具有标准阈值电压的晶体管，从而不同于储存单元阵列614的存储单元的晶体管，以降低追踪电路700的制造成本。此外，当电源电压的电平较高时，追踪电路700不同于追踪电路400 ，不具有过长的追踪延迟。因此，追踪电路700具有一适当的读取裕量，且与追踪电路400相比，追踪电路700电力消耗较少。 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
一种存储电路，其特征在于，包含控制电路，使能字线脉冲信号以启动存储单元阵列的读取；字线驱动器，根据所述字线脉冲信号使能字线以触发所述存储单元阵列；所述存储单元阵列，于存储单元中读取数据位，并输出所述数据位至位线，其中，所述存储单元由已使能的所述字线定位；追踪电路，根据一迟延周期来延迟所述字线脉冲信号以产生第一使能信号；以及感测放大器，用于当所述第一使能信号被使能时，侦测所述位线上的所述数据位以产生输出信号，其中，所述追踪电路包含多个虚拟单元，虚拟位线，以及反向器，所述多个虚拟单元中的至少一个包含级联于所述虚拟位线及接地电压之间的多个级联晶体管，当所述字线脉冲信号被使能时，所述多个级联晶体管用以下拉所述虚拟位线的电压，且所述反向器反向所述虚拟位线的电压以产生所述第一使能信号。
2. 根据权利要求l所述的存储电路，其特征在于，当供应至所述存储电路的电压源的 电压电平降低时，所述追踪电路延长用以延迟所述字线脉冲信号的所述迟延周期，以产生 所述第一使能信号。
3. 根据权利要求1所述的存储电路，其特征在于，所述多个虚拟单元中的至少一个包含第一NM0S晶体管，耦接于第一节点与所述虚拟位线之间，且所述第一NMOS晶体管具有 接收所述字线脉冲信号的栅极，当所述字线脉冲信号被使能时，藉由所述第一NMOS晶体管 耦接所述第一节点至所述虚拟位线；以及所述多个级联晶体管，级联于所述第一节点与所述接地电压之间，所述多个级联晶体 管具有均耦接于电压源的栅极，且所述多个级联晶体管下拉所述第一节点的电压至所述接 地电压。
4. 根据权利要求3所述的存储电路，其特征在于，所述多个级联晶体管包含 第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有耦接于所述电压源的栅极；以及第三NM0S晶体管，耦接于所述第二节点与所述接地电压之间，且所述第三NMOS晶体管具有耦接于所述电压源的栅极。
5. 根据权利要求3所述的存储电路，其特征在于，所述多个级联晶体管包含 第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有耦接于所述电压源的栅极；第三NM0S晶体管，耦接于所述第二节点与第三节点之间，且所述第三NMOS晶体管具有 耦接于所述电压源的栅极；以及第四NM0S晶体管，耦接于所述第三节点与所述接地电压之间，且所述第四NM0S晶体管具有耦接于所述电压源的栅极。
6. 根据权利要求1所述的存储电路，其特征在于，所述多个虚拟单元中的至少一个包含第一NM0S晶体管，耦接于第一节点与所述虚拟位线之间，且所述第一NMOS晶体管具有 接收所述字线脉冲信号的栅极，当所述字线脉冲信号被使能时，藉由所述第一 NM0S晶体管耦接所述第一节点至所述虚拟位线；以及所述多个级联晶体管，级联于所述第一节点与所述接地电压之间，所述多个级联晶体 管具有耦接于其漏极的栅极，且所述多个级联晶体管下拉所述第一节点的电压至所述接地 电压。
7. 根据权利要求6所述的存储电路，其特征在于，所述多个级联晶体管包含 第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有耦接于所述第二节点的栅极；以及第三NM0S晶体管，耦接于所述第二节点与所述接地电压之间，且所述第三NMOS晶体管具有耦接于所述第二节点的栅极。
8. 根据权利要求1所述的存储电路，其特征在于，所述多个级联晶体管的阈值电压低 于或等于形成所述存储单元阵列的存储单元的晶体管的阈值电压。
9. 一种用于存储电路的追踪电路，耦接于控制电路与感测放大器之间，根据一迟延周 期延迟由所述控制电路产生的字线脉冲信号，以产生第一使能信号并使能所述感测放大 器，以侦测存储单元阵列输出的数据位，所述追踪电路的特征在于，包含多个虚拟单元，所述多个虚拟单元中的至少一个包含级联于虚拟位线与接地电压之间 的多个级联晶体管，当所述字线脉冲信号被使能时，所述多个级联晶体管用以下拉所述虚 拟位线的电压；所述虚拟位线，耦接于所述多个虚拟单元与反向器之间；以及 所述反向器，反向所述虚拟位线的电压以产生所述第一使能信号。
10. 根据权利要求9所述的用于存储电路的追踪电路，其特征在于，所述存储电路包含所述控制电路，使能所述字线脉冲信号以启动所述存储单元阵列的读取； 字线驱动器，根据所述字线脉冲信号使能字线以触发所述存储单元阵列； 所述存储单元阵列，于存储单元中读取所述数据位，并输出所述数据位至位线，其中， 所述存储单元由所述使能字线定位； 所述追踪电路；以及所述感测放大器，当所述第一使能信号被使能时，所述感测放大器侦测所述位在线的 所述数据位以产生输出信号。
11. 根据权利要求9所述的用于存储电路的追踪电路，其特征在于，当供应至所述存储 电路的电压源的电压电平降低时，所述追踪电路延长用以延迟所述字线脉冲信号的所述迟 延周期，以产生所述第一使能信号。
12. 根据权利要求9所述的用于存储电路的追踪电路，其特征在于，所述多个虚拟单元 中的至少一个包含第一NM0S晶体管，耦接于第一节点与所述虚拟位线之间，且所述第一NMOS晶体管具有 由所述字线脉冲信号控制的栅极，当所述字线脉冲信号被使能时，藉由所述第一 NM0S晶体 管耦接所述第一节点至所述虚拟位线；以及所述多个级联晶体管，级联于所述第一节点与所述接地电压之间，所述多个级联晶体 管具有耦接于电压源的栅极，且所述多个级联晶体管下拉所述第一节点的电压至所述接地 电压。
13. 根据权利要求12所述的用于存储电路的追踪电路，其特征在于，所述多个级联晶 体管包含第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有 耦接于所述电压源的栅极；以及第三NM0S晶体管，耦接于所述第二节点与所述接地电压之间，且所述第三NMOS晶体管具有耦接于所述电压源的栅极。
14. 根据权利要求12所述的用于存储电路的追踪电路，其特征在于，所述多个级联晶体管包含第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有 耦接于所述电压源的栅极；第三NM0S晶体管，耦接于所述第二节点与第三节点之间，且所述第三NMOS晶体管具有 耦接于所述电压源的栅极；以及第四NM0S晶体管，耦接于所述第三节点与所述接地电压之间，且所述第四NM0S晶体管具有耦接于所述电压源的栅极。
15. 根据权利要求9所述的用于存储电路的追踪电路，其特征在于，所述多个虚拟单元 中的至少一个包含第一NM0S晶体管，耦接于第一节点与所述虚拟位线之间，且所述第一NMOS晶体管具有 由所述字线脉冲信号控制的栅极，当所述字线脉冲信号被使能时，藉由所述第一 NM0S晶体 管耦接所述第一节点至所述虚拟位线；所述多个级联晶体管，级联于所述第一节点与所述接地电压之间，所述多个级联晶体 管具有耦接于其漏极的栅极，且所述多个级联晶体管下拉所述第一节点的电压至所述接地 电压。
16. 根据权利要求15所述的用于存储电路的追踪电路，其特征在于，所述多个级联晶 体管包含第二NM0S晶体管，耦接于所述第一节点与第二节点之间，且所述第二NMOS晶体管具有 耦接于所述第二节点的栅极；以及第三NM0S晶体管，耦接于所述第二节点与所述接地电压之间，且所述第三NMOS晶体管具有耦接于所述第二节点的栅极。
17. 根据权利要求9所述的用于存储电路的追踪电路，其特征在于，所述多个级联晶体管的阈值电压低于或等于形成所述存储单元阵列的存储单元的晶体管的阈值电压。
全文摘要
本发明提供一种存储电路及用于存储电路的追踪电路。追踪电路耦接于控制电路与感测放大器之间，藉由迟延周期延迟控制电路产生的字线脉冲信号，产生第一使能信号并使能感测放大器，以侦测存储单元阵列输出的数据位。一实施例中，追踪电路包含多个虚拟单元，至少一个虚拟单元包含级联于虚拟位线与接地电压之间的多个级联晶体管，当字线脉冲信号被使能时，多个级联晶体管用以下拉虚拟位线的电压；虚拟位线耦接于多个虚拟单元与反向器之间；反向器反向虚拟位线的电压以产生第一使能信号。利用本发明能够避免因延迟失配导致的存储电路性能降级，降低电力消耗，且本发明虚拟单元晶体管可采用标准阈值电压晶体管实现，降低了实现成本。
文档编号G11C7/06GK101740095SQ20091000090
公开日2010年6月16日 申请日期2009年1月21日 优先权日2008年11月7日
发明者王嘉维 申请人:联发科技股份有限公司