专利名称：可降低易失性存储器的电能消耗的方法及其相关装置的制作方法
技术领域：
本发明涉及一种用以降低一易失性存储器的电能消耗的方法及其相关装置，尤其
是涉及一种可以大幅降低该易失性存储器操作于待机状态时漏电流水平的方法及其相关 装置。
背景技术：
在当今许多的电子产品中，低功率动态随机存取存储器(Low PowerDRAM)扮演着 很重要的角色。使用低功率动态随机存取存储器有许多好处，例如，电池的使用时间可以 大幅增加，可以节省使用成本，又可以保护自然资源等等。动态随机存取存储器中的待机 电流(Standby Current)，是指动态随机存储器处于待机状态时所消耗的电流水平。依照 联合电子装置工程协会(Joint Electronic Device Engineering Council, JEDEC)所制 定的Idd6(待机状态直流电电流电平)标准中的规定，动态存储器于待机状态时所消耗的 电流水平，其上限值必须在500 A左右，如此低的待机电流使得设计低功率动态随机存储 器成为非常困难的挑战。在众多的设计问题中，如何降低字线至位线短路(Wordline to Bitline Short,简称为WL2BL Short)的影响是一个非常重要的项目。因为动态存储器的 制造过程中，动态随机存储器若含有字线与位线短路的缺陷，动态存储器于待机状态所消 耗的电流将大幅增加。 字线至位线短路缺陷导致待机电流过大，其与动态存储器的结构与存储器存 取(Memory Access)功能有着密切的关连性。这些功能包括存储器数据更新(Memory Refresh)、存储器数据读取(Memory Read)以及存储器数据写入(Memory Write)等动作， 这些动作可以分别由存储器数据更新命令(Memory Refresh Command)、存储器数据读取 命令(Memory Read Command)以及存储器数据写入命令(Memory Write Command)执行。 执行这些命令，首先是某一个字线(Wordline)被选取，也就是这个字线的电压先被提升到 高电压，这个高电压是由存储器装置中的电荷泵电路(Charge Pump Circuit)所产生。所 有相对于这字线的存储器单元(Memory Cell)中的数据晶体管(Data Transistor)同时 被导通。也使得所有被字线的高电平电压所导通的存储器单元电容中的电荷得以传输到 各自所属的位线(Bitline)上。请参考图l，图1为一动态存储器位线阵列结构(Bitline Array Structure) 10的示意图。动态存储器位线阵列结构10包含有一第一位线阵列结 构100、一感知放大器(Sense Amplifier) 102、一第二位线阵列结构104、一第一位线平衡 电路(Bitline Equalizing Circuit) 106、一第二位线平衡电路108、一感知节点致能电路 (Sense Node Activation Circuit) 110、一第一复用器112 (Multiplexer)、一第二复用器 114以及位线电源管控元件MEQ1、 MEQ2。第一和第二位线平衡电路106、 108分别与位线电 源管控元件(Bitline Voltage Provider)MEQ1 、 MEQ2相连接，用来提供平衡电压给位线阵 列100U04的位线电路。VEQLG是动态存储器的一个全域讯号(GlobalSignal)，用来控制 电源管控元件，当VEQLG处于高电压时，位线平衡电压VBLEQ即被用来提供平衡电压给动态 存储器的每一条位线。为了清楚解释位线阵列与感知放大器的运作原理，请参考图2。
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图2是根据图1的位线阵列结构的一建构示意图。其中，为清楚解释位线阵列结 构的操作原理，仅第一位线阵列100、感知放大器102、第一位线平衡电路106以及感知节点 致能电路110在图中提出，并予以特别说明。第一位线阵列100包含有一个作为范例的存 储器单元，其中包含晶体管M1以及电容C1。首先，位线阵列被充电至被称为位线平衡电压 (BitlineEqualizing Voltage) VBLEQ的中间电压值。每当字线的电压被拉升到高电平时， 存储器单元中的晶体管Ml被导通，电容Cl中的电荷在位线上产生一个小的电压差扰动。这 个小的电压扰动促使位线的电压略高于或者略低于平衡电压VBLEQ，而这个小的电压扰动 被感知放大器放大。感知放大器包含有一个N型锁存电路(N-latch)以及一个P型锁存电 路(P-latch)。其中，N型锁存电路包含有两个N型场效晶体管MN1、MN2， P型锁存电路包 含有两个P型场效晶体管MP1、MP2。感知放大器102被设计用来作为一个双稳定状态的存 储装置。从一开始，感知放大器102的初始状态为中间电压值VBLEQ，而其最终将根据位线 的电压，趋近于两个稳定状态的其中之一。感知放大器102的功能也受到感知节点致能电 路110的控制，感知节点致能电路IIO用来启动感知放大器102。感知节点致能电路110包 含有N型场效晶体管MAN1 MAN5以及P型场效晶体管MAP1。在电容Cl中的电荷开始在 位线100上产生小的电压扰动时，感知节点致能电路110被设计用来启动感知放大器102。 感知节点致能电路110帮助感知放大器102放大位线100上的电压扰动，并使感知放大器 迅速达到两个最终稳定状态的其中之一。当执行存储器数据更新命令时，感知放大器的最 终稳定状态将被重新写入原来的存储器单元的电容C1中。然后，字线的电压将回到低电压 电平(VNWL)，如此便算完成存储器数据更新命令。此外，存储器数据读取命令与存储器数据 更新命令的不同之处在于，存储器数据读取命令进一步将感知放大器的最终稳定状态，传 送到外部电路，而存储器数据写入命令则是利用外部电压，强制改变感知放大器102以及 电容C1的状态。 请参考图3，图3是根据已知技术中位线阵列发生字线至位线短路的结构示意图。 字线至位线短路是指一个字线和一个位线阵列之间呈现有限值的电阻(理想状况电阻值 应为无穷大)，这种短路现象归因于存储器的生产过程发生的局部失误，导致字线的多晶硅 与位线之间的边墙隔离区(SidewallSpacer)呈现电阻值相对较小，因而导致可以导通微 小的漏电流。因为有字线至位线短路所引起的漏电流，动态存储器的操作功率因而增加。
依照实验结果显示，当动态存储器在待机状态操作时，字线至位线短路引发的漏 电流将由电压VBLEQ(位线平衡电压)导引到电压VNWL(字线关闭状态电压)。请参考图 4A至图4C，图4A至图4C是根据已知技术发生字线至位线短路时，以虚线表示漏电流由电 压VBLEQ导引到电压V丽L的路径图，其中 路径l，经由对应于发生字线至位线短路的第一位线阵列100的第一位线平衡电 路106，由其中的电源管控元件MEQ1，流通到电压V丽L(字线关闭状态电压)电源端；
路径2，经由感知节点致能电路IIO，经过感知放大器102中的N型锁存电路 (N-latch)所包含的场效晶体管丽l、丽2，流通到电压V丽L(字线关闭状态电压)电源端； 以及 路径3，经由感知节点致能电路IIO，经过感知放大器102中的P型锁存电路 (P-latch)所包含的场效晶体管MP1、MP2，流通到电压V丽L(字线关闭状态电压)电源端。
根据已知技术，当动态存储器发生字线至位线短路并且处于待机状态时，位线电源管控元件仍然处于导通状态。因为已知技术中的位线电源管控元件的栅极电压由一广域讯号VEQLG控制，没有办法针对特定的位线电源管控元件加以关闭，以阻止漏电流经由路径1流通。同时，根据已知技术，复用器112、114于待机状态时，仍然处于导通状态，因此没有办法阻止漏电流经由路径2以及路径3流通。由于复用器112、 114分别由广域讯号VMUX1以及VMUX2控制，因此也没有办法针对特定的复用器112、114予以关闭。比如说，字线至位线短路发生在第一位线100，位线电源管控元件MEQ1的栅极电压连结到广域讯号VEQLG，第一复用器所包含的晶体管的栅极连结到广域讯号VMUX1，都无法在待机状态时关闭。漏电流的路径(路径1、路径2、路径3)仍然持续导通。 此外，电压V丽L(字线关闭状态电压)是由一内建的电荷泵电路(ChargePumpCircuit)所产生。这种电路先天上具有效率较低的缺点，内部的漏电流经由此种电路放大成为较大的外部电流。根据已知技术，没有适当的方法可以降低此种漏电流。由短路所引起的漏电流将会超过所要求的上限。
发明内容
本发明的主要目的即在于提供一种用以降低易失性存储器中的电能消耗的方法及其相关装置。 本发明披露一种用以降低易失性存储器中的电能消耗的方法，包含有于一位线阵列发生字线至位线短路，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。 本发明还披露一种用以降低易失性存储器中的电能消耗的漏电流控制装置，包含有一漏电流控制单元，用来于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；一第一复用器控制单元，用来根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；一第二复用器控制单元，用来根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；多个感知电压控制单元，用来根据该读写控制讯号，提供电源给该多个感知放大器；以及一读写控制讯号产生器，用来产生该读写控制讯号。
图1为一动态存储器位线阵列结构的示意图。 图2是根据图1的位线阵列结构的一建构示意图。 图3是根据已知技术中位线阵列发生字线至位线短路的结构示意图。 图4A至图4C是根据已知技术发生字线至位线短路时，以虚线表示漏电流由电压
VBLEQ导引到电压V丽L的路径图。 图5为本发明实施例的一位线阵列结构的示意图。
图6为本发明实施例一漏电流控制流程的示意图。
图7为本发明实施例位线阵列结构发生短路的示意图。
图8为本发明实施例位线阵列结构的示意图。
图9为本发明实施例的位线阵列在三种不同情况下的漏电流电平。
附图符号说明10、50位线阵列结构100、500第一位线阵列结构102、502感知放大器104、504第二位线阵列结构106、506第一位线平衡电路108、508第二位线平衡电路110、510感知节点致能电路112、512第一复用器114、514第二复用器516第三位线平衡电路MEQ1、MEQ2、MEQ3 位线电源管控元件
VBLEQ位线平衡电压丽L字线关闭状态电压VSENSE、誦X1、VMUX2、VEQLNG讯号字线MN1、MN2、MP1、MP2、 MEN7、 MEN8、 MEN9、 MAPI MAP5、 MAN1 MAN5 !Idd6待机状态直流电电流电平
具体实施例方式
请参考图5，图5为本发明实施例的一位线阵列结构50的示意图。位线结构50能 够降低非易失性存储器(如动态随机存取存储器)的电能消耗，其包含有一第一位线阵列 500、一感知放大器502、一第二位线阵列504、一第一位线平衡电路506、一第二位线平衡电 路508、一感知节点致能电路510、一第一复用器512、一第二复用器514、一第三位线平衡电 路516、位线电源管控元件MEQ1、MEQ2以及一电源管控元件MEQ3。位线电源管控元件MEQ1、 MEQ2由讯号VEQLNG所控制，用来作为提供平衡电压给第一位线阵列500及第二位线阵列 504的控制开关。电源管控元件MEQ3由讯号VSENSE所控制，用来作为提供平衡电压给感 知放大器502的控制开关。在位线阵列50中，当一对应于第一位线阵列500的字线被选取 时，第一复用器512被开启，以便让感知放大器502能够感知并放大第一位线阵列500上的 电压扰动。在此例中，第二复用器514保持关闭状态，而第二位线阵列504的电压也保持在 平衡电压的电平。同样的，当对应于第二位线阵列504的字线被选取时，第二复用器514被 开启，以便让感知放大器502能够感知并放大第二位线阵列504上的电压扰动，第一复用器 512则保持关闭状态，而第一位线阵列500的电压持续保持在平衡电压的电平。在此同时， 连接感知放大器502的第三位线平衡电路516，将在感知放大器502被感知节点致能电路 510启动之前，由讯号VSENSE关闭，使感知放大器502能够顺利进行感知与放大位线讯号的 工作。
根据本发明，当动态存储器处于待机状态时，第一复用器512及第二复用器514是 不导通的。通过关闭第一复用器512及第二复用器514，可以使感知放大器502与第一位线 阵列500及第二位线阵列504之间的讯号及电压的连结完全中断。为了使感知放大器502 在待机状态时，仍然保持在平衡电压的电压电平，第三位线平衡电路516被用来在待机状 态时提供平衡电压给感知放大器502。因此，经由利用位线阵列结构50以及相关的控制方 法，相关的存储器读取命令便能够适当的执行。 此外，在待机状态时，为了消除字线至位线短路缺陷所引起的漏电流，请参考图6。 图6为本发明实施例一漏电流控制流程60的示意图。漏电流控制流程60包含有下列步 骤 步骤600:开始。 步骤602 :于一位线阵列发生短路，根据一漏电流控制讯号，关闭对应于该位线阵 列的一位线电源管控元件。 步骤604:根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位 线阵列与多个感知放大器之间的连结。 步骤606 :根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位 线阵列与多个感知放大器之间的连结。
步骤608 :根据该读写控制讯号，提供电源给该多个感知放大器。
步骤610:结束。 根据漏电流控制流程60，当字线至位线短路缺陷被检测到时，一个漏电流控制讯 号会被一个用来检测短路的机制产生。较佳地，检测短路的机制是在存储器生产流程全部 完成之后，由一个检测短路的测试程序(TestProcess)执行。在短路被检测出来之后，相对 于该短路的位线电源管控元件将以切断保险丝的方式，改变此元件的输入电压电平，使此 位线电源管控元件被永久地关闭。如此一来，原先因短路经由路经1流通的漏电流便可以 被消除。 此外，将第一位线阵列500及第二位线阵列504与感知放大器502之间的连结中 断，能够消除待机状态时经由路经2与路经3流通的漏电流。根据本发明，第一位线阵列 500以及第二位线阵列504与感知放大器502之间的连结，只有在执行存储器读取命令的时 候才会被导通。本发明还包含有一个读写控制讯号，用来控制位线阵列500、504以及感知 放大器502之间的连结。当存储器读取命令被执行时，位线阵列500、504以及感知放大器 502之间的连结被打通，除此之外，位线阵列500、504以及感知放大器502之间的连结被关 闭，经由此方法，可以消除待机状态时经由路经2与路经3的漏电流。较佳地，本发明中的 复用器512、514可以用来控制位线阵列500、504以及感知放大器502之间的连结。
同时，本发明中读写控制讯号产生器，是根据存储器读取命令以及其它条件来产 生读写控制讯号，以控制存储器装置的运作。通过利用读写控制讯号切断或导通位线阵列 500、504以及感知放大器502之间的连结，本发明可以消除于待机状态时，经由路径2以及 路径3的漏电流。同时，当存储器装置执行存储器读写命令时，读写控制讯号也可以用来控 制某一个特定的位线阵列与感知放大器之间的导通，读写控制讯号也可以用来关闭供应给 感知放大器502的位线平衡电路516。 较佳地，上述所提到的存储器读写命令可以是存储器读取命令(MemoryRead
8Command)、存储器写入命令(Memory Write Command)以及存储器更新命令(Memory Refresh Command)。读写控制讯号是由读写控制讯号产生器(Access Control Signal Generator)所产生，包含有一个VSENSE讯号，用以控制感知放大器的电源管控元件MEQ3。 讯号VMUX1由第一复用控制器(First Multiplexer Controller)所产生，用来控制第一复 用器。讯号VMUX2是由第二复用控制器(Second Multiplexer Controller)所产生，用来 控制第二复用器。并且，漏电流控制讯号产生器(Local LeakageCobtroller)用来在发生 字线至位线短路缺陷时，产生漏电流控制讯号，用以关闭位线电源管控元件。总而言之，读 写控制讯号产生器、第一复用控制器、第二复用控制器、区域漏电流控制器以及感知电压供 应器共同组成本发明中的漏电流控制装置(Leakage Control Device)。
请参考图7，图7为本发明实施例位线阵列结构50发生短路的示意图。如前所述， 存储器读写命令在本发明实施例位线阵列结构50可以被正确地执行。在位线阵列结构50 中，第一复用器512以及第二复用器514在待机状态时将被关闭，以阻绝短路电流通过。同 时，在待机状态时，平衡电路506、平衡电路508以及平衡电路516各自提供其所属区段的平 衡电压。因此，即使第一复用器512或者第二复用器514被关闭，感知放大器502仍然能够 经由平衡电路516得到平衡电压。当一个对应于第一位线阵列500的字线WL被选取时，只 有第一复用器512被打开，此时感知放大器502已经准备好进行感知与放大的工作。同样 地，当一个对应于第二位线阵列504的字线WL被选取时，只有第二复用器514被打开，此时 感知放大器502也已经准备好进行感知与放大的工作。 在本发明中，第一复用器512以及第二复用器514在待机状态时将同时被关闭，用 来阻绝短路电流通过。这样的设计与图l所示已知技术的位线阵列结构10大不相同。在 已知技术中，复用器112、114在待机状态时总是处于打开的状态，因此平衡电压可以同时 分配到第一位线阵列100第二位线阵列104以及感知放大器102。然而，当短路缺陷存在 时，打开的复用器112、114将会提供漏电流流通的路经。 值得注意的是，当短路缺陷被检测到时，经由路径1的漏电流可以经由关闭对应 于短路位线的电源管控元件而消除。在本发明中，一旦短路被确认，这个有缺陷的部分会被 永久的排除在数据读取的功能之外。同时，短路缺陷所属的行选择线电路(Column Select Line、CSL)中的存储器单元，都会被预留的行选择线电路所取代。因此，不是只有发生缺陷 的位线阵列被取代，而是于此位线阵列相连结的感知放大器以及对应的位线阵列都同时被 取代。经由此方法，经由路径l的漏电流可以被消除。另一方面，针对存储器芯片中没有发 生缺陷的部分，其对应的电源管控元件总是被打开着。较佳地，在本发明中，电源管控元件 的输入控制电压通过平行于位线阵列方向的间隔导线电路(Pitch Circuitry)，并经由上 层金属层，传送到相对应的N型场效晶体管所构建的位线阵列电源管控元件。
请参考图8，图8为本发明实施例位线阵列结构的示意图。连接感知放大器的平 衡电路包含有晶体管MEN7、MEN8、MEN9以及一电源管控元件MEQ3。其余采用位线阵列结构 10的元件。其中，用来产生读写控制讯号VSENSE、 VMUX1以及VMUX2的读写控制讯号产生 器(未示于图中)，与存储器装置中的系统控制器整合在一起。 请参考图9，图9为本发明实施例的位线阵列在三种不同情况下的漏电流电平。其 中，漏电流的大小用来显示本发明的用途。首先，电流电平为30iiA，此时电源管控元件以及 复用器512、514都处于开启的状态。其次，如果关闭电源管控元件可以使漏电流降低多个pA。再其次，如将电源管控元件以及复用器512、514都关闭，漏电流将明显下降，并且最终 趋近于0iiA。 在本发明中，为了降低经由路径2以及路径3的漏电流，用来连结感知放大器502 与第一位线阵列500及第二位线阵列504之间的复用器512、514必须在待机状态时加以关 闭。为了能够正确地执行存储器读写命令，复用器512、514的功能有如隔离装置，用来控制 位线阵列以及感知放大器之间的连结。根据本发明，经由导入前述的控制机制，待机状态的 漏电流可以被降低到令人满意的电平，并且能够使存储器读写命令正确地执行。
总而言之，因字线至位线短路而失效的存储器部分电路，经由关闭位线平衡电路 的晶体管，使其与动态存储器的电源网络脱离。首先，针对被短路直接影响的部分电路，电 源管控元件被关闭(栅极电压被连接到电压VNWL)。没有被短路直接影响的部分电路，电 源管控元件继续导通。因短路而失效的部分电路，将由预留的电路所取代。其次，提供专用 的平衡电路给感知放大器使用；因为如此，当复用器被关闭时，感知放大器仍能保持在平衡 电压，并且在复用器再次被开启时，保证正常工作。当存储器在执行正常的读写工作时，当 对应于第一位线阵列的字线WL被选取时，只有第一复用器被打开，第二复用器保持关闭状 态，此时提供感知放大器平衡电压的电源管控晶体管也会关闭。同样地，当对应于第二位线 阵列的字线WL被选取时，只有第二复用器被打开，第一复用器保持关闭状态，同样地，提供 感知放大器平衡电压的电源管控晶体管也会关闭。在待机状态，第一复用器以及第二复用 器都被关闭。与已知技术相较之下，本发明增加了一个额外的平衡电路，用来使感知放大器 保持在平衡电压电平。 以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修 饰，都应属本发明的涵盖范围。
权利要求
一种用以降低易失性存储器的电能消耗的方法，包含有于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。
2. 如权利要求1所述的用以降低易失性存储器的电能消耗的方法，还包含有检测字线 至位线短路，用来产生该漏电流控制讯号。
3. 如权利要求1所述的用以降低易失性存储器的电能消耗的方法，其中该读写控制讯 号对应于一存储器待机状态。
4. 如权利要求3所述的用以降低易失性存储器的电能消耗的方法，其中控制对应于该 位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结是关闭对应于 该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结。
5. 如权利要求3所述的用以降低易失性存储器的电能消耗的方法，其中控制对应于该 多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结是关闭对应于 该多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结。
6. 如权利要求3所述的用以降低易失性存储器的电能消耗的方法，其中该根据该读写 控制讯号，提供电源给该多个感知放大器是指输出电能给该多个感知放大器。
7. 如权利要求1所述的用以降低易失性存储器的电能消耗的方法，其中该读写控制讯 号对应于一存储器读写命令。
8. 如权利要求7所述的用以降低易失性存储器的电能消耗的方法，其中控制对应于该 位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结是开启对应于 该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结。
9. 如权利要求7所述的用以降低易失性存储器的电能消耗的方法，其中控制对应于该 多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结是开启对应于 该多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结。
10. 如权利要求7所述的用以降低易失性存储器的电能消耗的方法，其中根据该读写 控制讯号提供电源给该多个感知放大器是停止输出电能给该多个感知放大器。
11. 一种用以降低易失性存储器的电能消耗的漏电流控制装置，包含有一漏电流控制单元，用来于一位线阵列发生字线至位线短路时，根据一漏电流控制讯 号，关闭对应于该位线阵列的一位线电源管控元件；一第一复用器控制单元，用来根据一读写控制讯号，控制对应于该位线电源管控元件 的多个第一位线阵列与多个感知放大器之间的连结；一第二复用器控制单元，用来根据该读写控制讯号，控制对应于该多个第一位线阵列 的多个第二位线阵列与多个感知放大器之间的连结；多个感知电压控制单元，用来根据该读写控制讯号，提供电源给该多个感知放大器；以及一读写控制讯号产生器，用来产生该读写控制讯号。
12. 如权利要求11所述的用以降低易失性存储器的电能消耗的漏电流控制装置，还包含有一检测器，用来检测字线至位线短路，以产生该漏电流控制讯号。
13. 如权利要求11所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该读写控制讯号对应于一存储器待机状态。
14. 如权利要求13所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该第一复用器控制单元关闭对应于该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结，以控制对应于该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结。
15. 如权利要求13所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该第二复用器控制单元关闭对应于该多个第一位线阵列的该多个第二位线阵列与该多个感知放大器的间的连结，以控制对应于该多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结。
16. 如权利要求13所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该多个感知电压控制单元输出电能给该多个感知放大器。
17. 如权利要求11所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该读写控制讯号对应于一存储器读写命令。
18. 如权利要求17所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该第一复用器控制单元开启对应于该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结，以控制对应于该位线电源管控元件的该多个第一位线阵列与该多个感知放大器之间的连结。
19. 如权利要求17所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该第二复用器控制单元开启对应于该多个第一位线阵列的该多个第二位线阵列与该多个感知放大器之间的连结。
20. 如权利要求17所述的用以降低易失性存储器的电能消耗的漏电流控制装置，其中该多个感知电压控制单元停止输出电能给该多个感知放大器。
全文摘要
本发明关于可降低易失性存储器的电能消耗的方法及其相关装置。其中该用以降低易失性存储器中的电能消耗的方法，包含有于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。
文档编号G11C7/08GK101714400SQ20091000735
公开日2010年5月26日 申请日期2009年2月17日 优先权日2008年10月1日
发明者裴睿其 申请人:南亚科技股份有限公司