用以存取存储器的方法及系统的制作方法

专利名称：：用以存取存储器的方法及系统的制作方法
技术领域：
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背景技术：
：非易失性存储器(也称作快闪存储器装置)已在各种使用中变得极受欢迎，包含便携式存储器、移动电话、数字回答机、硬盘驱动器、电视、个人计算机及个人数字话音记录器等。快闪存储器在最高层级可划分成扇段，其中扇段由多个区块组成，区块由多个页组成，而页又由数百个字节组成等等。快闪存储器可允许在芯片、扇段、区块或页层级进行擦除同时可在页或字节层级进行编程。读取存储器可在各种层级进行且可涉及变化的数据量。
发明内容在附图中以举例方式图解说明一些实施例且其并非限制，在所述附图中图1是根据本发明的一些实施例包含存储器装置的存储器系统的方框图。图2是根据本发明的一些实施例包含在执行READ阵列操作期间配置空字节的电路的系统的方框图。图3是根据本发明的一些实施例对应于使用操作代码的READ阵列命令的时钟循环的实例。图4是根据本发明的一些实施例对应于使用操作代码的READ阵列命令的时钟循环的实例。图5是根据本发明的一些实施例对应于使用操作代码的READ阵列命令的时钟循环的实例。图6是根据本发明的一些实施例描述将数据从存储器装置传送到主机控制器的方法的流程图。图7是根据本发明的一些实施例描述制造存储器装置的方法的流程图。图8是根据本发明的一些实施例描述使用存储器装置的方法的流程图。图9根据本发明的一些实施例图解说明使用操作代码03h、OBh及lBh中的至少一者来读取存储器的方法的流程图。图10根据本发明的一些实施例图解说明使用操作代码35h及77h中的至少一者来读取存储器的方法的流程图。具体实施例方式本文所描述的实例方法及系统允许配置从非易失性存储器顺序存取数据期间所引发的初始时延。在下述说明中，为解释起见，阐述了具有实例特有的细节的大量实例以便提供对各实例实施例的透彻了解。然而，所属领域的技术人员将明了，也可不借助所述实例特有的细节来实施本实例。对于一些存储器装置，为执行读取操作，给出读取命令，其包含开始的存储器地址。在允许用于内部读取操作及地址解码的固定时间延迟之后，从给定的初始地址开始可获得第一字节的数据。从读取命令输入的时间到数据输出的时间的延迟降级随机及连续读取操作的效率。而且，此类延迟可极大地影响系统性能且抑制直接从存储器装置执行程序代码的能力。存储器系统图1根据本发明的一些实施例图解说明顺序存取存储器阵列的系统100的方框图。系统100包含耦合到主机控制器120的存储器装置101。存储器装置101包含存储器阵列102、X行解码器104、Y列解码器106、输入/输出(I/O)缓冲器108、控制及保护逻辑109及接口控制逻辑110。接口控制逻辑110包含时延编程电路115且耦合到主机控制器120。存储器阵列102包含组织成行及列的多个存储器位置(例如，位或元件)。存储器阵列102的每一行(有时也称作页或字线)由存储器地址的X部分寻址，且一页内的存储器阵列102的每一列由存储器地址的Y部分来寻址。存储器阵列102的每一列(有时也称作位线107)电连接到多个存储器位置。在此布置中，每一存储器位置是由一个X与一个Y地址的唯一组合来识别的。将地址馈送到地址锁存器(缓冲电路)112中。地址锁存器112提供目标地址的x部分且也提供y部分。所述地址的X部分馈送到耦合到存储器阵列102且选择所规定的存储器页的x行解码器104中。所述地址的Y部分馈送到选择所述选定页中的所规定的存储器位位置的Y列解码器106中。在一些实例中，Y列解码器106包含用于电感测所存取的存储器位置的位线的感测电路。Y列解码器106进一步包含用于输出目标存储器位置的位的电路。接口控制逻辑110接受外部提供的串行位流且将其馈送到I/O缓冲器108中。I/O缓冲器108包含用于存储待写入到一页或其一部分的位流的电路。接口控制逻辑iio提供用于操作存储器装置101内的各种组件的控制信号及定时信号。在图1中，主机控制器120通过(例如)向接口控制逻辑110发送指令集来控制存储器装置101。主机控制器120经由芯片选择(CS)线及时钟(CLK)线以及双向总线与接口控制逻辑110通信。在一个实例中，如此处所显示，双向总线是4位(1/03.0)总线。然而，本发明并不限于4位总线且可包含各种总线，包含任何2W位总线。在一些实施例中，主机控制器120通常称作串行外围接口主控器。在一个实例中，主机控制器120经由串行外围接口(SPI)总线与存储器装置101通信,所述串行外围接口(SPI)总线具有专用串行输入线及串行输出线。在一些实例中，从CLK的上升沿参考定时；因此可在CLK的上升沿上对数据进行锁存及输出。在一些实例中，可从CLK的下降沿参考定时。在SPI实施方案的情况下，使用CLK的上升沿及下降沿两者。可通过首先断言CS线来开始有效的指令或操作。在已断言CS线上的CS信号之后，主机控制器120在4位双向总线(I/O3.o)上时钟输出有效的n位操作代码(例如，8位)。在所述操作代码之后，主机控制器120然后将时钟输出例如地址及数据字节的依附于指令的信息。通过解除断言CS线上的CS信号来结束操作。在一个实例中，将忽略存储器装置101不支持的操作代码且将不开始任何操作。因此，存储器装置101将继续忽略1/Ow引脚上所呈现的任何数据直到开始下一操作为止(CS引脚被解除断言且然后重新断言)。另外，如果在将完整的操作代码及地址信息发送到装置之前解除断言CS线，那么将不执行任何操作且存储器装置101将仅返回到闲置状态且等待下一操作。在一实例中，寻址存储器装置101需要发送总共三个字节的信息，其代表地址位A23-A0。在一个实例中，存储器装置101包含顺序存取存储器装置(例如，串行EEPROM及串行快闪)。在此类顺序存取存储器装置中，将命令或操作代码从主机控制器120发送到存储器装置101以便从存储器装置101读取各种类型的数据(例如，存储器阵列数据、状态寄存器数据、串行数字/安全寄存器数据等)。可以存储器装置101所支持的最大时钟频率内的任一时钟频率进行数据读取。当以相对高的时钟频率读取数据时，存储器装置101在其将数据输出回到主机控制器120之前可能不具有足够的时间来解码主机控制器120所发送的命令、操作代码或地址信息。如果存储器装置101不具有足够的时间来解码命令、操作代码或地址信息，那么存储器装置101可输出错误数据。在另一实例中，READ命令将使从存储器阵列102中的不同地址位置存取数据成为必须。从存储器阵列102的一个位置移动(跳跃)到另一个位置可以是完全随机的且此用以从存储器阵列102存取数据的随机跳跃在READ操作期间产生额外的延迟。随机跳跃是其中读取存取并不限于存储器阵列102的特定部分而代替地可对存储器内的任何位置进行此操作的那些随机跳跃。索引跳跃可需要对当前索引位置或列作跳跃。例如，索引跳跃将允许READ存取字线的字节位置5且然后跳跃到另一字线的字节位置5。在一些实施例中，索引跳跃可以称作基本及偏移跳跃。为解决类似于以上所述的那些问题，顺序存取存储器装置提供多个命令/操作代码，所述命令/操作码可用于较高时钟频率的读取且可需要通过向存储器装置101发送空字节而使主机控制器在存储器装置101将要开始输出数据之前等待对应于固定数目的时钟循环的时间周期。使用固定数目的空字节给予存储器装置101额外的时间来解码命令、操作代码或地址信息以使得其可输出正确数据。然而，在常规存储器装置中，不管在从存储器装置101的READ操作期间主机控制器120的时钟频率如何，所使用的固定空字节的数目保持相同。举例来说，针对主机控制器120的100KHz的时钟频率所使用的空字节的数目与针对主机控制器120的1MHz的时钟频率所使用的空字节的数目相同。此类型的配置可在于READ操作期间抽取数据时因为存储器装置101的次最优性能而产生不必要的延迟。而且，使用固定数目的空字节产生因必须等待对应于空字节数目的时间周期所产生的长的初始时延或存取时间，所述时间周期大于用于在接口控制逻辑110认识到READ命令之后将来自存储器阵列102的数据锁存到I/O缓冲器108中且随后从存储器装置101输出所必须的时间。借助能够配置READ操作所需要的空字节的数目而不是使用固定数目的空字节，可针对任何给定时钟频率最优化初始时延。长的时延或存取时间产生在可从存储器装置101读出第一字节的信息之前的长的延迟。此外，由于固定空字节的数目通常是针对可使用的最高时钟频率来提供的，因此在用于使用较低时钟频率的应用程式中时，更加延长了延迟。通过使用可配置数目的空字节，设计允许不必针对不同时钟频率范围解码若干操作代码(且不必具有相关联的逻辑)，此节省设计开销且有助于减少裸片大小。尽管可提供涉及复杂的固定长度突发方案或复杂的索引跳跃的其它系统及方法来减少时延，但其因限制正读取的数据量的长度或因限制在何处可执行下一读取而具有缺陷。本文所提供的方法及系统允许使用简单的方法来处理由使用固定的空字节所引起的长的初始时延或存取时间的问题。可在不对现有配置作任何显著改变的情况下执行从存储器装置101的读取且不限制可读取的数据量。另外，本文所提供的系统及方法不限制执行单纯随机读取的能力，而使用复杂的索引跳跃防止执行单纯的随机读取。在一个实例中，客户可通过选择对于特定READ命令来说是必须的空字节的数目来最优化执行READ操作的速度，其中空字节的数目存储在与存储器装置101相关联的一个寄存器或多个寄存器中。在一个实例中，READ命令可用来通过在已规定初始开始地址之后提供时钟信号来从存储器装置101顺序读取连续的数据流。存储器装置101并入有内部地址计数器，其在每一时钟循环时或在一定数目的时钟循环之后自动递增，所述时钟循环数目取决于在装置内部一次读取的位的数目及在一时钟循环期间输出的位的数目。在存储器装置101中，操作代码用于READ命令。在一个实例中，如表1中所示，可使用三个操作代码(例如，1Bh、0Bh及03h)用于READ阵列命令。这些操作代码的使用取决于从装置读取数据将要使用的最大时钟频率且可需要在可读取初始数据之前将某些数目的空字节时钟输入到装置中。在一个实施方案中，可取决于使用存储器装置101的应用程式配置待使用的空字节的数目以在时延方面最优化READ操作。例如，如果要读取的开始地址总是对准至8字节边界(例如，000000h、000008h、000010h、7000018h、等)，那么由于内部缓冲及内部地址解码方案，需要少得多的空字节来以给定频率执行读取。在经设计以遮蔽代码区块的应用程序中或对于利用64位指令及数据的应用程序，此可显著减少开销及初始时延。表l显示与各种类型的命令(例如，读取命令及写入命令)相关的地址字节及空字节的数目及其相关联的操作代码连同实例时钟频率的范围。表1<table>tableseeoriginaldocumentpage8</column></row><table>表l包含记号(1)，其指示空字节的数目n是可配置的且用配置寄存器来设定。在一个实例中，通电后空字节数目的默认值是八。表l还包含记号(2)，其指示在一个实施例中在读取对准至8字节边界时的最大可能时钟频率。在一个实例中，第一操作代码(例如，OBh)可需要使用四个空字节且可以用于非对准随机读取的最大频率(f。内或用于8字节对准读取的频率(f2)内的任一时钟频率来使用。第二操作代码(例如，03h)可需要使用两个空字节且可以用于非对准随机读取的最大频率(f3)内或用于8字节对准读取的频率(f4)内的任一时钟频率来使用。第三操作代码(例如，lBh)默认为装置通电后八个空字节，但可易于使用写入配置寄存器命令(显示于表1中)来重新配置以设定针对存储器装置101的时钟频率可需要的空字节的最优值。对于八个空字节的默认通电值，可在用于非对准随机读取的由(f5)规定的最大时钟频率内或在用于8字节对准读取的(f6)内使用第三操作代码(例如，lBh)。在一个实例中，用最高数目的空字节配置1Bh操作代码(如表2中所述)将允许以可能的最高时钟频率来读取存储器装置101。在一个实例中，为执行READ操作，首先断言CS线且可将适当操作代码(例如，1Bh、0Bh或03h)时钟输入到存储器装置101中。在时钟输入操作代码之后，时钟输入三个地址字节以规定待在存储器阵列102内读取的第一字节的开始地址位置。在三个地址字节之后，将额外的空字节时钟输入到存储器装置101中，其中空字节的数目取决于用于读取阵列操作的操作代码。如果使用第一操作代码(例如，0Bh)，那么时钟输入四个空字节。如果使用第二操作代码(例如，03h)，那么可在三个地址字节之后时钟输入两个空字节。如果使用第三操作代码(例如，1Bh)，那么配置寄存器(例如，图2中的可编程时延寄存器204，也称作可编程时延寄存器)定义在三个地址字节之后待时钟输入到存储器装置101中的空字节的数目。在一个实例中，对于1Bh操作代码，通电后默认的空字节数目是8。表2显示对于READ操作来说针对给定的时钟频率范围及所述READ操作是否将对准到8字节边界可需要多少空字节的实例。所述表还强调以给定的时钟频率范围读取第一字节的数据将花费的时间及读取后续字节将花费的时间。表誦2<table>tableseeoriginaldocumentpage9</column></row><table>在已进行时钟输入三个地址字节及空字节之后，额外的时钟循环将使数据在1/03.0线上输出。在一个实例中，总是以首字节的最高有效半字节(长度为4个位)输出数据。当已读取存储器阵列102的最后字节时，装置将继续在阵列的开始(OOOOOOOh)重新读取。当从存储器阵列101的末尾绕回到所述阵列的开始时或从一个地址移动到下一顺序地址将不引发延迟。解除断言CS线将终止读取操作且将1/03.)线置于高阻抗状态中。可在任何时间解除断言CS引脚且不需要读取整个字节的数据。接口控制逻辑图2根据本发明的一些实施例图解说明包含用于配置在执行READ阵列操作期间所使用的空字节的数目的时延编程电路115的系统200的方框图。时延编程电路115包含Y地址计数器202、可编程时延寄存器204、比较器206及命令用户接口208。时延编程电路115耦合到存储器102及I/O缓冲器108。将时钟(CLK)信号提供到模块Y地址计数器202、可编程时延寄存器204、命令用户接口208及I/O缓冲器108中的每一者。可编程时延寄存器204可用来配置在执行READ阵列操作期间将要使用的空字节的数目。在一个实例中，在查找表中提供在执行读取命令期间将要使用的空字节的数目。在一实例中，在操作中，比较器206从命令用户接口208接收READ命令。在一实例中，比较器206比较Y地址计数器202的输出与可编程时延寄存器204的输出L之间的位值。当检测到匹配时，将输出启用信号发送到I/0缓冲器108。在一实例中，可读取配置寄存器(其可存在于存储器阵列102内)以确定针对1Bh读取阵列操作代码以及读取扇段锁住寄存器命令及读取OTP(单次可编程)安全寄存器命令设定的空字节的数目。在一实例中，为读取配置寄存器，首先断言CS线且将3Fh的操作代码时钟输入到装置中。在已进行时钟输入操作代码之后，存储器装置101将在后续时钟循环期间在1/03-。线上开始输出一个字节的配置寄存器数据。只要CS线仍保持为被断言且时钟(CLK)线正进行脉冲传输，那么正输出的数据将是重复字节。所述配置寄存器可以是易失性或者非易失性的。在易失性方案中，可使用RAM单元、触发器、寄存器等形成配置寄存器。在非易失性实施方案中，可使用存储器阵列102自身的一部分、一系列非易失性熔丝、内容可寻址存储器(CAM)阵列或EEPROM单元形成配置寄存器。在一个实例中，可使用熔断熔丝硬连线对应于在操作读取命令期间将要使用的空字节的数目的至少一个值。在一个实例中，可将可配置的空字节的数目存储在易失性位置中，其中所述装置可在默认的空字节数目的情况下通电。空字节的此默认数目在各种实施例中使应用程序以任何可能的频率启动且然后基于系统时钟频率最优化空字节的数目。在一些应用程序中，主机控制器120通电且以较慢的时钟频率存取存储器装置101且然后在已处理某一代码/数据量之后调节对存储器装置101的时钟频率达到较高水平。在一些实例中，通过使用易失性位置来存储空字节的数目，应用程序不必担心有限的持续时间或空字节的数目可改变的次数。在一个实例中，将空字节的数目存储在非易失性位置中允许仅配置空字节的数目一次。此允许应用程序总是使空字节的数目在每一通电/启动操作时得到最优设定。当最初制造及测试存储器装置时，空字节的数目可默认为某一值。然后，可使用外部编程器或在应用程序的ICT(电路内测试)期间或制造期间来配置空字节的数目以使得当应用程序通电时，甚至对于第一次，空字节的数目也会已经针对所述应用程序得到最优化。10在一个实例中，存储器装置可并入有用于空字节的可配置数目的易失性及非易失性存储位置两者。在装置通电时，如果非易失性存储位置不含有有效值，那么存储器装置可默认为使用易失性位置(连同空字节的默认值)来确定针对lBh读取命令所需要的空字节的数目。如果非易失性位置含有有效值，那么存储器装置可使用所述值作为主要值且不检査存储在易失性位置中的值。在一个实例中，写入配置寄存器命令(显示于表l中)用于针对读取扇段锁住寄存器命令、读取OTP安全寄存器命令及1Bh读取阵列操作代码中的任一者设定空字节的数目。所述读取扇段锁住寄存器命令允许确定存储器阵列102中的扇段的当前锁住状态。读取OTP安全寄存器命令可用来读取将存储在存储器装置101的特别部分中的特别数据，例如装置识别符、系统级电子序列号(ESN)、锁定关键字等。显示于表1中的所述lBh读取阵列操作代码准许存储器读取性能的可能的最大水平，且使用写入配置寄存器命令允许将针对1Bh操作代码的空字节的数目设定为匹配存储器装置101的时钟频率。针对1Bh读取阵列操作代码所需的空字节的数目可取决于应用程序本身进行最优化。在一个实例中，如果待读取的开始地址对准至8字节边界(例如，000000h、000008h、000010h、000018h等)，那么可需要较少的空字节用于以给定时钟频率进行读取的初始存取。将读取扇段锁住寄存器命令及读取OTP安全寄存器命令认为是非对准的读取。在一个实例中，1Bh读取阵列操作代码默认为通电后八个空字节以提供与其它装置的兼容性且可在任何时间重新配置为如表2中所列出的任何值。对应于各种读取阵列命令的时钟循环的实例图3根据本发明的一些实施例图解说明对应于使用1Bh操作代码的READ阵列命令的时钟循环的实例。如图3中所示，1/03.o线首先携载lBh操作代码，后面是三个地址字节。在地址字节之后，发送可配置数目的空字节。在可配置数目的空字节之后，从存储器装置101输出数据字节。如表1中所示，在一个实例中用于此操作的最大时钟频率是150MHz。图4根据本发明的一些实施例图解说明对应于使用0Bh操作代码的READ阵列命令的时钟循环的实例。如图4中所示，1/03.o线首先携载OBh操作代码，后面是三个地址字节。在地址字节之后，发送四个空字节。在四个空字节之后，从存储器装置101输出数据字节。如表1中所示，在一个实例中用于此操作的最大时钟频率是150MHz。图5根据本发明的一些实施例图解说明对应于使用03h操作代码的READ阵列命令操作的时钟循环的实例。如图5中所示，I/03.Q线首先携载03h操作代码，后面是三个地址字节。地址字节之后，发送两个空字节。在两个空字节之后，从存储器装置101输出数据字节。如表1中所示，在一个实例中用于此操作的最大时钟频率是85MHz。描述用于将数据从存储器装置传送到主机控制器的方法的流程6是根据本发明的一些实施例描述用于将数据从存储器装置(例如，存储器装置101)传送到主机控制器(例如，主机控制器120)的方法600的流程图。在方框610处，方法600包含存储对应于与至少一个READ相关联的空字节延迟的多个值。在方框620处，方法600包含将READ命令发送到存储器装置101。在方框630处，方法600包含等待对应于针对特定READ命令所使用的空字节数目的时间周期。在方框640处，方法600包含起始将数据从存储器装置101传送到主机控制器120。描述制造存储器装置的方法的流程7是根据本发明的一些实施例描述制造存储器装置(例如，存储器装置101)的方法700的流程图。在方框710处，方法700包含形成存储器阵列(例如，存储器阵列102)。在方框720处，方法700包含形成可与存储器阵列120通信的接口控制逻辑(例如，接口控制逻辑110)。在方框730处，方法700包含存储与至少一个READ操作相关联的空字节的数目的多个值。描述使用存储器装置的方法的流程8是根据本发明的一些实施例描述使用存储器装置(例如，存储器装置IOI)的方法的流程图。在方框810处，方法800包含选择特定空字节延迟。取决于实施方案，选择特定空字节延迟可以通过从非易失性或易失性存储位置获得延迟值来完成。在方框820处，方法800包含使选定的空字节延迟与至少一个READ操作相关联。在一个实例中，READ操作可包含表1中所列出的READ操作中的任一者。使用各种操作代码读取存储器的方法的流程9根据本发明的一些实施例图解说明使用操作代码03h、OBh及1Bh中的至少一者来读取存储器阵列102的方法卯0的流程图。在方框卯2处，方法卯O包含解码操作代码。所述操作代码可包含各种操作代码(例如，03h、OBh、1Bh、35h、3Ch、77h、05h、3Eh、3Fh)。然而，图9的此实例仅限于操作代码03h、OBh及1Bh。在一个实例中，当已解码操作代码(例如，针对03h)时，方法900进行到方框912。在方框912处，方法900包含接收3个地址字节且方法900进行到方框915。在方框915处，方法卯0等待等于2个空字节的时间周期(也可将其视为在方法进行到方框919之前等效于用于2个字节的时间循环的延迟时间)。在方框915中等待2个空字节的时间周期之后，方法900进行到方框919。在一个实例中，在方框919处，方法900包含在由方框912中接收的3个地址字节定义的地址位置处开始从存储器阵列102中按字节读取数据。在方框919中读取数据之后，方法卯0进行到方框920。在方框920处，方法900包含在输入/输出(I/O)引脚上提供输出数据。在I/0引脚上输出读取数据之后，方法900进行到方框921。在方框921处，如果地址是存储器阵列102的最后字节，那么方法卯O将所述最后字节复位至OOOOOOOh。如果在方框912中接收的地址不是存储器阵列102的最后字节，那么递增所述地址且方法900进行到919，其中在一个实例中重复读出过程直到解除断言芯片选择(CS)线(显示于图1中)为止。在一个实例中，当已解码操作代码(例如，针对OBh)时，方法900进行到方框913。在方框913处，方法900包含接收3个地址字节。在方框913中接收3个地址字12节之后，方法900进行到方框916。在方框916处，方法卯0等待等于4个空字节的时间周期(也可将其视为在所述方法进行到方框919之前等效于用于4个字节的时钟循环的延迟时间)。方法900继续到如以上针对操作代码03h所解释的方框919、920及921。在一个实例中，当已解码操作代码(例如，针对lBh)时，方法900进行到方框914。在方框914处，方法900包含接收3个地址字节。在方框914中接收3个地址字节之后，方法900进行到方框917。在方框917处，方法900从配置寄存器读取数据(例如，针对可编程时延寄存器204)。方法900进行到方框918，其中方法900等待所述配置寄存器中所定义的"n"数目的空字节。方法卯0继续到以上针对操作代码03h及0Bh所解释的方框919、920及921。图10根据本发明的一些实施例图解说明使用操作代码35h及77h中的至少一者来读取存储器的方法1000的流程图。在方框1002处，方法IOOO包含解码操作代码。各种操作代码可包含(例如)03h、OBh、1Bh、35h、3Ch、77h、05h、3Eh及3Fh(然而，图10的实例仅限于操作代码35h及77h)。在一个实例中，当已解码操作代码(例如，针对显示为方框1006的35h)时，方法1000进行到方框1012。在方框1012处，方法1000包含接收3个地址字节且方法1000进行到方框1014。在方框1014处，方法IOOO包含从配置寄存器读取数据(例如，针对可编程时延寄存器204)。在执行方框1014中的功能之后，方法1000进行到方框1019。在方框1019处，方法1000包含等待配置寄存器中所定义的"n"数目的空字节。在执行方框1019中的功能之后，方法1000进行到方框1020。在方框1020处，方法1000包含读取对应于由方框1012中所接收的3个地址字节所定义的扇段的扇段锁住寄存器。在方框1021处，方法1000在输入/输出(I/O)引脚上输出数据。在一个实例中，当已解码操作代码(例如，针对显示为方框1008的77h)时，方法1000进行到方框1013。在方框1013处，方法1000包含接收3个地址字节且方法1000进行到方框1015。在方框1015处，方法1000从配置寄存器读取数据(例如，针对可编程时延寄存器204)。在方框1015中执行任务之后，方法1000进行到方框1016。在方框1016处，方法1000包含等待由配置寄存器中定义的"n"数目的空字节。方法1000通过进行到方框1017而继续。在方框1017处，方法1000包含在由方框1013中提供的3个地址字节定义的地址处开始读取单次可编程(OTP)安全寄存器。方法1000继续到方框1018。在方框1018处，方法1000在输入/输出(I/O)引脚上输出数据。另外，在本发明的范围内，可将存储器实施为(例如)锁存器、交叉耦合反相器的配置或单个晶体管保留装置。数据感测构件可由感测放大器、锁存器、存储器元件的寄存器来制作以说明一些替构件。寻址构件可由组合电路、复合逻辑门或专用于地址选作过程的控制器实现。控制器构件可通过(例如)有限状态机、嵌入式控制器或用于管理一系列内部操作的专用处理器来实施。另外，在不应用本发明时可遭受解码目标数据字节地址与产生所述地址处的目标数据之间的延迟的任何存储器装置均适合13应用本发明。本文所提供的方法及系统允许在主机控制器与存储器装置之间针对任何给定时钟频率进行通信时最优化时延。尽管已描述了本实施例，但将明了，可对这些实施例作出各种修改及改变。因此，应将说明书及附图视为仅具有说明意义而非限制意义。本发明摘要经提供以符合37C.F.R.§1.72(b)。所述摘要将允许读者快速地查明技术揭示内容的性质。所述发明摘要并非是用来阐释或限制权利要求书的理解下而提交的。另外，在前述具体实施方式中，可看到，出于简化本发明的目的将各种特征集合到单个实施例中。不应将本发明的此方法阐释为限制权利要求书。因此，以上权利要求书由此并入到具体实施方式中，其中权利要求书独立地作为单独实施例及单独实施例的组合。权利要求1、一种设备，其包括存储器装置；输入/输出(I/O)缓冲器；及时延编程电路，其耦合到所述存储器装置及所述I/O缓冲器以存储在读取操作期间从所述存储器装置传送数据之前于所述存储器装置处接收的空字节的数目的多个值。2、如权利要求1所述的设备，其中所述空字节数目对应于将数据从所述存储器装置传送到所述I/O缓冲器之前的时间延迟。3、如权利要求1所述的设备，其中所述时延编程电路包括地址计数器、可编程时延寄存器及比较器。4、如权利要求3所述的设备，其中所述可编程时延寄存器用以存储与多个操作代码相关联的所述空字节数目的多个值。5、如权利要求3所述的设备，其中所述比较器经配置以基于从所述地址计数器及所述可编程时延寄存器接收的信息向所述I/O缓冲器发送输出启用信号。6、如权利要求3所述的设备，其中所述可编程时延寄存器在所述存储器装置通电时复位。7、如权利要求1所述的设备，其中所述存储器装置包含快闪存储器。8、如权利要求3所述的设备，其中所述可编程时延寄存器在通电时重新编程。9、一种系统，其包括主机控制器；输入/输出(I/O)缓冲器；及存储器装置，其耦合到所述主机控制器且经配置以从所述主机控制器接收读取命令，所述存储器装置包含与存储器阵列通信的接口控制逻辑；其中所述接口控制逻辑包含耦合到所述存储器阵列及所述I/O缓冲器的时延编程电路，所述时延编程电路用以存储对应于将要在读取操作期间从所述存储器阵列传送数据之前提供于所述存储器阵列处的延迟的至少一个值。10、如权利要求9所述的系统，其中所述时延编程电路包括用以存储对应于所述延迟的所述至少一个值的可编程时延寄存器。11、如权利要求10所述的系统，其中所述存储器阵列包含快闪存储器。12、如权利要求9所述的系统，其中对应于所述延迟的所述至少一个值与提供所述延迟所需的空字节的数目相关联。13、如权利要求12所述的系统，其中对应于所述空字节数目的所述至少一个值使用熔断熔丝来硬连线。14、如权利要求12所述的系统，其中对应于所述空字节数目的所述至少一个值提供于査找表中。15、一种在存储器装置中执行读取操作的方法，其包括存储对应于与至少一个读取操作相关联的空字节延迟的多个值；将读取命令发送到所述存储器装置；等待对应于针对读取命令的空字节延迟的时间周期；及起始从所述存储器装置的数据传送。16、如权利要求15所述的方法，其中存储所述多个值包含存储对应于将要在所述存储器装置处接收的所述空字节延迟的所述多个值。17、如权利要求15所述的方法，其中存储对应于所述空字节延迟的所述多个值包含将对应于所述空字节延迟的所述多个值存储于非易失性存储器中。18、如权利要求15所述的方法，其中存储对应于所述空字节延迟的所述多个值包含将对应于所述空字节延迟的所述多个值存储于査找表中。19、如权利要求15所述的方法，其中存储空字节延迟的所述多个值包含存储与用于读取操作的多个操作代码相关联的所述多个空字节延迟。20、一种方法，其包括形成存储器阵列；形成接口控制逻辑；及以对应于与至少一个读取操作相关联的空字节数目的至少一个值加载所述存储器阵列，以供所述接口控制逻辑来存取。21、如权利要求20所述的方法，其中加载对应于所述空字节数目的至少一个值包含存储对应于将要在接收读取命令之后等待将要从所述存储器阵列读取的数据时提供的时间延迟的量。22、如权利要求21所述的方法，其中存储对应于空字节数目的至少一个值包含将所述至少--个值存储于安置在所述存储器装置中的配置寄存器中。23、一种配置将要在读取操作期间提供的时间延迟的方法，所述方法包括从具有与若干空字节相关联的多个所存储值的配置寄存器中选择所存储值，其中空字节的数目对应于所述时间延迟；及使所述空字节数目与读取命令相关联。24、如权利要求23所述的方法，其中从所述配置寄存器中选择所述值包含在从所述存储器阵列读取数据之前及在提供读取命令之后，选择时间延迟所需的所述空字节数目。全文摘要本发明主要论述一种包括主机控制器、输入/输出缓冲器及存储器装置的系统。所述存储器装置耦合到所述主机控制器且经配置以从所述主机控制器接收读取命令。所述非易失性存储器包含与非易失性存储器通信的接口控制逻辑。所述接口控制逻辑包含耦合到所述非易失性存储器及所述输入/输出缓冲器的时延编程电路。所述时延编程电路存储对应于将要在读取操作期间从所述非易失性存储器传送数据之前提供于所述非易失性存储器处的空字节延迟的至少一个值。文档编号G11C16/02GK101667453SQ20091000879公开日2010年3月10日申请日期2009年9月4日优先权日2008年9月5日发明者德努茨·马尼亚,理查德·V·德卡罗申请人:爱特梅尔公司