在非易失性存储器中的读取干扰减轻的制作方法

文档序号:6768182阅读:125来源:国知局
专利名称:在非易失性存储器中的读取干扰减轻的制作方法
技术领域
本发明涉及非易失性存储器。
背景技术
半导体存储器已经变得越来越流行用于各种电子设备。例如,在蜂窝电话、数码相 机、个人数字助理、移动计算设备、非移动计算设备和其他设备中使用非易失性半导体存储 器。电可擦除可编程只读存储器(EEPROM)和闪存位列最流行的非易失性半导体存储器之 间。通过也是一种EEPROM的闪存,相比于传统的、全特征的EEPR0M,可以在一步中擦除整个 存储器阵列或该存储器的一部分的内容。传统的EEPROM和闪存两者都使用在半导体衬底中的沟道区域上方且与其绝缘的 浮置栅极。浮置栅极位于源极和漏极区域之间。控制栅极设置在浮置栅极之上且与其隔离 (insulated)开。如此形成的晶体管的阈值电压(Vth)受浮置栅极上保留的电荷量控制。也 就是说,在导通晶体管以允许其源极和漏极之间的导电之前必须被施加到控制栅极的最小 量的电压受浮置栅极上的电荷水平的控制。一些EEPROM和闪存器件具有用于擦除两个范围的电荷的浮置栅极,且因此,可以 在两个状态、例如擦除状态和已编程状态之间编程/擦除该存储器元件。这种闪存器件有 时被称为二进制闪存器件,因为每个存储器元件可以擦除一位数据。通过识别不同的已允许/有效的已编程阈值电压范围来实现多状态(也称为多电 平)闪存器件。每个不同的阈值范围对应于在存储器器件中编码的该组数据位的预定值。 例如,每个存储器元件当该元件可以位于对应于四个不同的阈值范围的四个离散的电荷带 之一中时可以擦除两位数据。典型地,在编程操作器件被施加到控制栅极的编程电压VreM被施加作为随时间量 值增加的一系列脉冲。在一个可能的方法中,通过预定步长、例如0. 2-0. 4V来随着每个连 续脉冲而增加脉冲的量值。可以向闪存元件的控制栅极施加VreM。在编程脉冲之间的时间 段中,进行验证操作。也就是说,在连续编程脉冲之间读取正被并行编程的一群元件的每个 元件的编程电平,以确定其是否等于或大于该元件正被编程到的验证电平。对于多状态闪 存元件的阵列,可以对元件的每个状态进行验证步骤,以确定该元件已经到达了其数据相 关的验证电平。例如,能够在四个状态中存储数据的多状态存储器元件可能需要进行对三 个比较点的验证操作。另外,当编程EEPROM或闪存器件、例如在NAND串中的NAND闪存器件时,典型地, VreM被施加到控制栅极,且位线接地,使得电子从单元或存储器元件、例如存储元件的沟道 注入到浮置栅极中。当电子在浮置栅极中累积时,浮置栅极变为充负电,且存储器元件的 阈值电压升高以便存储器元件被考虑为处于已编程状态中。关于这种编程的更多信息可 以在2005年7月12日公告的美国专利6,859,397、题为“Source Side Self Boosting Technique For Non-Volatile Memory” 和美国专利 6,917,542、题为 “Detecting Over Programmed Memory"中找到,两者整体被引用附于此。
但是,继续有问题的一个问题是读取干扰。读取干扰是在读取另一存储元件时存 储元件的状态的无意的改变。但是,问题对于使用减少的隧道氧化物厚度的更新的器件以 及对于已经经过了多个编程/擦除周期的器件来说更严重。

发明内容
本发明通过提供用于减少非易失性存储系统中的读取干扰来解决上述和其他问题。在一个实施例中,一种用于操作非易失性存储器的方法,包括接收请求从一组非 易失性存储器元件中的至少一个所选非易失性存储元件读取数据的读取命令,其中所述至 少一个所选非易失性存储元件与一组字线中的所选字线相关联。该方法还包括响应于所读 取的命令,选择在该组字线中的另一字线,对与所述另一字线相关联的非易失性存储元件 上进行感测操作,且基于所述感测操作确定至少一个读取比较电平。该方法还包括使用所 述至少一个读取比较电平来读取所述至少一个所选非易失性存储元件。在另一个实施例中,一种用于操作非易失性存储器的方法,包括接收请求从一组 非易失性存储器元件中的至少一个所选非易失性存储元件读取数据的读取命令,其中所述 至少一个所选非易失性存储元件与一组字线中的所选字线相关联。该方法还包括响应于所 读取的命令,选择在该组字线中的另一字线,从与所述另一字线相关联的非易失性存储元 件感测数据,包括进行错误校正处理,且基于所述错误校正处理确定度量(metric)。如果度 量低于阈值,则该方法还包括使用基于从与另一字线相关联的非易失性存储元件感测的数 据而确定的至少一个读取比较电平来读取至少一个所选非易失性存储元件。如果度量高于 该阈值,该方法还包括调查在该组非易失性存储元件中的数据的完整性,和/或对该组非 易失性存储元件中的数据进行刷新操作。在另一个实施例中,一种用于操作非易失性存储器的方法,包括接收请求从一组 非易失性存储器元件中的至少一个所选非易失性存储元件读取数据的读取命令,其中,该 组存储元件在多个数据状态中存储数据,且所述至少一个所选非易失性存储元件与一组字 线中的所选字线相关联。该方法还包括响应于所读取的命令,选择在该组字线中的另一字 线,对与所述另一字线相关联的非易失性存储元件上进行感测操作,以将多个数据状态的 第一对数据状态的相邻状态彼此区分开,且基于所述感测操作确定在第一对数据状态的相 邻数据状态之间的第一读取比较电平。该方法还包括基于第一读取比较电平确定将第二对 数据状态的相邻状态彼此区分开的第二读取比较电平,且不进行用于将所述第二对数据状 态的相邻状态彼此区分开的感测操作,且使用至少第二读取比较电平来读取至少一个所选 非易失性存储元件。 在另一实施例中,一种操作非易失性存储器的方法,包括接收请求从一组非易失 性存储元件读取数据的读取命令,其中,该组非易失性存储元件在多个数据状态中存储数 据。该方法还包括响应于所读取的命令,进行感测操作,以将多个数据状态的第一对数据状 态的相邻状态彼此区分开,且基于所述感测操作确定在第一对数据状态的相邻数据状态之 间的第一读取比较电平。该方法还包括基于第一读取比较电平确定将第二对数据状态的相 邻状态彼此区分开的第二读取比较电平,且不进行用于将所述第二对数据状态的相邻状态 彼此区分开的感测操作,且使用至少第二读取比较电平来读取至少一个所选非易失性存储元件。在另一实施例中,一种非易失性存储系统包括一组非易失性存储元件,包括至少一个所选非易失性存储元件。该系统还包括与该组非易失性存储元件相关联的一组字线, 包括所选字线,所述至少一个所选非易失性存储元件与所选字线相关联。该系统还包括与 该组字线通信的至少一个控制电路。该至少一个控制电路包括(a)接收请求从与所选字 线相关联的至少一个所选非易失性存储元件读取数据的读取命令,(b)响应于所读取的命 令,在该组字线中选择另一字线,对与所述另一字线相关联的非易失性存储元件上进行感 测操作,且基于所述感测操作确定至少一个读取比较电平,以及(c)使用所述至少一个读 取比较电平来读取至少一个所选非易失性存储元件。可以提供用于进行在此提供的方法的对应的方法、系统和计算机或处理器可读的 存储器件。


图1是NAND串的顶视图。图2是图1的NAND串的等效电路图。图3是NAND闪存的阵列的方框图。图4描述在衬底上形成的NAND串的剖面图。图5a描述了一组非易失性存储元件的初始阈值电压分布以及对应的验证和读取 电压。图5b描述了经过读取干扰的一组非易失性存储元件的阈值电压分布。图5c描述了图5b的阈值电压分布的测量和对应的读取电压的设置。图6描述了在一组字线中的所选字线。图7描述了用于基于另一字线来设置用于读取所选字线的读取比较电平的处理。图8描述了用于基于另一字线和错误校正度量来设置用于读取选字线的读取比 较电平的处理。图9描述了通过从第一读取比较电平确定附加的读取比较电平来设置用于读取 所选字线的读取比较电平的处理。图10描述了通过从第一读取比较电平确定附加的读取比较电平来设置用于读取 所选字线的读取比较电平的处理的进一步细节。图11是NAND闪存元件的阵列的方框图。图12是使用单行/列解码器和读/写电路的非易失性存储器系统的方框图。图13是使用双行/列解码器和读/写电路的非易失性存储器系统的方框图。图14是描述感测块的一个实施例的方框图。图15图示了将存储器阵列组织为对于所有位线存储器架构的块或用于奇偶存储 器架构的块的例子。图16描述了阈值电压分布和一遍(one-pass)编程的示例组。图17描述了阈值电压分布和两遍(two-pass)编程的示例组。图18a-c示出了各种阈值电压分布并描述用于编程非易失性存储器的处理。图19是描述用于编程非易失性存储器的处理的一个实施例的流程图。
图20描述了在编程期间被施加到非易失性存储元件的控制栅极的示例脉冲串 (pulse train)0
具体实施例方式本发明通过提 供用于减少非易失性存储系统中的读取干扰的方法。适用于实现本发明的存储器系统的一个例子使用NAND闪存结构,其包括在两个 选择门(select gate)之间串联地排列多个晶体管。串联的晶体管和选择门被称为NAND 串。图1是一个NAND串的顶视图。图2是其等效电路。在图1和2中描述的NAND串包括 串联且夹在第一选择门120和第二选择门122之间的四个晶体管、100,102,104和106。选 择门120选通NAND串与位线126的连接。选择门122选通NAND串与源极线128的连接。 通过向控制栅极120CG施加适当的电压来控制选择门120。通过向控制栅极122CG施加适 当的电压来控制选择门122。晶体管100,102,104和106的每个具有控制栅极和浮置栅极。 晶体管100具有控制栅极100CG和浮置栅极10(FG。晶体管102具有控制栅极102CG和浮 置栅极102TO。晶体管104具有控制栅极104CG和浮置栅极104TO。晶体管106具有控制 栅极106CG和浮置栅极106TO。控制栅极100CG连接到(或是)字线WL3,控制栅极102CG 连接到字线WL2,控制栅极104CG连接到字线WL1,且控制栅极106CG连接到字线WL0。在一 个实施例中,晶体管100,102,104和106每个是存储元件,也称为存储器单元。在其他实施 例中,存储元件可以包括多个晶体管或可以不同于图1和2中描述的。选择门120连接到 选择线S⑶。选择门122连接到选择线SGS。图3是三个NAND串的电路图。使用NAND结构的闪存系统的典型架构将包括若 干NAND串。例如,在具有多得多的NAND串的存储器阵列中示出了三个NAND串320,340禾口 360。NAND串的每个包括两个选择门和四个存储元件。虽然图示了四个存储元件为了简化, 现代的NAND串可以具有高达例如三十二或六十四个存储元件。例如,NAND串320包括选择门322和327和存储元件323-326,NAND串340包括 选择门342和347和存储元件343-346,NAND串360包括选择门362和367和存储器元件 363-366。每个NAND串通过其选择门(例如选择门327,347或367)连接到源极线。选择 线SGS用于控制源极侧选择门。各个NAND串320,340和360通过选择门322、342、362等 中的选择晶体管而连接到各个位线321、341和361。这些选择晶体管受漏极选择线S⑶控 制。在其他实施例中,选择线不一定需要在NAND串中共同;也就是说,可以对不同的NAND 串提供不同的选择线。字线WL3连接到存储元件323、343和363的控制栅极。字线WL2连 接到存储元件324、344和364的控制栅极。字线WLl连接到存储元件325、345和365的控 制栅极。字线WLO连接到存储元件326、346和366的控制栅极。如可以看出的,每个位线 和各个NAND串包括该存储器元件的阵列或组的列。字线(WL3,WL2,WLl和WL0)包括该阵 列或组的行。每个字线连接该行中的每个存储元件的控制栅极。或者,可以通过字线它们 自己来提供控制栅极。例如,字线WL2提供存储元件324、344和364的控制栅极。实际上, 可能存在一个字线上的数千存储元件。每个存储元件可以存储数据。例如,当存储一位数字数据时,存储元件的可能的 阈值电压(Vth)的范围被划分为被分配了逻辑数据"1"和"0"的两个范围。在NAND类 闪存的一个例子中,Vth在存储元件被擦除之后是负的,且被定义为逻辑“1”。Vth在编程操作之后是正的,且被定义为逻辑“O”。当Vth是负的且试图读取时,存储元件将导通以指 示正存储逻辑“1”。当Vth是正的且试图读取操作时,存储元件将不导通,指示存储了逻辑 “O”。存储元件还可以存储多电平的信息、例如多位数字数据。在该情况下,Vth值的范围 被划分为多个水平的数据。例如,如果存储了四个电平的信息,将存在被分配给数据值四 个"11〃,“ 10〃,“ 01〃,和〃 00〃的VTH范围。在NAND类闪存的一个例子中,Vth在 存储元件被擦除之后是负的,且被定义为“11。”正Vth值用于〃 10〃,“ 01",和〃 00〃 的状态。在被编程到存储元件中的数据和该元件的阈值电压范围之间的具体关系取决于适 用于存储元件的数据编码机制。例如,两个被整体引用附于此的美国专利US6,222,762和 US 7,237,074描述了用于多状态闪存元件的各种数据编码机制。NAND型闪存和其操作的相关例子在美国专利No. US5, 386,422,US5, 570, 315, US5, 774,397,US6, 046, 935,US6, 456,528 和 US6, 522,580 中提供,其每个被引用附于此。当编程闪存元件时,向存储元件的控制栅极施加编程电压,且与存储元件相关联 的位线接地。来自该沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时,浮置栅极变 为充负电,且存储元件的Vth升高。为了向正被编程的控制栅极施加编程电压,该编程电压 被施加到适当的字线的存储元件。如上所述,在每个NAND串中的存储元件共享相同字线。 例如,当编程图3的存储元件324时,编程电压也将被施加到存储元件344和364的控制栅 极。但是,编程干扰可能发生在编程其他NAND串期间的禁止的NAND串中,且有时发生 在已编程NAND串本身中。编程干扰在未选非易失性存储元件的阈值电压由于其他非易失 性存储元件的编程而漂移时发生。可能在先前已编程的存储元件以及还没有编程的已擦除 存储元件上发生编码干扰。各种编程干扰机制可以限制诸如NAND闪存的非易失性存储器 件的可用操作窗。例如,如果NAND串320被禁止(例如,其是不包括当前正被编程的存储元件的未 选NAND串)且NAND串340正被编程(例如,其是包括当前正被编程的存储元件的所选NAND 串),可能在NAND串320处编程干扰。例如,如果通过电压(pass voltage) Vpass低,禁止 NAND串的沟道未被很好地升压,且未选NAND串的已选字线可能无意地被编程。在另一可能 场景中,升压的电压可以被栅极感应漏极泄露(Gate Induced Drain Leakage) (GIDL)或其 他泄露机制降低,导致相同的问题。由于诸如与稍后被编程的其他相邻存储元件的电容性 耦合而导致的电荷存储元件的Vth的漂移的其他影响也可能有利于编程干扰。图4描述在衬底上形成的NAND串的剖面图。该视图被简化且不按比例。NAND串 400包括在衬底490上形成的源极侧选择门406、漏极侧选择门424和八个存储元件408, 410,412,414,416,418,420和422。在每个存储元件和选择门406和424的任一侧上 提供 其一个例子是源极漏极/区域430的多个源极/漏极区域。在一个方法中,衬底490使用 三阱技术,该三阱技术包括η-阱区域494内的ρ-阱区域492,该η-阱区域494又处于ρ型 衬底区域496中。可以在ρ-阱区域上至少部分地形成NAND串和其非易失性存储元件。除 了具有I的电势的位线426以外,还提供具有Vsquke的电势的源极供应线404。还可以经 由端子402向ρ-阱区域492施加和/或经由端子403向η-阱区域494施加诸如主体偏压 的电压。在编程操作期间,在所选字线、在该例子中与存储元件414相关联的WL3上提供控制栅极电压VreM。另外,回忆(recall)存储元件的控制栅极可以被提供为字线的一部分。例如,WLO, WLl, WL2, WL3, WL4, WLS, WL6 和 WL7 可以分别经由存储元件 408,410,412,414, 416,418,420和422的控制栅极延伸。在一个可能的升压机制中,通过电压、Vpass被施加到 与NAND串400相关联的剩余字线。一些升压机制向不同字线施加不同的通过电压。VSGS 和VS⑶分别被施加到选择门406和424。图5a_c涉及读取干扰如何可以改变一组非易失性存储元件的阈值电压分布,和 用于解决该问题的处理。图5a_c涉及读取干扰如何改变一组非易失性存储元件的阈值电 压分布以及涉及用于解决该问题的处理。图5描述了一组非易失性存储元件的初始阈值电 压分布,以及对应的验证和读取电压。例如,初始阈值电压分布可以就在一组存储元件已经 被编程之后施加。在该例子中,使用八个数据状态。通常,可以使用两个或更多数据状态。在编程期间使用验证电平Vvi到Vv7以定义存储元件必须编程到的最低阈值电压, 以便考虑结束编程。一些存储元件超过验证电平到不同的程度,导致每个状态的有限阈值 分布。另外,更重要的是提供准确的读取比较电平、也称为读取参考电压,随着数据状态的 数量增加且数据状态彼此靠近。在该示例实施方式中,使用读取比较电平Vki到Vk7以在读 取处理中区分八个数据状态。例如,如果向存储元件的控制栅极施加Vki且该存储元件变 为导电,可以下定论VK1大于存储元件的阈值电压(Vth)。类似地,如果存储元件不导电,可 以下定论Vki小于存储元件的阈值电压(Vth)。因此,通过确定存储元件是否对于读取比较 电平的每个导电,可以确认存储元件的数据状态。换句话说,存储元件的数据状态是在存储 元件是不导电的最高读取比较电平和存储元件是导电的最低读取比较电平之间的状态。另 夕卜,读取处理可以同时确认与给定的字线相关联的多个存储元件的数据状态。还注意,对应的读取比较电压、例如Vki到Vk7在电压组之间,典型地就在先前的分 布之上,例如Vki在状态0和状态1之间,就在状态0的分布之上,Ve2在状态1和状态2之 间,就在状态1的分布之上,等等。这允许由于读取干扰和数据保留丢失而导致的阈值电压 分布的扩大。该影响典型地对于更高的状态而更大。因此,可期望提供对于更高的状态的 状态之间的逐步变大的间隔,如所述。如所述,读取干扰可能导致阈值电压分布中的显著变化。读取干扰由于从存储元 件的电荷丢失而趋于降低正阈值电压并由于存储元件中的电荷增益而增加负阈值电压。在 一些器件中,擦除状态和可能的少量附加的相邻状态具有负阈值电压。例如,16-状态器件 可能具有含有负阈值电压的状态0-4,和含有正阈值电压的状态5-15。另一方面,在其他器 件,所有状态可以具有正阈值电压。图5b描述了经过读取干扰的一组非易失性存储元件的阈值电压分布。描述的读 取干扰电压Vki到Vk7与图5a相同。在此,每个状态的阈值电压分布更宽,且由于读取干扰 而与图5a中示出的分布相比向下偏移。另外,读取干扰可以对于更高的数据状态而更高, 以至于偏移更大。注意,相邻数据状态的分布还可能在某些情况下重叠。在此,可以看出,由 于在该例子中读取电压被更低的阈值电压分布重叠,因此读取误差可能导致使用图5a的 相同读取电压来读取图5b中表示的数据状态。另外,读取干扰可能由如下各种因素影响编程/擦除周期的数量(读取干扰由于 重复对存储元件施压而随着更多的周期而变得更大)、在数据被写入时和其被读取时之间 的温度改变(对于块中的末尾字线发生更少的干扰,因为它们仅具有要被影响的一个相邻字线)、存储器器件中的电源的电平(电平可能在数据被写入时和其被读取时之间改变,且 读取干扰随着被施加到存储元件的更大的电压而变得更大)、编程电压电平(更高的编程 电压导致更多的压力,导致更多的读取干扰)、擦除电压电平(更高的擦除电平导致更多的 压力,导致更多的读取干扰)、和施加编图5c描述了图5b的阈值电压分布的测量和对应的 读取电压的设置。图5c描述了图5b的阈值电压分布的测量和对应的读取电压的设置。测量实际阈值分 示每个存储元件的三个位,且期望每个状态十个点的分辨率,则对79个电压阈值电 平的每个进行读取操作。在图5c中,每个点表示读取点,且实线与图5b中相同。可以提供 直方图,其中,每个bin的高度指示其阈值电压处于由bin指定的范围的存储器元件的数 量。可以确定最适当的读取电平,例如作为在相邻状态之间的最小值。当存在最小值的范 围时,在两个数据状态之间的最适当的读取电平可能就在两个状态的较低的分布之上。在 此,读取电平V' ^到乂‘ K7已经偏移到相对于图5b的Vki到Vk7电平的最佳电平。通常, 如所述,可期望将读取电平置于尽可能靠近先前电平以还允许最大值数据保留偏移。读取 电平V' 使用避免如果使用图5b的读取电平将导致的实质的读取误差。读取干扰是在诸如NAND闪存芯片的非易失性存储器中的主要可靠性问题。读取 干扰当存储元件在读取操作期间经过电压时被施压时发生。更大的量值的电压和持续时间 导致更大的压力。电压被施加的次数也是一个因素,且附加的应用与附加的压力相关联。关 于电压量值,当在块中的所选字线正被读取(且所施加的控制栅极读取电压称为Vk)时,在 相同块中的未选字线被驱动到高电压(称为读取通过电压(read-pass voltage)或Vkead) 以便超越在NAND串中的未选存储元件。另外,设计读取通过电压以超过最高VR(例如,当存 在八个数据状态时的VK7)诸如2V的留白,这导致在未选字线上的未选存储元件的过驱动。 另外,对于每个存储元件技术的四位(具有十六个数据状态)的有效读取通过电压可以比 对于二进制(具有两个数据状态)和每个存储元件存储器的(对于数据状态)两位的高得 多。因此,由于未来的器件趋于提供另外的数据状态,因此读取干扰问题将变得更明显。关于电压量值,对于八个状态(每个存储元件的三位)器件,可以存在(8x4)-1 = 31个读取比较操作。另外,假设10000读取操作在期望的生命期中发生。通过100000个读 取操作和零软位(例如,在十五个不同的读取电平处的顺序读取),块的暴露的时间段是 100,000x31x (对每个Vkead暴露的时间段)。另外,读取一个字线上的所有存储元件所需的 时间取决于使用一个选通脉冲还是两个选通脉冲感测。具有两个选通脉冲感测的总暴露时 间将几乎是具有一个选通脉冲感测的双倍。可以看出,存储元件将被暴露给基于所施加的 读取通过电压的量值和持续时间的明显压力。可以使用读取刷洗(scrubbing)来在太频繁地读取了的块上重写数据。读取刷洗 的一个实施方式基于触发重写该块的小机会的每个读取。通过使用随机数生成器来创建小 机会。随机数生成器的使用比维持读取的实际数的计数更容易。但是,该方法是资源集中 的(resource intensive),且不考虑存储元件的实际状况。在另一可能的方法中,存储元件 存储使用纠错码(ECC)编码的数据,且在读取期间监视该ECC解码引擎以确定数据出错的 程度。例如,可以监视ECC解码引擎收敛所需的时间、或收敛所需的迭代的数量。如果这些度量超过阈值,则指示重写。具体地,当使用强ECC(SECC)时,存在更少的锐截止点,来分离ECC所需的状况以 不从允许ECC校正数据的状况开始工作。强ECC可以校正高达5-8%的位错误。这是因为 通过SECC,实际上没有错过校正的机会。当在ECC页上的故障位的数量变得太大时,SECC 算法将不收敛。但是,在到达该状况之前,收敛减慢。实现SECC所花费的时间或所需的迭 代次数可以用作早期警告标记。当SECC收敛花费时间太长时或当在ECC页上的故障位的 数量超过某预定值时,控制器可以开始数据的调查性读取或分布留白的调查性读取,以便 确定是否必须重写该块。引起如下问题,有时用户感兴趣重复读取被限定为具体块中的单个字线的相同的 大块数据。由于在块中的仅未选字线将被暴露给读取干扰,在这种情况下,读取感兴趣的所 选单个字线将在关于刷新剩余块上的数据的需要的适当的时间不升高标记。而且,注意,当 使用损耗分级时,重写块的数据将移动该数据到某个其他物理块。因此,在某些情况下,具 体字线的一个或单个所选存储元件可以被重复读取,暴力在其他字线上的存储元件给读取 干扰,同时一个或单个所选存储元件本身避免编程干扰。可以在各种情况下,诸如当在具体 字线上存储共同请求的数据时重复读取具体字线的所选存储元件。因此,ECC解码引擎可能不指示当解码来自具体字线的所选存储元件的数据时的 问题。但是,当另一字线的存储元件(经历了更多的读取干扰)时,ECC解码引擎可以指示 明显的问题,诸如慢的或耗时的收敛,或可能甚至不收敛。本质上,可能太晚而不能校正发 现的问题。因此,削弱了监视在ECC解码引擎的性能中的逐渐降级和适当地决定何时进行 刷新或采取其他补救动作的能力。可以基于一组存储元件、诸如具体字线的存储元件的当前阈值电压分布来确定读 取电平,如结合图5c上述的。这是动态感测点获取(DSPA)的形式,且可以基于常规、例如 对于在块中的每个读取或每η > 1个读取、或基于例外、例如当超过ECC解码引擎度量时 来进行,指示收敛的难处。动态感测点获取可以包括使用1、2或更多软位读取一页或多页 (即,以比八个状态存储元件的七个读取电平更高的分辨率来读取),以便确定多少比较电 平必须从基线电平偏移。电荷增益/损失是可以通过动态感测点获取解决的机制之一。图6描述了一组字线中的所选字线。在该例子中,一组字线600具有八个字线 WL0-WL7。所选字线615是例如基于主机读取命令被选择用于读取的字线。该字线具有存储 感兴趣的数据的存储元件。剩余字线包括在所选字线615的源极侧上的一组未选字线620 和在所选字线615的漏极侧上的一组未选字线610。被选的字线605是随机地或被选择以 在读取所选字线615之前被读取的未选字线以便获得更新的、最佳化的读取电压。在一个方面,当接收读取命令用于读取所选字线时,可以对随机选择的未选字线 进行动态感测点获取。在一个方法中,可以选择任意未选字线。在另一方法中,可以选择任 意未选字线,但有一个或多个例外。例如,在块中的前面和最后几个字线和与所选字线相邻 的字线可以被排除,由于这些可能经历比其他字线更多或更少的读取干扰。例如,假设标为WL0-WL63的64个字线和所选字线WW5。适用于DSPA特征化的预 定一组的字线可以例如是WL1-WL3和WL7-WL60,假设WLO和WL61被排除为末尾字线,且WL4 和WL6被排除,由于它们与WL5相邻。还考虑主机(或控制器)重复地想要读取WL5的情 况。在该情况下,在一个可能的方法中,被发出以读取WL5的每个命令将导致首先正被读取的另一字线。当为了 DSPA目的正读取该另一字线时,正暴露WL5给读取干扰,因为其暴露 给VKEAD。然后,当顺序读取WL5时,用于被监视的WL5的ECC解码引擎度量将更代表了该块。 因此,可以获得块中的读取干扰问题的准确早期警告,以便控制器可以进行校正动作,诸如 在读取干扰问题变大足够大以压制ECC解码引擎之前刷新该块或将其重写给另一块。该方 法允许仅当需要时读取刷洗。图7描述了用于基于另一字线来设置用于读取所选字线的读取比较电平的处理。 该处理可以包括在步骤700接收读取命令。例如,存储器器件的控制器可以从外部主机控 制器接收读取命令。控制器还可能发出对其内部使用的数据的读取命令,而不涉及主机控 制器。步骤705包括识别来自读取命令的所选字线。典型地,该字线通过读取命令中的码 字来识别。步骤710包括设置另一字线。例如,这可以包括随机选择另一字线。在一个可 能的方法中,排除某些字线,诸如与所选字线相邻的或是块末尾的字线。这种字线可能具有 更高程度的读取干扰,特别在与漏极侧上的所选字线相邻的字线上。通过避免这种字线,选 择具有更代表整个块的读取干扰的程度的字线。但是,在步骤710中的另一可能的方法是选择相邻字线,诸如与漏极侧上的所选 字线相邻的字线。这通常是未编程或仅部分编程的字线,当编程从块的源极继续到漏极侧 时。这涉及选择具有在整个块中的读取干扰的最差情况程度的字线。如果所选字线是最后 的漏极侧字线,可以选择在源极侧上的相邻字线。步骤715包括对另一字线的存储元件进行感测操作,以获得那些存储元件的阈值 电压分布。例如,这可以包括通过由图5c中的点表示的每个点表示的若干不同电平的字线 电压来进行连续的感测操作。步骤720包括识别在阈值电压分布中的波谷,且步骤725包括 基于这些波谷来确定读取比较电平。例如,见图5c中的最佳化读取比较电平V' E1-V' K7。一旦确定这些最佳化的读取比较电平,步骤730包括使用最佳化的读取比较电平 来对所选字线的非易失性存储元件进行读取操作。步骤735包括报告这些结果,诸如从存 储器器件中的存储器传输读取的数据到主机控制器。读取处理在步骤740处结束。考虑具有标为WL0-WL63的六十四个字线的例子。如果用户请求读取在块的WL5 上的页,则WL5是所选WL。在该情况下,首先对从适用于DSPA特征化的预定的一组字线随 机或另外选择的另一字线进行DSPA操作。可以使用随机数生成器来选择另一 WL。或者,可 以诸如通过从所选字线选择从所选字线偏移了给定数量的字线的字线来非随机地选择另 一 WL,当WL5是所选字线时,选择WL15,当WL35是所选字线时选择WL35,等等,其中偏移量 是+10个字线。当所选字线靠近漏极侧时,可以通过相反方向的偏移量、例如-10个字线或 通过其中该计数在第一合格的源极侧字线的取模计算来选择另一 WL,例如,当WL60是所选 字线时选择WL8。在该情况下,末尾字线WLO和WL63被排除。 在另一示例方法中,例如通过对每个读取操作的+10字线来改变从所选字线到另 一字线的偏移量。因此,当首先读取WL5时我们选择WL15,且当再次读取WL5时选择WL25, 等等。在另一示例方法中,随机地或非随机地选择字线的子组,且随机或非随机地选择该 子组中的具体字线。例如,通过再次作为示例的所选字线的WL5,字线的子组可以被定义 为如下WL7-15(排除相邻字线 WL6),WL16-25, WL26-35, WL36-45, WL46-55, WL56-62 禾口 WL1-WL3 (排除末尾的字线WL63和WLO和相邻字线WL4)。在一个方法中,当第一次读取WL5 时,选择WL7-15作为所选子集,且随机选择WL6-15之一作为另一 WL ;当第二次读取WL5时,选择WL16-25作为所选子集,且随机选择WL16-25之一作为另一 WL,等等。可以在每次读取所选字线时或更不频繁地选择另一字线且分析它来获得最佳读 取或其他电压。例如,可以使得是否选择另一字线和获得新电压的决定随机或非随机,以至 于它在分别相对于读取所选字线的次数的平均数或固定时间间隔处周期地发生。或者,例 如在读取所选字线四次之后可以使用不相等的增量,然后在读取所选字线八次之后,等等。 当读取单个字线多次而不读取其他字线时,可以开始是否获得新的电压的决定。 如果期望避免跟踪读取了具体字线的次数,每次读取任一字线时可以获得新的电压。通过 跟踪读取了块中的任一字线的次数,可以在每η >、读取任一字线之后,进行决定。不跟踪 读取了块中的任一字线的次数,则可以基于随机例如使用随机数生成器来确定具体读取是 否调用选择另一字线和获得新的电压来进行该决定。如果读取操作涉及整个块的所有或大 部分,所有存储元件都将遭受类似读取干扰,因此可能需要选择字线和获得新电压。各种其 他方法也可能。该控制可以维持适当的数据来实现期望的机制。图8描述了基于另一字线和错误校正度量来设置用于读取所选字线的读取比较 电平的处理。步骤800,805和810分别对应于图7的步骤700、705和710。步骤815包括 对另一字线的存储元件进行包括EC解码的感测操作,来获得那些存储元件的阈值电压分 布。步骤820包括基于ECC解码处理来确定度量。例如,度量可以包括收敛的时间量和/ 或迭代量。在决定步骤825,如果度量在阈值以下,阈值可以基于测试和/或理论计算来设 置的,ECC解码处理令人满意地继续(proceeding satisfactorily) 0在该情况下,该处理 继续到步骤835,840,845,850和855,其分别对应于图7的步骤720,725,730,735和740。 在决定步骤825,如果度量不在阈值以下,ECC解码处理不令人满意地继续,且在步骤830, 进行对数据的整体性的进一步调查,和/或进行数据的刷新操作。进一步的调查可以包括 例如附加的探索的读取一个或多个附加的字线,来确定他们是否具有麻烦的解码。刷新操 作可以涉及例如从第一块复制数据到第二块,擦除第一块,且复制数据回到第一块。当步骤810选择具有最差情况的读取干扰的字线、诸如所选字线的漏极侧邻居 时,在步骤825中,比进行随机选择,错误的度量更可能超过该阈值。图9描述了用于通过从第一读取比较电平来确定附加的读取比较电平来设置用 于读取所选字线的读取比较电平的处理。如在图5c中所示,确定跨越作为DSPA的部分的所 有数据状态的阈值电压分布需要明显数量的感测操作,且因此是处理集中的。替换的方法 涉及确定跨越少于所有数据状态的阈值电压分布,和外推这些结果给其他数据状态。例如, 获得的阈值电压分布可以被限制为足够以区分两个相邻数据状态之间的电压的范围,且可 以从该结果来确定最佳读取比较电平。顺序地,可以基于公式来确定一个或多个其他数据 状态的最佳读取比较电平。在该公式中,在给定数据状态的读取比较电平相比于基线电平 的偏移量可以被解释为其他数据状态的偏移量,且可以从已知基线电平和各个偏移量中获 得其他数据状态的最佳读取比较电平。在一个可能的方法,设置偏移量等于测量的偏移量, 或为测量的偏移量的某种分数。基线读取电平可以是预定电平,其已知是从测试和/或理 论的分析中最佳的,其中不存在读取干扰。例如,假设存在八个数据状态和七个读取电平VK1_VK7。也见图5a_c。进行阈值电 压分布,其足够以确定V' K7。一旦确定V' Κ7,可以确定偏移量A7 = Vk7-V' Κ7。可以确定 其他读取电平的偏移量作为Δ 7的函数,例如Δ i = f 1 ( Δ 7),Δ 2 = f2 ( Δ 7),Δ 3 = f3 ( Δ 7),Δ 4 = f4 ( Δ 7), Δ 5 = f 5 ( Δ 7), Δ6 = (Δ7)。通常对于状态 i,Ai = H(A7)JPV' Ei = V1^Ai,其中VKi是基线读取电平。作为例子,Δ 7可以是0.5V,且该公式可以指示偏移量 对于每个更低的读取电平降低的测试和/或理论分析,从其,我们确定例如A1 = 0. 4χΔ7 =0. 20V, A2 = 0. 5χΔ7 = 0. 25V, Δ 3 = 0. 6x Δ 7 = 0. 30V, Δ 4 = 0. 7x Δ 7 = 0. 35V, Δ 5 =0. 8χΔ7 = 0. 40V,和Δ 6 = 0. 9x Δ 7 = 0. 45V。在该情况下,我们计算对于状态1-6的最 佳读取比较电平,为 V' K1 = Vei-O. 20V, V' K2 = VE2-0. 25V, V' K3 = VE3-0. 30V, V' Ε4 = Ve4-O. 35V, V' E5 = VE5-0. 40V,和V' E6 = VE6-0. 45V。在此,我们假设这些偏移量是负的,其 是当基线读取电平是正的时是该情况。如果基线读取电平是负的,则该偏移量将是正的。因此,我们可以读取包括两个最高编程的状态(例如,状态6和7)的电压范围,以 便确定第一读取比较电压。一旦这被确定了,我们确定其他状态的偏移量和对应的最佳读 取比较电压。 注意,最高状态可以提供强的信噪比,其允许我们准确地外推这些结果给其他状 态,因为读取干扰随着阈值电压而增加。基于存储器器件的具体技术的器件电平特征化,一 旦我们知道最高状态的偏移量,我们将能够确定所有状态的偏移量。还能够获得多于一或 少于所有的数据状态的偏移量,且更准确地使用这些结果来对其他数据状态进行外推。而 且,次高状态还可以产生好的结果。由于在最后两个状态的分布之间的波谷必须被高准确地确定,应该通过精细分辨 率来扫描电压空间。例如,扫描400mV范围的25mV的扫描步长将导致16个读取,其是接近 于在任一页上的典型的15个读取(不具有软位)的数(假设16个数据状态)。这保证了 所选字线经历的Vkead暴露是最大地等于在所选字线的规律读取期间的剩余块经历的Vkead 暴露。可以争辩,大多数未选字线将经历对Vkead的两倍的暴露时间,作为所选字线。考虑到 此,触发重写的标准可以变得更严格。参考图9,步骤900包括读取数据的命令。步骤905包括从读取命令中识别所选字 线。接下来,两个路径之一可以是如下一个涉及未选字线,一个涉及所选字线。在一个路 径中,步骤910包括选择另一字线。步骤915包括对另一字线的存储元件进行感测操作,以 获得足够区分第一对相邻数据状态中的相邻数据状态的阈值电压分布。在第二路径中,步 骤920与步骤915相同,除了涉及所选字线。在任一情况下,步骤925包括识别阈值电压分 布中的波谷,且步骤930包括基于波谷来确定第一读取比较电平。例如,这可以是图5c中 的 V' R7。在步骤935,基于第一读取比较电平和可选的其他因素,我们使用诸如上述的公式 来确定其他读取比较电平。其他因素可以包括例如编程/擦除周期的数量在该组字线中的 所选字线的位置、温度依赖性和电源电平依赖性(框940)。例如,测试和/或理论计算可以 对于具体存储器器件指示这些变量的任一影响最佳读取电平。另外,当另一组变量出现时, 可以调整在一组变量下最佳的最佳读取比较电平。例如,不同的数据状态的偏移量可能基 于编程/擦除周期的数量而改变。作为例子,更高的状态的偏移量可能相对地多于更低的 状态的偏移量。因此可以调整将一个状态的偏移量涉及到另一个的公式。类似地,可以确定应该基于字线位置对另一字线调整被确定用于一个字线的给定 状态的最佳读取电平。在经历相对类似电平的读取干扰的字线的子集、例如源极侧字线、中 级字线和漏极侧字线中的字线可以接地。
关于温度依赖性,存储元件的阈值电压降低了 _2mV/°C。而且,在更高的温度处 发生更多的干扰。因此,当确定最佳读取比较电平时,如果该温度高于某个基线电平,当稍 后当温度不同时使用时,应当说明该事实以便因此调整最佳读取比较电平。温度依赖性的 电路可以提供温度的指示。已知各种技术用于提供依赖于温度的参考信号。在一个可能 的方法中,使用带隙电路。例如,在此通过引用并入的美国专利6,801,454,题为“Voltage Generation Circuitry Having Temperature Compensation,,描述电压生成电路,其基于温 度系数向非易失性存储器输出读取电压。该电路使用带隙电路,其包括不依赖于温度的部 分和随温度 增加而增加的依赖温度的部分。关于电源电平依赖性,电源电平可能改变,即使有补偿,由于该补偿的结果,在感 测期间使用的电压可能改变。可以使用适当的电路来跟踪这种改变,来对最佳读取比较电 平提供适当的调整。步骤945包括使用所确定的读取比较电平对所选字线的存储元件进行读取操作, 步骤950包括报告这些结果,且处理在步骤955处结束。图10描述了用于通过从第一读取 比较电平确定附加的读取比较电平来设置用于读取所选字线的读取比较电平的处理的进 一步细节。步骤1000包括当存在八个状态(见图5a-c)时,对(所选字线或另一字线的) 存储元件进行感测操作来获得足够区分两个最高相邻数据状态、例如状态6和7的阈值电 压分布。多个数据状态从较低范围延伸到较高范围,且相邻数据状态6和7处于较高范围 中。步骤1005包括识别在阈值电压分布中的波谷,且步骤1010包括基于该波谷来设 置第一读取比较电平(例如,ν' K7)。步骤1015包括基于在第一读取比较电平和相关基线 读取电平(例如V' E7-VE7)之间的差来确定第一偏移(例如Δ7)。在步骤1020,基于该第 一偏移和可选的其他因素,基于公式来确定其他读取比较电平。可以通过相关阈值电压偏 移来修改每个基线读取比较电平到最佳的新的最佳比较电平,而不用对每个比较电平进行 附加的感测操作。因此,可以对处于较低范围的状态的数据状态确定最佳的比较电平,例如 对于状态0和1的V' K1,对于状态1和2的V' K2等等。其他因素可以包括例如编程/擦 除周期的数量、所选字线在字线组中的位置、温度依赖性和电源电平依赖性(框1025)。步 骤1030包括使用确定的读取比较电平来对所选字线的存储元件进行读取操作,步骤1035 包括报告这些结果,且处理在步骤1045处结束。图11图示NAND存储元件的阵列1100的例子,诸如图1和2所示的那些。沿着每 个列,位线1106被耦合到NAND串1150的漏极选择门的漏极端1126。沿着NAND串的每行, 源极线1104可以连接NAND串的源极选择门的所有源极端1128。作为存储器系统的部分 的NAND架构阵列和其操作的例子在美国专利号5,570,315 ;5, 774,397 ;和6,046,935中找 到。存储元件的阵列被划分为存储元件的大量块。如对于快闪EEPROM系统共同的,该 块是擦除的单位。即,每个块包含一起擦除的存储元件的最小数量。每个块通常被划分为大 量页。一页是编程的单位。在一个实施例中,各个页可以被划分为段(segment),且段可以包 含作为基本编程操作一次被写入的存储元件的最小数量。一页或多页数据通常被存储在一 行存储元件中。一页可以存储一个或多个扇区。扇区包括用户数据和开销数据(overhead data)。开销数据通常包括已经从扇区的用户数据中计算的纠错码(ECC)。控制器的一部分(以下描述)当数据正被编程到阵列中时计算ECC,还当正从该阵列中读取数据时检查它。 或者,ECC和/或其他开销数据被存储在与它们所属的用户数据不同的页或甚至不同的块中。用户数据的扇区通常是512字节,对应于在磁盘中的扇区的尺寸。开销数据通常 是附加的16-20字节。大量页形成块,无论从例如8页直到32,64,128或更多页。在一些 实施例中,NAND串的一行包括一个块。

在一个实施例中,通过将ρ-阱升高到擦除电压(例如14-22V)达足够的时间段, 并将所选块的字线接地同时浮置源极和位线,来擦除存储器存储元件。由于电容性耦合,所 选字线、位线和C-源极也被升高擦除电压的大分数(significant fraction) 0因此,强电 场被施加到所选存储元件的隧道氧化物层,且随着通常通过Fowler-Nordheim遂穿机制将 浮置栅极的电子发射到衬底侧,所选存储元件的数据被擦除。随着电子从浮置栅极转移到 P-阱区域,所选存储元件的阈值电压被降低。可以对整个存储器阵列、分离的块或存储元件 的另一单位进行擦除。图12是使用单行/列解码器和读/写电路的非易失性存储器系统的方框图。该图 图示了根据本发明的一个实施例的具有用于并行读取和编程一页存储元件的读/写电路 的存储器器件1296。存储器器件1296可以包括一个或多个内存芯片(memory die) 1298。 内存芯片1298包括存储元件的二维阵列1100、控制电路1210和读/写电路1265。在一些 实施例中,存储元件的阵列可以是三维的。该存储器阵列1100可由字线经由行解码器1230 且由位线经由列解码器1260来寻址。读/写电路1265包括多个感测块1200,并允许并行 读取或编程一页存储元件。通常,控制器1250被包括在与一个或多个内存芯片1298相同 的存储器器件1296 (例如,可移除存储卡)中。经由线1220在主机和控制器1250之间且 经由线1218在控制器和一个或多个内存芯片1298之间转移命令和数据。控制电路1210与读/写电路1265合作以对存储器阵列1100进行存储器操作。控 制电路1210包括状态机1212、芯片上地址解码器1214和功率控制模块1216。状态机1212 提供存储器操作的芯片级控制,包括控制预充电。芯片上地址解码器1214提供有主机或存 储器控制器使用的与有解码器1230和1260使用的硬件地址之间的地址接口。功率控制电 路1216控制在存储器操作期间供应给字线和位线的功率和电压。在一些实施方式中,可以组合图12的组件中的一些。在各种设计中,除了存储元 件阵列1100以外的一个或多个组件(单独或组合)可以被考虑为管理电路。例如,一个或 多个管理电路可以包括控制电路1210、状态机1212、解码器1214/1260、功率控制1216、感 测块1200、读/写电路1265、控制器1250等中的任何一个或组合。图13是使用双行/列解码器和读/写电路的非易失性存储器系统的方框图。在 此,提供图12所示的存储器器件1296的另一布置。以对称的方式在该阵列的相对侧上实 现由各种外围电路对存储器阵列1100的存取,以便在每个侧上的存取线和电路的密度减 少了一半。因此,行解码器被分裂为行解码器1230A和1230B,且列解码器被分裂为列解码 器1260A和1260B。类似地,读/写电路被分裂为从阵列1100的底部连接到位线的读/写 电路1265A和从阵列1100的顶部连接到位线的读/写电路1265B。以此方式,读/写模块 的密度实质上减少了一半。图13的器件还可以包括如上述对于图12的器件的控制器。图14是描述感测块的一个实施例的方框图。分离的感测块1200被分区为核心部分、称为感测模块1280,和公共部分1290。在一个实施例中,将存在对于每个位线的分离的 感测模块1280和对于多个感测模块1280的一组的一个公共部分1290。在一个例子中,感 测块将包括一个公共部分1290和八个感测模块1280。在一个分组中的感测模块的每个将 经由数据总线1272与相关公共部分通信。更多细节参见在2006年6月29日公布的美国 专利申请公开号 2006/0140007,题为〃 Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers",其全部被弓I用附于此。

感测模块1280包括确定在连接的位线中的导电电流高于还是低于预定阈值电平 的感测电路1270。感测模块1280还包括用于设置在连接的位线上的电压状况的位线锁存 器1282。例如,在位线锁存器1282中锁存的预定状态将导致连接的位线被拉到指定编程禁 止的状态(例如1. 5-3V)。公共部分1290包括处理器1292、一组数据锁存器1294和在该组数据锁存器1294 和数据总线1220之间耦合的VO接口 1296。处理器1292进行计算。例如,其功能之一是确 定在感测的存储元件中存储的数据并在该组数据锁存器中存储确定的数据。该组数据锁存 器1294被用于存储在读取操作期间由处理器1292确定的数据位。其还用于存储在编程操 作期间从数据总线1220输入的数据位。输入的数据位表示意欲被编程到存储器中的写数 据。VO接口 1296提供在数据锁存器1294和数据总线1220之间的接口。在读取或感测期间,该系统的操作在状态机1212的控制下,该状态机1212控制不 同的控制栅极电压向被寻址的存储元件的供应。随着其步经对应于由存储器支持的各种存 储器状态的预定的控制栅极电压,感测模块1280可以停留(trip at)在这些电压之一,且 将经由总线1272从感测模块1280向处理器1292提供输出。在该点上,处理器1292通过考 虑感测模块的停留事件(tripping event)和关于经由输入线1293从状态机的施加的控制 栅极电压的信息来确定得到的存储器状态。然后,其计算对于存储器状态的二进制编码,并 将得到的数据位存储到数据锁存器1294。在核心部分的另一实施例中,位线锁存器1282用 于双重任务,作为用于锁存感测模块1280的输出的锁存器,还作为如上述的位线锁存器。预期,一些实施方式将包括多个处理器1292。在一个实施例中,每个处理器1292 将包括使得每个输出线被一起配线为逻辑或(wired-OR' d)的输出线(未示出)。在一些 实施例中,输出线在被连接到配线为逻辑或的线之前被反转(invert)。该配置使得能够在 编程确认处理期间快速确定何时完成了编程处理,因为接收配线为或的状态机可以确定正 被编程的所有位何时到达了期望的电平。例如,当每个位到达了其期望的电平时,该位的逻 辑零将被发送到配线为或的线(或数据一被反转)。当所有位输出数据0(或数据一被反 转)时,然后状态机知道确定编程处理。因为每个处理器与八个感测模块通信,因此,状态 机需要读取配线为或的线八次,或逻辑被添加到处理器1292以累积相关位线的结果以便 状态机仅需要读取配线为或的线一次。类似地,通过正确地选择逻辑电平,全局状态机可以 检测第一位何时改变其状态并因此改变算法。在编程或确认期间,要被编程的数据从数据总线1220被存储在该组数据锁存器 1294中。在状态机的控制下的编程操作包括施加到被寻到的存储元件的控制栅极的一系列 编程电压脉冲。每个编程脉冲之后是读回(确认)以确定存储元件已经被编程到期望的存 储器状态。处理器1292相对于期望的存储器状态来监视读回的存储器状态。当两者一致 时,处理器1292设置位线锁存器1282以便使得位线被拉到指定编程禁止的状态。这禁止与位线耦合的存储元件被进一步编程,即使编程脉冲出现在其控制栅极上。在其他实施例中,处理器初始地加载位线锁存器1282,且感测电路在确认处理期间设置其到禁止值。数据锁存堆栈1294包含对应于感测模块的数据锁存器的堆栈。在一个实施例中, 存在每个感测模块1280的三个数据锁存器。在一些实施方式(但是不必要)中,数据锁存 器被实施为移位寄存器以便在其中存储的并行数据被转换为用于数据总线1220的串行数 据,且反之亦然。在优选实施例中,对应于m个存储元件的读/写块的所有数据锁存器可以 被链接到一起以形成块移位寄存器,以便数据的块可以通过串行转移来输入或输出。具体 地,读/写模块的库(bank)被适配以便其数据锁存器组的每个将顺序地偏移数据到数据总 线中或数据总线以外,就好像它们是移位寄存器的部分,用于整个读/写块。关于非易失性存储器件的各种实施例的结构和/或操作的另外信息可以在如下 文档中找到(1)美国专利 7,196,931,题为,“Non-Volatile Memory And Method With Reduced Source Line Bias Errors,“在 2007 年 3 月 27 日授权;(2)美国专利 7,023,736,
Non-Volatile Memory And Method with Improved Sensing, “ ^t 2006 ^f-4 J3i 4 日授权;(3)美国专利 7,046,568,题为〃 Improved Memory Sensing Circuit And Method For Low Voltage Operation,“在 2006 年 5 月 16 日授权;(4)美国专利 No. 7,196,928,题 为"Compensating for Coupling During Read Operations of Non-Volatile Memory," 在2007年3月27日授权;和(5)美国专利No. 7,327,619,题为“Reference Sense Amplifier For Non-Volatile Memory,在2008年2月5日授权。所有五个上述列出的专 利文档被全部引用附于此。图15图示了将存储器阵列组织为对于所有位线存储器架构的块或用于奇偶存储 器架构的块的例子。描述存储器阵列1100的示例结构。例如,描述被划分为1024个块的 NAND快闪EEPR0M。可以同时擦除在每个块中存储的数据。在一个实施例中,该块是同时被 擦除的存储元件的最小单位。在每个块中,在该例子中,存在对应于位线BL0,BLl,-BL8511 的8512个列。在称为全位线(ABL)架构(架构1510)的一个实施例中,可以在读取和编程 操作期间同时选择块的所有位线。沿着公共字线且被连接到任一位线的存储元件可以同时 被编程。在提供的示例中,串联连接四个存储元件以形成NAND串。虽然示出了四个存储元 件以被包括在每个NAND串中,但是可以使用比四个更多或更少(例如,16、32、64或另一数 量)。NAND串的一端经由(连接到选择门逻辑线SGD的)漏极选择门被连接到对应的位线, 且另一端经由(连接到选择门源极线SGS的)源极选择门连接到c源极。在称为奇偶架构(架构1500)的另一实施例中,位线被划分为偶数位线(BLe)和 奇数位线(BLo)。在奇数/偶数位线架构中,沿着公共字线且被连接到奇数位线的存储元件 在一个时间被编程,而沿着公共字线且连接到偶数位线的存储元件在另一时间编程。在每 个块中,在该例子中,存在被划分为偶数个列和奇数个列的8512个列。在该示例中,示出串 联连接的四个存储元件以形成NAND串。虽然示出四个存储元件被包括在每个NAND串中, 但是可以使用比四个更多或更少的存储元件。在读取和编程操作的一个配置期间,同时选择4256个存储元件。所选的存储元件 具有相同的字线和同种位线(例如,偶数或奇数)。因此,可以同时读取或编程形成逻辑页 的532字节的数据,且一块存储器可以存储至少八个逻辑页(四个字线,每个具有奇数和偶数个页)。对于多状态存储元件,当每个存储元件存储两位数据时,在这两位的每个被存储 在不同页中的情况下,一个块存储十六个逻辑页。还可以使用其他尺寸的块和页。对于ABL或奇偶架构,可以通过升高ρ-阱到擦除电压(例如20V)且将所选块的 字线接地来擦除存储元件。源极和位线浮置。可以对整个存储器阵列、分离的块或作为存 储器器件的一部分的存储元件的另一单位进行擦除。电子从存储元件的浮置栅极被转移到 P-阱区域,以便存储元件的Vth变负。在读取和验证操作中,所选栅极(S⑶和SGS)被连接到2. 5-4. 5V的范围中的电 压,且未选字线(例如WL0,WL1和WL3,当WL2是所选字线时)被升高到读取通过电压(read pass voltage),VKEAD(通常在4.5V到6V的范围中的电压)以使得晶体管操作为通过栅极。 所选字线WL2被连接到电压,其电平被指定给每个读取和确认操作以便确定所关心的存储 元件的Vth是高于还是低于这种电平。例如,在两电平存储元件的读取操作中,所选字线WL2 可以被接地,以便检测Vth是否高于0V。在对于两电平存储元件的确认操作中,所选字线WL2 被连接到例如0.8V,以便确认Vth是否达到了至少0.8V。源极和ρ-阱处于0V。假设为偶 数位线(Ble)的所选位线被预充电到例如0.7V的电平。如果Vth高于在字线上的读取或确 认电平,与感兴趣的存储元件相关的位线(Ble)的电势电平由于非导电存储元件而维持高 电平。另一方面,如果Vth低于读取或确认电平,关心的位线(BLe)的电势电平降低到例如 小于0.5V的低电平,因为导电的存储元件对位线放电。由此可以通过连接到位线的电压比 较器感测放大器来检测存储元件的状态。根据现有技术已知的技术来进行上述擦除、读取和确认操作。因此,可以通过本领 域技术任意来改变所说明的细节中的许多。还可以使用本领域技术中已知的其他擦除、读 取和确认技术。图16描述了阈值电压分布和一遍编程的示例组。对每个存储元件存储两位数据 的情况提供用于存储元件阵列的示例Vth分布。对擦除的存储元件提供第一阈值电压分布 E。还描述对于编程的存储元件的三个阈值电压分布、A、B和C。在一个实施例中,在E分布 中的阈值电压是负的,且在A、B和C分布中的阈值电压是正的。每个不同的阈值电压范围对应于该组数据位的预定值。在被编程到存储元件中的 数据和该存储元件的阈值电压电平之间的具体关系取决于适用于存储元件的数据编码机 制。例如,两个被整体引用附于此的美国专利6,222,762和7,237,074描述了用于多状态闪 存元件的各种数据编码机制。在一个实施例中,使用格雷码分配来将数据值分配给阈值电 压范围,以便如果浮置栅极的阈值电压错误地偏移到相邻的物理状态,仅将影响一个位。一 个例子向阈值电压范围E(状态E)分配"11",向阈值电压范围A(状态A)分配"10",向 阈值电压范围B(状态B)分配"00",且向阈值电压范围C(状态C)分配"01"。但是, 在其他实施例中,不使用格雷码。虽然示出了四个状态,但是还可以通过包括那些包括多于 或少于四个状态的其他多状态结构来使用本发明。还提供三个读取参考电压Vra,Vrb和Vrc用于从存储元件读取数据。通过测试给 定的存储元件的阈值电压高于还是低于Vra,Vrb和Vrc,该系统可以确定例如该存储元件 所处的编程状况的状态。另外,提供三个确认参考电压Vva,Vvb和Vvc。当将存储元件编程到状态A时,该 系统将测试那些存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程到状态B时,该系统将测试这些存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程 到状态C时,该系统将确定存储元件是否具有大于或等于Vvc的其阈值电压。

在已知为全序列编程的一个实施例中,存储元件可以从擦除状态E直接编程到编 程的状态A、B或C中的任一。例如,要被编程的全体存储元件可以首先被擦除以便在该全 体中的所有存储元件处于擦除的状态E。然后,诸如由图20的控制栅极电压序列描述的一 系列编程脉冲将被用于将存储元件直接编程到状态A、B或C。当一些存储元件正被从状态 E编程到状态A时,其他存储元件正从状态E被编程到状态B和/或从状态E编程到状态 C。当在WLn上从状态E编程到状态C时,耦合于在WLn-I之下的相邻的浮置栅极的寄生 (parasitic)的量到达最大值,因为当从状态E编程到状态A或从状态E编程到状态B时 在WLn下的浮置栅极上的电荷量中的变化与电荷的变化相比最大。当从状态E编程到状态 B时,耦合于相邻浮置栅极的量更小。当从状态E编程到状态A时,耦合的量甚至进一步减 小。图17图示了编程存储两个不同的页下部页和上部页的数据的多状态存储元件 的两遍(two-pass)技术的例子。描述四个状态状态E (11),状态A (10),状态B (00)和状 态C(01)。对于状态E,两页存储“1”。对于状态A,下部页存储“0”,且上部页存储“1”。对 于状态B,两页存储_0。”对于状态C,下部页存储“_1 ”,且上部页存储“0”。注意,虽然具体 图案已经被分配给每个状态,但是还可以分配不同的位图案。在第一编程遍中,根据要被编程到下部逻辑页的位来设置存储元件的阈值电压电 平。如果该位是逻辑“1”,不改变阈值电压,因为其处于与已经较早被擦除的结果的适当的 状态中。但是,如果要被编程的位是逻辑“0”,存储元件的阈值电平被增加以成为状态々,如 由箭头1700示出。这结束了第一编程遍。在第二编程遍中,根据要被编程到上部逻辑页的位来设置存储元件的阈值电压电 平。如果上部逻辑页位要存储逻辑“1”,则不发生编程,因为存储元件取决于下部页位的编 程处于其两者携带上部页位“ 1 ”的状态E或A之一中。如果上部页位是逻辑“0 ”,则阈值电 压被偏移。如果第一遍导致维持在擦除状态E中的存储元件,然后在第二阶段中存储元件 被编程,以便阈值电压被增加到状态C中,如由箭头1720描述。如果作为第一编程遍的结 果,存储元件已经被编程到状态A中,则在第二遍中进一步编程存储元件,以便阈值电压被 增加到状态B内,如由箭头1710所示。第二遍的结果要将存储元件编程到被指定为存储上 部页的逻辑“0”的状态,而不改变下部页的数据。在图16和图17两者中,耦合于在相邻字 线上的浮置栅极的量取决于最终的状态。在一个实施例中,如果将足够的数据写入以填满整个页,系统可以被设置以进行 全序列写。如果不写入足够的数据用于全页,则编程处理可以编程用所接收的数据编程的 下部页。当接收随后的数据时,然后该系统将编程上部页。在另一实施例中,系统可以开始 写入编程下部页的模式,然后如果随后接收足够的数据以填满整个(或大多数)字线的存 储元件,转换到全序列编程模式。这种实施例的更多细节在2006年10月10日授权的美国 专禾丨J No. 7,120,051,题为"Pipelined Programming of Non-Volatile Memories Using Early Data,“中公开,其全部被引用附于此。图18a-c公开用于通过相对于在写入先前页的相邻的存储元件之后的具体页、对 于任一具体存储元件写入该具体存储元件来编程减少浮置栅极与浮置栅极耦合的效应的非易失性存储器的另一处理。在一个示例实施方式中,非易失性存储元件使用四个数据状 态来存储每个存储元件的两位数据。例如,假设状态E是擦除的状态,且状态A、B和C是编 程的状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数 据00。这是非格雷编码的例子,因为两个位在相邻状态A和B之间改变。还可以使用数据 到物理数据状态的其他编码。每个存储元件存储两页数据。为了引用的目的,数据的这些 页将被称为上部页和下部页,但是可以给它们其他标记。参考状态A,上部页存储位0,且下 部页存储位1。参考状态B,上部页存储位1,且下部页存储位0。参考状态C,两页都存储位 数据0。该编程处理是两步处理。在第一布中,下部页被编程。如果下部页维持数据1,则 存储元件状态维持在状态E。如果数据要被编程到0,则存储元件的电压的阈值被升高以便 该存 储元件被编程到状态B'。因此,图18a示出存储元件从状态E编程到状态B'。状态 B'是中间的状态B;因此,确认点被描述为低于Vvb的Vvb'。在一个实施例中,在存储元件从状态E编程到状态B ‘之后,然后在NAND串中的其 相邻存储元件(WLn+Ι)将相对于其下部页而被编程。例如,往回看图2,在存储元件106的 下部页被编程之后,存储元件104的下部页将被编程。在编程存储元件104之后,如果存储 元件104具有从状态E升高到状态B'升高的阈值电压,浮置栅极与浮置栅极耦合效应将 升高存储元件106的明显阈值电压。这将具有扩宽状态B'的阈值电压分布到被描述为图 18b的阈值电压分布1850的效果。当编程上部页时,阈值电压分布的该明显的扩宽将被修 补。图18c描述了编程上部页的处理。如果存储元件处于擦除状态E且上部页要维持 在1,则存储元件将维持在状态E中。如果存储元件处于状态E且其上部页数据要被编程到 0,则存储元件的阈值电压将被升高以便存储元件处于状态A。如果存储元件过去处于中间 的阈值电压分布1850且上部页数据要维持在1,则存储元件将被编程到最终的状态B。如 果存储元件处于中间的阈值电压分布1850且上部页数据要变成数据0,则存储元件的阈值 电压将被升高以便存储元件处于状态C中。由18a-c描述的处理减少了浮置栅极与浮置栅 极耦合的效应,因为仅相邻存储元件的上部页编程将具有对给定的存储元件的明显阈值电 压的影响。替换的状态编码的例子当上部页数据是1时要从分布1850移动到状态C,且当 上部页数据是0时移动到状态B。虽然图18a-c提供了针对四个数据状态和两页数据的例子,教导的概念可以被施 加到具有多于或少于四个状态和多于或少于两页的其他实施方式。图19是描述用于编程非易失性存储器的方法的一个实施例的流程图。在一个实 施方式中,存储元件在编程之前(在块或其他单位中)被擦除。在步骤1900中,由控制器 发出“数据加载”命令,并由控制电路1210接收输入。在步骤1905中,指定页地址的地址 数据从控制器或主机被输入到解码器1214。在步骤1910中,被寻址的页的编程数据的页被 输入到数据缓冲器用于编程。该数据被锁存在适当组的锁存器中。在步骤1915中,由控制 器向状态机1212发出“编程”命令。由“编程”命令触发,将使用被施加到适当的所选字线的图20的脉冲串2000的步 进的编程脉冲,来在步骤1910中锁存的数据编程到由状态机1212控制的所选存储元件中。 在步骤1920中,编程电压VpoM被初始化到起始脉冲(例如12V或其他值),且由状态机1212维持的编程计数器(PC)在零处初始化。在步骤1925中,未选的位线的通道(channel) 被预充电,如先前讨论的。在步骤1930中,第一 VPGM脉冲被施加到所选字线以开始编程与 所选字线相关的存储元件。如果逻辑“0”被存储在具体数据锁存器中,指示对应的存储元 件应当被编程,然后对应的位线被接地。另一方面,如果逻辑“ 1,,被存储在具体锁存器中, 指示对应的存储元件应该维持在其当前数据状态中,然后对应的位线被连接到1. 5-3V以 禁止编程。
在步骤1935中,确认所选存储元件的状态。如果检测到所选存储元件的目标阈值 电压到达了适当的电平,则在对应的数据锁存器中存储的数据被改变为逻辑“1”。如果检测 到阈值电压还没有到达适当的电平,则在对应的数据锁存器中存储的数据未被改变。以此 方式,具有被存储在其对应的数据锁存器中的逻辑“1”的位线不需要被编程。当所有数据 锁存器都正存储逻辑“1”时,状态机(经由上述配线为或的类型的机制)知道所有所选存 储元件都已经被编程了。在步骤1940中,检查所有数据锁存器是否正存储逻辑“1”。如果 所有数据锁存器正存储逻辑“ 1 ”,编程处理完成且成功,因为所有所选存储元件过去被编程 且被确认。在步骤1945中报告“通过(PASS)”的状态。在一些实施例中,考虑编程处理完 成且成功,即使不是所有存储元件过去被确认为正被编程。在这种情况下,在随后的读取操 作期间的错误可能由于不足够编程的存储元件而发生。但是,这些错误可以被ECC校正。如果在步骤1940中,确定不是所有的数据锁存器都正存储逻辑“1”,则编程处理 继续。在一些实施例中,编程处理停止,即使不是所有数据锁存器都正存储逻辑“1”。在步 骤1950中,针对编程限制值PCmax,来检查编程计数器PC。编程限制值的一个例子是二十, 但是还可以使用其他数。如果编程计数器PC不小于PCmax,则编程处理失败了,且在步骤 1955中报告“失败(FAIL) ”的状态。如果编程计数器PC小于PCmax,VPGM被增加了步长, 且在步骤1960中递增编程计数器PC。然后,该处理循环回到步骤1930来施加下一 VPGM脉 冲。图20描述了在编程期间被施加到非易失性存储元件的控制栅极的示例脉冲串。 脉冲串2000包括被施加到被选择用于编程的字线的一系列编程脉冲2005,2010,2015, 2020,2025,2030,2035,2040,2045,2050,…。在一个实施例中,编程脉冲具有在12V开始 且对每个相继的编程脉冲而增加了例如0. 5V的增量的电压VPGM,直到到达例如20-25V的 最大值。在编程脉冲之间的是确认脉冲,例如三个确认脉冲。在一些实施例中,可能存在对 于数据正被编程到的每个状态、例如状态A、B和C的确认脉冲。在其他实施例中,可能存在 更多或更少的确认脉冲。在每个组中的确认脉冲可以具有例如Vva,Vvb和Vvc (图17)或 Vvb'(图18a)的幅度。已经为了例示和描述来呈现了前述的详细描述。不意图穷举或限制本发明到所公 开的精确的形式。在上述教导下,许多修改和变化是可能的。选择所描述的实施例以便最 佳地说明本发明的原理和其实际的应用,以从而使得本领域技术人员能够在各种实施例中 且具有适合于所构思的具体用途的各种修改地最佳地使用本发明。意图本发明的范围被附 于此的权利要求所定义。
权利要求
1.一种操作非易失性存储器的方法,包括接收请求从一组非易失性存储器元件(1500,1510)中的至少一个所选非易失性存储 元件读取数据的读取命令(700),所述至少一个所选非易失性存储元件与一组字线(600) 中的所选字线(WL3)相关联;响应于所读取的命令,选择在该组字线中的另一字线(WL5) (710),对与所述另一字线 相关联的非易失性存储元件上进行感测操作(715),且基于所述感测操作确定至少一个读 取比较电平(7 );以及使用所述至少一个读取比较电平来读取所述至少一个所选非易失性存储元件(730)。
2.根据权利要求1的方法,其中所述感测操作提供桥接至少两个数据状态的阈值电压分布,且通过识别在阈值分布中 的波谷来确定所述至少一个读取比较电平。
3.根据权利要求1或2的方法,还包括从该组字线随机地选择所述另一字线。
4.根据权利要求1或2的方法,还包括从该组字线随机地选择所述另一字线,排除在该组字线中的至少一个指定的字线 (WL4)。
5.根据权利要求1-4中的任一的方法,其中所述另一字线与所选字线不相邻。
6.根据权利要求1-5中的任一的方法,还包括基于所述感测操作确定与所述另一字线相关联的非易失性存储元件的多个读取比较 电平;以及使用多个读取比较电平来读取所述至少一个所选非易失性存储元件。
7.根据权利要求1-6中的任一的方法,其中所述至少一个读取比较电平包括第一读取 比较电平(930),该第一读取比较电平(930)将第一对数据状态的相邻状态彼此区分开,所 述方法还包括基于第一读取比较电平确定将第二对数据状态的相邻状态彼此区分开的第二读取比 较电平(935),且不进行用于将所述第二对数据状态的相邻状态彼此区分开的感测操作。
8.一种非易失性存储系统,包括一组非易失性存储元件(1500,1510),包括至少一个所选非易失性存储元件;与该组非易失性存储元件相关联的一组字线(600),包括所选字线(WL3),所述至少一 个所选非易失性存储元件与所选字线相关联;以及与该组字线通信的至少一个控制电路(1210,1250),所述至少一个控制电路(a)接收 请求从与所选字线相关联的至少一个所选非易失性存储元件读取数据的读取命令(700), (b)响应于所读取的命令,在该组字线中选择(710)另一字线(WLS),对与所述另一字线相 关联的非易失性存储元件进行感测操作(715),且基于所述感测操作确定至少一个读取比 较电平(72 ,以及(c)使用所述至少一个读取比较电平(730)来读取至少一个所选非易失 性存储元件。
9.根据权利要求8的非易失性存储系统,其中所述感测操作提供桥接至少两个数据状态的阈值电压分布,且通过识别在阈值分布中的波谷来确定所述至少一个读取比较电平。
10.根据权利要求8或9的非易失性存储系统,其中所述至少一个控制电路从该组字线随机地选择所述另一字线,排除在该组字线中的至 少一个指定的字线(WL4)。
11.根据权利要求8或9的非易失性存储系统,其中所述至少一个控制电路从该组字线随机地选择所述另一字线。
12.根据权利要求8-10中的任一的非易失性存储系统,其中所述另一字线与所选字线不相邻。
13.根据权利要求8-12中的任一的非易失性存储系统,其中所述至少一个控制电路基于所述感测操作确定与所述另一字线相关联的非易失性存 储元件的读取比较电平,以及使用所述多个读取比较电平来读取至少一个所选非易失性存 储元件。
14.根据权利要求8-13中的任一的非易失性存储系统,其中所述至少一个读取比较电平包括将第一对数据状态的相邻状态彼此区分开的第一读 取比较电平(930),且该至少一个控制电路基于第一读取比较电平确定将第二对数据状态 的相邻状态彼此区分开的第二读取比较电平(935),且不进行用于将所述第二对数据状态 的相邻状态彼此区分开的感测操作。
全文摘要
在非易失性存储器中减少读取干扰。在一个方面中,当从用于读取所选字线的主机中接收读取命令时,随机地选择不被选择用于读取的字线,且感测其存储元件以确定用于读取所选字线的最佳读取比较电平。或者,可以基于在读取已选择的字线的存储元件时获得的错误连接度量(error connection metric)对于整个块指示刷新操作。当重复地选择所选字线用于读取、暴露其他字线给另一读取干扰时这特别有用。在另一方面,当存储多个数据状态时,从例如从阈值电压分布感测来获得一个读取比较电平,且从公式中得出其他读取比较电平。
文档编号G11C16/34GK102077298SQ200980125468
公开日2011年5月25日 申请日期2009年6月29日 优先权日2008年6月30日
发明者克劳斯·许格拉夫, 尼马·莫克莱西 申请人:桑迪士克公司
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