专利名称：存储器的制作方法
技术领域：
本发明涉及存储器领域，尤其涉及闪速存储器。
背景技术：
近年来，随着半导体存储器的迅速发展，DRAM、EEPR0M、快闪存储器等先进存储器由于具有高密度、低功耗和低价格的优点，已经广为使用。图1为现有的显示读取方法的存储器的结构示意图，参考图1，现有的存储器包括若干个存储阵列103，分别为存储阵列1、存储阵列2……存储阵列η ；行译码器102，与所述若干存储阵列101连接；电压源101，现有技术中，电压源一般为电压调节器(Regulator)， 与所述行译码器102连接，在读取存储器中存储的数据时，电压源101通过所述行译码器 102向对应的存储阵列提供读取电压，实现对相应的存储阵列的数据读取。该现有技术的存储器，向所有的存储阵列提供相同的读取电压，然而，不同存储阵列(Array)的存储单元(Cell)的读取特性不相同，实际所需的读取电压的大小也不相同， 为了可以实现对所有的存储阵列的数据读取，需提供较高的读取电压以满足所有存储阵列的读取电压的要求，这样会造成存储器的功耗大、读取速度慢；另外，在对某一存储阵列施加的读取电压比实际需要的读取电压高时，在长时间对该存储阵列进行读取数据时，容易造成与相邻存储阵列之间的串扰现象。另外，在不同的存储阵列对应的阵列结构不同的情况时，相应的行译码器的个数会不同，因而会需要不同尺寸的行译码器驱动器，这将造成存储器布线困难；如果使所有行译码器驱动器的尺寸相同以利于布线，将会导致读取速度变慢，而且功耗大。申请号为03100073. 8的中国专利申请公开了一种“可降低工作电压的存储元件的读取电路”，然而，没有解决以上所述的现有技术的缺点。
发明内容
本发明解决的是现有技术的存储器读取时功耗大、读取速度慢以及相邻存储阵列之间会发生串扰的现象。本发明解决的另一个问题是在行译码器驱动器尺寸相同时存储器布线困难的问题，或者如果行译码器驱动器尺寸不同，不能优化存储器的读取时间和速度、功耗大的问题。为解决以上技术问题，本发明提供一种存储器，其包括若干个存储区域；电压源， 向所述存储区域提供读取参考电压；还包括分压单元，包括若干个分别相应于所述若干个存储区域的存储区域分压单元；预译码单元，与所述分压单元连接，根据输入该预译码单元的地址信号，选择相应的存储区域分压单元，被选择的存储区域分压单元将所述电压源提供的读取参考电压分压后作为提供给相应存储区域的读取电压输出。可选的，所述分压单元还包括电压输出端，所述读取电压通过所述电压输出端输出ο可选的，所述存储器包括若干个存储阵列，每一个存储阵列为一个存储区域。可选的，所述存储器包括若干个存储阵列，各存储阵列分别包括若干扇区，其中， 每一存储阵列的每一扇区为一个存储区域。可选的，所述存储器包括若干存储阵列，各存储阵列分别包括若干扇区，各扇区分别包括若干页，其中，每一存储阵列的每一扇区的每一页为一个存储区域。可选的，所述存储区域分压单元包括电阻，MOS晶体管，控制单元；其中，所述电阻并联于所述MOS晶体管的栅极与源极，MOS晶体管的漏极与所述电压输出端连接，所述MOS晶体管的源极与所述电压源的输出端连接；所述控制单元与所述MOS晶体管的栅极连接，用于在所述存储区域分压单元被选择时控制该MOS晶体管的开启。可选的，所述电压源为电压调节器。可选的，所述读取参考电压与读取电压的电压差范围为0. 1 0. 5V。与现有技术相比，本发明具有以下优点在读取存储区域内的数据时，存储区域分压单元将电压源提供的读取参考电压分压后作为读取电压提供给相应的存储区域，每一个存储区域对应一个存储区域分压单元， 可以根据不同的存储区域的存储单元的读取特性，分别对不同的存储区域将电压源提供的电压经分压后，提供给不同的存储区域，这样可以对各个存储区域的读取电压分别进行优化，从而降低存储器的功耗，并且可以优化存储器的读取时间；另外，可以避免对某些存储区域施加的读取电压比实际需要的读取电压高，在长时间对某些存储区域进行读取数据时，容易造成与相邻存储区域之间的串扰现象。而且，为了使存储器容易布线，行译码器驱动器的尺寸相同，通过存储区域分压单元，将电压源提供的读取参考电压分压后，提供给不同的存储区域，可以对不同存储区域的读取时间和速度分别进行优化，解决行译码器驱动器尺寸相同时，无法对存储器的读取时间和速度进行优化、以及功耗大的问题。
图1为现有的存储器的结构示意图；图2为本发明具体实施方式
的存储器的结构示意图；图3为本发明具体实施例的存储区域分压单元的电路结构示意图。
具体实施例方式现有技术的存储器，向所有的存储阵列提供相同的读取电压，然而，不同存储阵列 (Array)的存储单元(Cell)的读取特性不相同，实际所需的读取电压的大小也不相同，为了可以实现对所有的存储阵列的数据读取，需提供较高的读取电压以满足所有存储阵列的读取电压的要求，这样会造成存储器的功耗大、读取速度慢；本发明具体实施方式
的存储器，存储区域分压单元将电压源提供的读取参考电压分压后作为读取电压提供给相应的存储区域，每一个存储区域对应一个存储区域分压单元，可以根据不同的存储区域的存储单元的读取特性，分别对不同的将电压源提供的电压经分压后，提供给不同的存储区域，这样可以对各个存储区域的读取电压分别进行优化，从而降低存储器的功耗，并且可以优化存储器的读取时间。另外，现有技术的存储器，在对某一存储区域施加的读取电压比实际需要的读取电压高时，在长时间对该存储区域进行读取数据时，容易造成与相邻存储区域之间的串扰现象；本发明具体实施方式
的存储器，根据不同存储区域的存储单元的读取特性，可以分别向不同的存储区域提供不同的读取电压，避免长时间读取存储区域中的数据时与相邻存储区域之间的串扰现象。而且，现有技术的存储器，如果行译码器驱动器的尺寸相同，则会使存储器的读取时间变慢，如果行译码器驱动器的尺寸不同，存储器不容易布线，本发明的存储器，即使行译码器驱动器的尺寸相同，通过存储区域分压单元；将电压源提供的读取参考电压分压后作为读取电压，提供给不同的存储区域，可以对不同存储区域的读取时间分别进行优化，避免行译码器驱动器尺寸相同时，无法对存储器的读取时间进行优化的缺点，这样可以使存储器既布线容易，又可以提高存储器的读取时间、降低功耗。为了使本领域的技术人员更好的理解本发明的实质，下面结合附图对本发明的具体实施例做详细介绍。图2为本发明具体实施方式
的存储器的结构示意图，参考图2，本发明的存储器， 包括若干个存储区域201，分别为存储区域1、存储区域2……存储区域n，其中，存储区域的数量根据实际的需要确定，在此并不做限定；电压源202，用于提供读取参考电压，在本发明的具体实施例中，所述电压源202为电压调节器；分压单元204，其输入端与所述电压源的输出端连接，该分压单元204包括电压输出端Vout和若干个分别相应于所述存储区域的存储区域分压单元，分别为存储区域分压单元1、存储区域分压单元2……存储区域分压单元n，存储区域分压单元的数量和存储区域的数量相等；预译码单元205，与所述分压单元 204连接，根据输入其的地址信号(即要进行读取操作的存储区域的地址)，选择相应的存储区域分压单元，所述被选择的存储区域分压单元将所述电压源202提供的读取参考电压分压后作为提供给相应的存储区域的读取电压输出，在本发明的具体实施例中，所述读取电压可以通过所述电压输出端Vout输出。在本发明的该具体实施方式
中，存储器还包括行译码器203，其输入端与所述分压单元204的电压输出端Vout连接，输出端与所述若干个存储区域201连接，用于对所述若干个存储区域201进行寻址，选择对应的存储区域进行读取，例如，在所述预译码单元205选择存储区域分压单元1进行分压时，行译码器203选择存储区域1，存储区域分压单元1输出的读取电压经行译码器203输出给存储区域1，实现对存储区域1的数据读取。 在其他实施方式中，分压单元204的电压输出端Vout输出的读取电压(由被选择的存储区域分压单元输出)也可以不经过行译码器203直接提供给相应的存储区域。另外， 分压单元204的各存储区域分压单元输出的读取电压也可以不通过电压输出端Vout而直接提供给相应的存储区域，例如，各存储区域分压单元的输出端分别与相应的存储区域的输入端连接图3为本发明具体实施例的存储区域分压单元的电路结构示意图，图3是以存储区域分压单元1和存储区域1为例(图中省略了行译码器20 ，其他存储区域分压单元和对应的存储区域的电路结构与存储区域分压单元1和存储区域1的电路结构相同。参考图3，存储区域分压单元1包括电阻R1，M0S晶体管301，控制单元302 ；其中，
5电阻Rl并联于所述MOS晶体管301的栅极与源极，MOS晶体管301的漏极与所述电压输出端Vout连接，向存储区域1提供读取电压，所述MOS晶体管301的源极与所述电压源202 的输出端连接；所述控制单元302与所述MOS晶体管301的栅极连接，用于在所述存储区域分压单元1被选择时控制该MOS晶体管301的开启(导通)，该控制单元302通过调整加在所述MOS晶体管301的栅极上的电压的大小，控制该MOS晶体管301的开启；所述预译码单元205与该控制单元302连接，在预译码单元205选择存储区域分压单元1时，控制单元 302调整加在MOS晶体管301栅极上的电压，使MOS晶体管301开启(导通)，向所述存储区域1提供读取电压。电压源202提供的电压V，经电阻Rl和MOS晶体管301分压后的电压为V-Vr-Vt输出给存储区域1，Vr代表电阻Rl输入端与输出端的电压差，Vt代表MOS晶体管301的阈值电压，因此MOS晶体管的漏极输出的电压为V-Vr-Vt，电阻Rl的分压Vr与 MOS晶体管的阈值电压Vt之和即为储区域分压单元1的输入端与输出端的电压差，通过调整电阻Rl的大小可以调节存储区域分压单元分压的大小。实际应用中，电阻Rl设计为可调电阻，在存储器制造完成后，会对存储器进行测试通过调整第一电阻Rl的阻值，对存储区域的读取操作进行验证，可以确定适合所述存储区域1的读取电压，从而确定存储区域分压单元输入端与输出端的电压差。通常存储区域分压单元输入端的电压(输入的读取参考电压)与输出端的电压(输出的读取电压)之差范围为0. IV 0. 5V，每一个存储区域分压单元输入端与输出端的电压差的范围可以相同也可以不同。在本发明的一具体实施例中，所述存储器包括若干存储阵列，分别为存储阵列1、 存储阵列2……存储阵列n，其中，每一存储阵列为一个存储区域，存储阵列1对应存储区域 1，存储阵列2对应存储区域2，依次类推，所述存储区域分压单元1向存储阵列1提供读取电压，存储区域分压单元2向存储阵列2提供读取电压，依次类推。在一实例中，存储器包括两个存储阵列，分别为数据存储阵列和代码存储阵列，则存储阵列的数量为两个，存储阵列1为数据存储阵列，存储阵列2为代码存储阵列。在本发明的其他实施例中，所述存储器包括若干存储阵列，各存储阵列分别包括若干扇区(Section)，分别为扇区1、扇区2……扇区n，其中，每一存储阵列的每一扇区为一个存储区域，扇区1对应存储区域1，扇区2对应存储区域2，依次类推，所述存储区域分压单元1向扇区1提供编程/擦除电压，存储区域分压单元2向扇区2提供编程/擦除电压， 依次类推。本发明的精神也可以推广到更小的存储区域，例如，所述存储器包括若干存储阵列，各存储阵列分别包括若干扇区，各扇区分别包括若干页(Bank)，分别为页1、页2……页 n，其中，每一存储阵列的每一扇区的每一页为一个存储区域，页1对应存储区域1，页2对应存储区域2，依次类推，所述存储区域分压单元1向页1提供编程/擦除电压，存储区域分压单元2向页2提供编程/擦除电压，依次类推。以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。
权利要求
1.一种存储器，其包括若干个存储区域；电压源，向所述存储区域提供读取参考电压； 其特征在于，还包括分压单元，包括若干个分别相应于所述若干个存储区域的存储区域分压单元；预译码单元，与所述分压单元连接，根据输入该预译码单元的地址信号，选择相应的存储区域分压单元，所述被选择的存储区域分压单元将所述电压源提供的读取参考电压分压后作为提供给相应存储区域的读取电压输出。
2.如权利要求1所述的存储器，其特征在于，所述分压单元还包括电压输出端，所述读取电压通过所述电压输出端输出。
3.如权利要求1所述的存储器，其特征在于，所述存储器包括若干个存储阵列，每一个存储阵列为一个存储区域。
4.如权利要求1所述的存储器，其特征在于，所述存储器包括若干个存储阵列，各存储阵列分别包括若干扇区，其中，每一存储阵列的每一扇区为一个存储区域。
5.如权利要求所述的存储器，其特征在于，所述存储器包括若干存储阵列，各存储阵列分别包括若干扇区，各扇区分别包括若干页，其中，每一存储阵列的每一扇区的每一页为一个存储区域。
6.如权利要求1所述的存储器，其特征在于，所述存储区域分压单元包括电阻，MOS晶体管，控制单元；其中，所述电阻并联于所述MOS晶体管的栅极与源极，MOS晶体管的漏极与所述电压输出端连接，所述MOS晶体管的源极与所述电压源的输出端连接；所述控制单元与所述MOS晶体管的栅极连接，用于在所述存储区域分压单元被选择时控制该MOS晶体管的开启。
7.如权利要求1 6任一项所述的存储器，其特征在于，所述电压源为电压调器。
8.如权利要求1所述的存储器，其特征在于，所述读取参考电压与读取电压的电压差范围为0. 1 0. 5V。
全文摘要
一种存储器，包括若干个存储区域；一电压源，向所述存储区域提供读取参考电压；分压单元，包括相应于所述若干个存储区域的若干个存储区域分压单元；预译码单元，与所述分压单元连接，根据输入该预译码单元的地址信号，选择相应的存储区域分压单元，被选择的存储区域分压单元将所述电压源提供的读取参考电压分压后作为提供给相应存储区域的读取电压输出。降低存储器的功耗，并且可以优化存储器的读取时间；另外，可以避免在长时间对某些存储区域进行读取数据时，容易造成与相邻存储区域之间的串扰现象。
文档编号G11C16/08GK102194519SQ20101012588
公开日2011年9月21日 申请日期2010年3月8日 优先权日2010年3月8日
发明者杨光军, 肖军 申请人:上海宏力半导体制造有限公司