交错式存储器电路及交错存取存储器电路的方法

专利名称：交错式存储器电路及交错存取存储器电路的方法
技术领域：
本发明涉及半导体电路的领域，更涉及交错式存储器电路以及交错式存取方法。
背景技术：
存储器电路具有多种应用。传统上，存储器电路包括动态随机随取存储器(DRAM)与静态随机随取存储器(SRAM)电路。DRAM电路可具有多个存储器晶格。对传统的DRAM而 言，其阵列中具有电容性的储存存储器晶格，而各存储器晶格具有一存取晶体管。储存于存 储器晶格的数据实际上为储存于一小电容器的电荷。当欲输出数据时，存取晶体管将被耦 接至其栅极或控制端的一字元线(WL)所激活。该存取晶体管将其电容器耦接至一位元线 (BL)上，而耦接至该位元线一感测放大器可感测该电容器的电压。

发明内容
本发明提供一种交错式存储器电路包括一第一存储器库，包括至少一第一存储器 晶格，该第一存储器晶格用以储存代表一第一数据的电荷，并与一第一字元线及一第一位 元线耦接；一第一区域控制电路，与该第一存储器库耦接；一第二存储器库，包括至少一第 二存储器晶格，该第二存储器晶格用以储存代表一第二数据的电荷，并与一第二字元线及 一第二位元线；一第二区域控制电路，与该第二存储器库耦接；一输入输出区块，与该第一 存储器库及该第二存储器库耦接；以及一全域控制电路，与该第一及第二区域控制电路耦 接，一交错式存取包括使用一时钟脉冲信号，该时钟脉冲信号包括一第一周期与一第二周 期，分别用以存取该第一存储器晶格与该第二存储器晶格，其中该第二周期用以使能该第 一区域控制电路以触发一第一读行选取信号RSSL的一第一转变，其中该第一读行选取信 号RSSL用以存取该第一存储器晶格。本发明提供一种存储器电路，其中该第一区域控制电路包括一第一逻辑门，用以 接收该时钟脉冲信号；一第一反相器，与该第一逻辑门耦接；一字元线控制器，与该第一反 相器耦接；一字元线驱动器，与该字元线全域控制电路耦接；一第一延迟电路，与一该字元 线控制器的输出端耦接；一感测放大器使能产生器，与该第一延迟电路耦接；一写行选取 产生器与该第一延迟电路耦接；一第二逻辑门与该第一延迟电路耦接；一第二反相器与该 第二逻辑门耦接；以及一读行选取产生器与该第二反相器耦接。本发明另提供一种交错存取存储器电路的方法，包括接收具有一第一周期与一 第二周期的一时钟脉冲信号，其中该第一周期与该第二周期分别用以存取该存储器电路的 一第一存储器库的一第一存储器晶格与一第二存储器库的一第二存储器晶格；以及以该第 二周期触发一第一读行选取信号RSSL的一第一转变，其中该第一读行选取信号RSSL用以 该第一存储器晶格。本发明的字元线信号WLS的脉宽Wff可大体不受工艺_电压-温度(PVT)变动所 影响。本发明对字元线信号WLS的脉宽Wff有更为理想的控制能力。下文将搭配附图对本发明的各种实施例进行更详细地说明。


图1为一存储器电路实施例示意图；图2A为包括一存储器库、其对应的区域控制器、一全域控制电路，以及一输入输 出区块的存储器电路示意图；图2B为耦接一 GIOEQB写入控制器的WSSL追踪电路示意图；图2C为写行选取信号WSSL与GIOEQB写入控制器输出端上的信号时序图；图3为交错式存取的时序图；图4为范例的区域控制电路示意图；图5为一示范操作的时序图；图6为进行对数据进行闩锁操作的示意时序图；图7为一示范存储器电路的示意图；图8为一示范操作的示意图，该示范操作用以控制字元线信号WLS的脉宽，使其大 体不受工艺-电压-温度(PVT)变动的影响；图9为包含示范存储器电路的系统示意图。并且，上述附图中的附图标记说明如下BL 位元线；BLB 反位元线；100 存储器电路；IlOa-IlOh 存储器库；120a-120h 区域控制电路；130 全域控制电路；140 输入输出区块；120a 区域控制电路；WSSL 写行选取信号；RSSL 读行选取信号；201 存储器晶格；210 区域感测放大器；211a、211b 写行选取晶体管；213a、213b、215a、215ba 读行选取晶体管；221 输入输出感测放大器；225a,225b 预充电晶体管；231 WSSL追踪电路；233 RSSL追踪电路；235 GIOEQB写入控制器；237 GIOEQB读取控制器；223 写驱动器；221 输入输出感测放大器；231 WSSL追踪电路；
233 RSSL追踪电路；251 脉冲产生器；253 脉冲产生器；255、257 晶体管；259 门闩电路；261、263 反相器；401 逻辑门；403 反相器；405 字元线控制器；409 延迟电路；431 WSSL 产生器；WLS 字元线信号；SAEN 感测放大器使能信号SSL 行选取信号405 字元线控制器；409 延迟电路；407 字元线驱动器；411 感测放大器使能产生器；413 WSSL 产生器；419 RSSL 产生器；425 字元线控制器；429 延迟电路；427 字元线驱动器；431 感测放大器使能产生器；433 WSSL 产生器；439 RSSL 产生器；715 字元线控制器；717 延迟电路；723 RSSL 产生器；731 RSSL追踪电路；733 延迟电路；735 DOEN 产生器。
具体实施例方式下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以随附的权利要求为准。一传统的DRAM包括一全域控制电路，其耦接存储器的存储器库，并以一行提供读 行选取信号RSSL，以另一行提供写行选取信号WSSL。在存取DRAM的存储器晶格时，全域控 制电路可接收一时钟脉冲信号CLK，时钟脉冲信号CLK的各个周期分别触发其所对应的读行选取信号RSSL与写行选取信号WSSL以对存储器晶格进行存取。全域控制电路将读行选 取信号RSSL与写行选取信号WSSL传送至该存储器库以对不同存储器库的存储器晶格进行 存取。当读行选取信号RSSL与写行选取信号WSSL被送至各个存储器库时，用以存取两不 同存储器库的读行选取信号RSSL可能会互相重叠，因而对存储器存取操作造成干扰。 传统的存储器包括已被预充电的一全域位元线GBL与一全域反位元线GBLB。可以 发现的是，若存储器的速度增加，即该时钟脉冲信号的周期时间缩短，对该全域位元线GBL 与该全域反位元线GBLB进行预充电的时间亦缩短，使得该预充电时期无法充份对该全域 位元线GBL与该全域反位元线GBLB进行预充电以写入数据至存储器晶格。当写时钟脉冲 信号的后接续读时钟脉冲信号时，情况将变得更糟糕。传统的存储器可对数据进行至少三次闩锁(例如LatenCy2)后始输出感测数据。 字元线信号WLS控制对耦接至存储器晶格的该字元线WL的使能与禁能。字元线信号WLS 的脉宽表示该字元线WL的开启时期。该字元线信号WLS两脉冲间的时间即位元线等位反 信号(bit line equalization barsignal)BLEQ的宽度。一般来说，该字元线信号WLS的 脉宽由一 RC时间延迟所控制，而该RC时间延迟由多晶硅线或多晶硅层上的电阻值与电容 值所决定。工艺-电压-温度(PVT)变动影响该多晶硅电阻值，造成字元线信号WLS脉宽 的变动，其进而使位元线等位反信号BLEQ的宽度发生改变。因此需要一种存储器电路及存取该存储器电路的方法。下文将介绍本发明的各个不同的实施例以说明本发明的不同特征。文中特定实施 例中的元件及编排方式只是为了简化本发明，并非用以限制本发明。举例而言，若一实施例 中，一第一特征之上具有一第二特征，其可表示该第一特征与第二特征直接接触，亦可表示 第一特征与第二特征之间具有其他的特征，使得第一特征与第二特征并非直接接触。本发 明中在各实施例中将重复使用某些数字，但其仅为简化说明，并非表示各实施例间必然存 在何种关系。本发明的实施例是关于用以存取存储器的存储器电路、系统、与方法。该存储器电 路可接收一时钟脉冲信号，该时钟脉冲信号具有一第一周期与一第二周期，分别用以存取 存储器电路中一第一第一存储器库的存储器晶格以及一第二存储器库的第二存储器晶格， 其中该第二周期可触发第一读行选取信号RSSL的一第一转变以存取该第一存储器晶格。 值得注意的是，下文中“一信号的第一转变可直接或间接触发一第二信号的一转变”的用语 可表示第一信号的转变直触触发第二信号的转变，亦可表示第一信号的转变先触发第三 信号的转变，而该第三信号的转变再触发第二信号的转变。图1为一存储器电路实施例示意图。在图1中，存储器电路100包括多个存储器 库llOa-llOh。各存储器库IlOa-IlOh分别耦接至对应的区域控制电路120a-120h。一全 域控制电路130耦接至该区域控制电路120a-120h。一输入/输出(10)区块140与该存储 器库IlOa-IlOh及该全域控制电路130耦接。该输入输出区块140可通过全域位元线GBL 与该存储器库IlOa-IlOh耦接。该输入输出区块140亦接收数据输入指令或输出该等存储 器库IlOa-IlOh所储存的数据。各存储器库IlOa-IlOh可包括一存储器阵列，而该存储器阵列又包括多个字元 线与多个位元线。该存储器电路100可为动态随机随取存储器(DRAM)电路、嵌入式DRAM 电路、静态随机随取存储器(SRAM)电路，嵌入式SRAM电路、非易失性存储器如快闪存储器(FLASH)、可擦除可编程只读存储器(erasable programmable read only memory, EPROM)，可电性擦除可编程只读存储器(electrically erasable programmable read only memory, E2PR0ME)等等。全域控制电路130可接收时钟脉冲信号(CLK)、指令信号(Command)，位址信号(ADD)、或其他用以存取存储器库IlOa-IlOh的存储器晶格的信号。举例而言，指令信号可 以是芯片使能信号(chip enable signal，CEB)、写使能信号(write enable signal, WEB), 或其他存储器电路100的指令信号。在实施例中，全域控制电路130可处理时钟脉冲信号 CLK及指令信号Command (例如芯片使能信号CEB)，并产生一时脉主动信号CLK_ACT给区域 控制电路120a-120h。全域控制电路130可解码位址信号ADD、将从该位址信号ADD解码而 来的存储器库位址信号BA传送至对应存储器库位址信号BA的存储器库。举例而言，若该 存储器晶格的位址在该存储器库110a，则全域控制电路130将从位址信号解码的该存储器 库位址信号BA(IlOa)传送至区域控制电路120a，而非将该存储器库位址信号BA传送至其 他区域控制电路120b-120h。图2A为包括一存储器库、其对应的区域控制器、一全域控制电路，以及一输入输 出区块的存储器电路示意图。在图2A中，该存储器电路100包括存储器库110a、区域控制 电路120a、全域控制电路130，以及输入输出区块140。该存储器库IlOa包括至少一存储 器晶格，例如，存储器晶格201。存储器晶格201可与存储器库IlOa的一位元线(BL)与一 字元线(WL)耦接。就使用DRAM晶格的实施例而言，该存储器晶格201包括一存储器晶体 管(Tc)以及一电容器(Ce)。电容器Cc可储存表示一数据的电荷，而该数据可代表“0”或 “1”。存储器库IlOa包括一反位元线BLB，其大体平行该位元线BL。其他存储器晶格 (图未示)可与该反位元线BLB及该字元线WL耦接。值得注意的是，虽然本文仅以存储器 晶格201作说明，然而，字元线WL与位元线BL的交点上亦有其他多个未标示的存储器晶 格。存储器电路100的某部分可在一字宽(word width)中可具有8、16、32、64、128或以上 的行。在各实施例中，字元线大体与位元线正交。其他实施例中的字元线与位元线亦可采 用其他方式编排。存储器库IlOa包括至少一区域感测放大器210。该区域感测放大器210用以感 测位元线BL与该反位元线BLB间的小差动电压，而该差动电压可对应至储存于存储器晶格 201，用以表示“0”或“1”的数据。在实施例中，区域感测放大器210包括一写行选取线，写 行选取信号WSSL可通过该写行选取线以开启或关闭写行选取晶体管211a与211b。写行 选取线以及写行选取晶体管211a及211b分别通过全域位元线GBL及全域反位元线GBLB 耦接该位元线BL及反位元线BLB。区域感测放大器210包括一读行选取线，读行选取信号 RSSL可通过该读行选取线而开启或关闭读行选取晶体管213a及215a。该读行选取线以 及读行选取晶体管213a、213b、215a、及215b可分别将读取数据从位元线BL/BLB传送至全 域位元线GBL/GBLB。值得注意的是，写行选取晶体管211a、211b与读行选取晶体管213a、 213b、215a、215ba的种类及数量仅为例示。本领域普通技术人员可自行调整上述晶体管的 种类与数量以建立理想的区域感测放大器。参照图2A，该输入输出区块140包括一输入输出感测放大器221，其耦接该全域位 元线GBL及全域反位元线GBLB。该输入输出感测放大器221用以感测全域位元线GBL与全域反位元线GBLB间的差动电压，而该差动电压可对应至储存于存储器晶格201表示“0” 或“1”的数据。该输入输出感测放大器221可将差动电压转换成表示“0”或“1”的输出信 号。该输入输出区块140包括耦接该全域位元线GBL与全域反位元线GBLB的一写驱动器 223。该写驱动器223用以接收一写指令、提供能量以将数据“0”或“1”写入该存储器晶格 201。在实施例中，该输入输出区块140包括预充电晶体管225a与225b。该预充电晶体管 225a与225b接收一全域输入输出等位反信号(GIOEQB)以将全域位元线GBL与全域反位元 线GBLB进行预充电，使其能够进一步写入或读取数据。再次参照图2A，该全域控制电路130包括耦接该区域控制电路120a的一 WSSL追 踪电路231与一 RSSL追踪电路233。在实施例中，WSSL追踪电路231或RSSL追踪电路233 皆包括门延迟电路。该WSSL追踪电路231用以追踪写行选取信号WSSL使能与禁能的次数。 该RSSL追踪电路233用以追踪写行选取信号RSSL使能与禁能的次数。WSSL追踪电路231 可耦接一全域位元线等位反(GIOEQB)写入控制器235。该GIOEQB写入控制器235可自该 WSSL追踪电路231接收信号，并通过一逻辑门239与一反相器241输出全域输入输出等位 反信号GIOEQB以控制该预充电晶体管225a与225b，其对该全域位元线GBL与全域反位元 线GBLB进行预充电，以供后续写入存取之用。该RSSL追踪电路233可耦接一 GIOEQB读取 控制器237。该GIOEQB读取控制器237自该RSSL追踪电路233接收信号，并通过逻辑门 239与该反相器241输出全域输入输出等位反信号GIOEQB以控制该预充电晶体管225a与 225b，其对该全域位元线GBL及全域反位元线GBLB进行预充电以供后续写入存取之用。图2B为耦接一 GIOEQB写入控制器的WSSL追踪电路示意图。在图 2B，该GIOEQB 写入控制器235包括脉冲产生器251及253、晶体管255及257、一门闩电路259、反相器261 及263。该脉冲产生器251及253耦接WSSL追踪电路231。该脉冲产生器251及253分别 耦接晶体管255及257的栅极。该晶体管255及257的漏极耦接门闩电路259，而该门闩电 路259耦接该反相器261及263。承上，WSSL追踪电路231可包括一门延迟电路。在实施例中，该WSSL追踪电路 231为一串联的电路(如下文图4所示)，包括一逻辑门401、一反相器403、一字元线控制 器405、一延迟电路409、一 WSSL产生器413，以其及他逻辑门。脉冲产生器251耦接该WSSL 追踪电路231中的一输出端。该WSSL追踪电路231与该区域控制电路120a可接收一时脉 主动信号CLK_ACT。在检测到时脉主动信号CLK_ACT的一转变271 (如图2C所示)后，WSSL追踪电 路231可使能脉冲产生器251以产生一脉冲，开启晶体管255，并在WSSL写入235的输出 端235a上提供信号转变273。脉冲产生器253耦接该WSSL追踪电路231最后逻辑门的输 出端。在检测得该时脉主动信号CLK_ACT的一转变273 (如图2C所示)后，该WSSL追踪电 路231使能该脉冲产生器253产生一脉冲以开启该晶体管257，进而在WSSL写入电路235 的输出端235a上提供信号转变275。输出端235a的输出信号可输出一全域输入输出等位 反信号GIOEQB。其中，该GIOEQB读取控制器237 (如图2A所示)与该GIOEQB写入控制器 235相似。在实施例中，该RSSL追踪电路233为一串联的电路(如图4所示)，包括逻辑门 401、反相器403、字元线控制器405、延迟电路409、逻辑门415、反相器417，RSSL产生器 419、以及其他逻辑门。该GIOEQB读取控制器237 (如图2A所示)相似于该GIOEQB写入控制器235。值得注意的是，上述脉冲产生器、晶体管、门闩电路、以及该GIOEQB写入控制器 235的反相器的种类与数量仅为例示。本领域普通技术人员可自行调整上述元件以建立理 想的GIOEQB写入控制器。下文将描述范例存储器电路进行交错式存取时的动作，此存储器电路将可避免受到不同存储器库的两存储器晶格在进行存取时所产生的干扰。图3为交错式存取的时序 图。在图3中，时钟脉冲信号CLK包括多个周期，用以交互存取存取两存储器库(例如图1的 存储器库IlOa与IlOb)中的存储器晶格。如上所述，全域控制电路130(如图1所示)可将 该时脉主动信号CLK_ACT与指派的存储器库位址信号BA传送至对应的区域控制电路120a 与120b。在处理该等信号后，各区域控制电路120a、120b可输出字元线信号WLS、感测放大 器使能信号SAEN、以及行选取信号SSL (例如读行选取信号RSSL或写行选取信号WSSL)。在存取存储器库IlOa的存储器晶格201的实施例中，用以存取该存储器库IlOa 的第一周期的转变310可直接或间接触发存储器库1 IOa (如图2A所示)的字元线信号WLS 的转变311，使其从第一状态转变至第二状态(例如从低态转变至高态或使能态)。该转变 311可直接或间接触发存储器库IlOa的感测放大器使能信号SAEN上的一转变313，使其从 第一状态转变至第二状态(例如从低态转变至高态或使能态)。该转变313可发生于存储 器库IlOa的读行选取信号RSSL上。值得注意的是，转变313不能单独触发读行选取信号 RSSL的转变321。该转变321可由用以存取存储器库IlOb的第二周期的转变320直接或 间接触发而得，其中，该转变320可从第一状态转变至第二状态(从低态转变至高态或使能 态)。在实施例中，通过处理转变313与320可直接或间接触发该转变321。在其他实施例 中，通过处理该转变320与其他转变(例如处理转变311、313或存取存储器库IlOa的其他 信号的转变)可直接或间接触发转变321。在时期WRl之后，该读行选取信号RSSL可由高态转变至低态(例如转变325或禁 能态)。该转变325可直接或间接触发存储器库IlOa的字元线信号WLS上的转变327 (例 如，禁能态)。字元线信号WLS的转变327可直接或间接触发存储器库IlOa的感测放大器 使能信号SAEN的转变329 (例如，禁能态)。再次参照图3，第二周期的转变320可直接或间接触发一字元线信号WLS (用以存 取存储器库IlOb的一存储器晶格，图未示)的一转变351，而使其从第一状态转换至第二状 态(例如，从低态转换至高态或使能态)。该转变351直接或间接触发存储器库IlOb的感 测放大器使能信号SAEN的一转变353，使其从第一状态转换至第二状态(例如，从低态转换 至高态或使能态)。转变353可被耦合至存储器库IlOb的读行选取信号RSSL。用以存取 该存储器库IlOa的其他存储器晶格(图未示)的第三周期，其转变330与转变353可直接 或间接触发存储器库IlOb的读行选取信号RSSL的转变361。在时期WR2之后，该读行选取信号RSSL可由高态转变至低态(例如转变365或禁 能态)。该转变365可直接或间接触发存储器库IlOb的字元线信号WLS的转变367 (例如 禁能态)。字元线信号WLS的转变367可直接或间接触发存储器库IlOb的感测放大器使能 信号SAEN的转变369 (例如禁能态)。可以发现的是，存储器库IlOa的行选取信号RSSL中的时期WRl与存储器库IlOb 的读行选取信号RSSL上时期WR2可大体保持互不重叠。通过分隔该等读行选取信号RSSL 可防止到达该输入输出感测放大器221 (如图2A所示)的输出信号彼此干扰。值得注意的是，该第二周期可直接或间接触发存储器库IlOa的存储器晶格201 (如图2A所示)的读行选取信号RSSL上的转变321，以及用以存取存储器库IlOb的存储器晶格(图未示)的字元 线信号WLS上的转变351。由于存储器晶格的阵列操作时间可能彼此重叠，故时钟脉冲信号 会被调整至高频率(例如，500MHz或以上)以操作存储器电路100。值得注意的是，前文的 信号由高态转变至低态以进行禁能，并由低态转变至高态以进行使能，然而，其仅为方便说 明的例子，本发明的范围不必以此为限。图4为范例的区域控制电路示意图。在图4中，区域控制电路120a可包括一第一 逻辑门401 (例如一与非门)，以及耦接第一逻辑门401耦接的第一反相器403。该反相器 403可耦接至一字元线控制器405。字元线控制器405可与一字元线驱动器407及一延迟 电路409耦接。该延迟电路409可耦接一感测放大器使能(SAEN)产生器411与一 WSSL产 生器413。该延迟电路409可耦接一第二逻辑门415 (例如一与非门)，而该第二逻辑门415 又可耦接一第二反相器417。该反相器417可耦接至一 RSSL产生器419。区域控制电路120b包括一逻辑门421 (与非门)，与耦接该逻辑门421的反相器 423。该反相器423可耦接一字元线控制器425。该字元线控制器425可耦接一字元线驱 动器427与一延迟电路429。该延迟电路429可耦接一感测放大器使能(SAEN)产生器431 与一 WSSL产生器433。该延迟电路429可耦接一逻辑门435，再耦接一反相器437。该反相 器437可耦接一 RSSL产生器439。参照图3、图4，该逻辑门401可接收时脉主动信号CLK_ACT及存储器库IlOa的存 储器库位址BA(IlOa)，并对其执行一逻辑操作以将一信号输出至该反相器403。该反相器 403可将信号反相，并输出将其他信号输出至字元线控制器405。从反相器403上接收信号 后，该字元线控制器405可输出一信号以控制该字元线驱动器407而将字元线信号WLS从 第一状态转变至第二状态(例如该转变311)，进而对该字元线WL施加一电压而开启存储器 晶格201 (如图2A所示)的存储器晶体管Tc。该字元线控制器405的输出信号可耦接至 该延迟电路409以延迟该字元线信号WLS的转变311。该延迟的信号施加于该SAEN产生 器411上，并转变该感测放大器使能信号SAEN(例如图3的转变313)以使能该感测放大器 210 (如图2A所示)。将一数据写入该存储器晶格201的实施例中，该延迟电路409发出的 延迟信号可被施加于该WSSL产生器413上以转变写行选取信号WSSL，而使其从第一状态转 变至第二状态(例如，从低态转变至高态或使能态)。已使能的写行选取信号WSSL可开启该 写行选取晶体管211a与211b (如图2A所示)而将该位元线BL与该反位元线BLB分别耦接 至该全域位元线GBL与该全域反位元线GBLB上，由此方式，写驱动器223发出的电压可将 一数据写入该存储器晶格201。在从存储器晶格上读取储存数据的实施例中，延迟电路409 发出的延迟信号亦可施加于逻辑门415之上。该逻辑门415用以接收时脉主动信号CLK_ ACT。该逻辑门415可对该延迟信号以及该时脉主动信号CLK_ACT执行一逻辑操作。该逻辑 门415可将一信号通过该反相器417输出至该读行选取信号RSSL产生器419。由于上述时 间延迟之故，该读行选取信号RSSL产生器419在用以存取该存储器库IlOb的时钟脉冲信 号CLK的第二周期上的转变320直接或间接触发时脉主动信号CLK_ACT的第二脉冲(图未 示)之前，可不受该读行选取信号RSSL的转变(例如转变321)所影响。如上所述，用以存 取该存储器库IlOb的时钟脉冲信号CLK的第二周期可用以使能该区域控制电路120a，并使 其直接或间接触发读行选取信号RSSL的转变321以读取储存于存储器库IlOa的存储器晶格201中的数据。存储器库IlOa的读行选取信号RSSL的转变321可开启该读行选取晶体 管215a与215b (如图2A所示)，使得该输入输出感测放大器221可感测该全域位元线GBL 与该全域反位元线GBLB上的压差，进而读取储存于存储器晶格201中的数据。值得注意的 是，上述逻辑门、反相器、字元线控制器、字元线驱动器、延迟电路、以及各种产生器的数量、 型态与配置仅为例示，本领域普通技术人员可对上述元件进行调整以建立理想的区域控制 电路。图5为一示范操作的时序图。该示范操作中具有一预充电期间，用以对一全域位 元线及/或一全域反位元线进行预充电，使其大体与时钟脉冲信号的周期时间的变动无 关。在实施例中，交错式存取法使用一时钟脉冲信号CLK，该时钟脉冲信号CLK包括一第一 周期，用以读取存储器库IlOa(如图2A所示)的存储器晶格201中的数据，该时钟脉冲信 号CLK亦包括一第二周期，用以将一数据写入存储器库IlOb的存储器晶格(图未示)中。 如上所述，该时钟脉冲信号CLK的第一周期的转变510可直接或间接触发字元线信号WLS 的转变，而该字元线信号WLS的转变又可直接或间接触发感测放大器使能信号SEAN的转变 以及存储器库IlOa的存储器晶格201的写行选取信号WSSL的转变。时钟脉冲信号CLK的 第二周期的转变520可直接或间接触发存储器库IlOa的存储器晶格201的读行选取信号 RSSL的转变521。时钟脉冲信号CLK的第二周期的转变520亦可直接或间接触发字元线 信号WLS的转变，而该字元线信号WLS的转变又可直接或间接触发该感测放大器使能信号 SEAN的转变又及该存储器库IlOb的该存储器晶格(图未示)的写行选取信号WSSL的转变 527。
参照图4及图5，RSSL追踪电路233与WSSL追踪电路231可与时脉主动信号CLK_ ACT及该区域控制电路120a与120b耦接。该RSSL追踪电路233与该WSSL追踪电路231 可追踪用以存取存储器库IlOa的读行选取信号RSSL的转变521、525，以及追踪用以存取该 存储器库IlOb的写行选取信号的转变527。如上所述，WSSL追踪电路231及/或RSSL追踪电路233可输出全域输入输出等 位反信号GIOEQB以开启或关闭该预充电晶体管225a与225b，进而使能或禁能对该全域位 元线GBL与全域反位元线GBLB所进行的预充电作业。在各实施例中，该预充电晶体管225a 与225b可为PMOS晶体管。在从存储器库IlOa的存储器晶格201中读取数据时，可在位元 线BL与反位元线BLB分别耦接至全域位元线GBL与全域反位元线GBLB前，先行禁能对该 全域位元线GBL与全域反位元线GBLB所进行的预充电作业。位元线BL与反位元线BLB是 否分别与该全域位元线GBL及全域反位元线GBLB耦合，可视读行选取信号RSSL的转变521 或写行选取信号WSSL的转变527而预先决定。在实施例中，可通过RSSL追踪电路233 (如 图2A所示)追踪用以读取存储器库IlOa的存储器晶格201的读行选取信号RSSL上的转 变521而决定全域输入输出等位反信号GIOEQB上的转变531。通过该WSSL追踪电路231 追踪用以读取存储器库IlOb的存储器晶格(图未示)的写行选取信号WSSL上的转变527， 可决定全域输入输出等位反信号GIOEQB的转变537。参照图2A，在输入输出感测放大器221对全域位元线GBL与该全域反位元线GBLB 的压差进行感测之后，将直接或间接触发一存储器库IlOa的存储器晶格201的读行选取信 号RSSL的转变525 (例如禁能态)。在追踪到该转变525之后，该RSSL追踪电路233可直 接或间接触发全域输入输出等位反信号GIOEQB的转变535，使得其该从第一状态转变至第二状态(例如从一高态转变至一低态或一使能态)以开启预充电晶体管211a与211b，进而 对该全域位元线GBL与该全域反位元线GBLB进行预充电。在一预充电期间Tp之后，该全 域输入输出等位反信号GIOEQB可从第一状态转变至第二状态(例如，转变537或禁能态) 以关闭预充电晶体管211a与211b。在使用高频进行操作的实施例中，可以发现的是，若时钟脉冲信号CLK的周期时 间缩减(例如，转变520移往转变510)，则读行选取信号RSSL的转变521与525、以及写 行选取信号WSSL的转变527皆可对应该转变520的位移而位移。如上所述，RSSL追踪电 路233与WSSL追踪电路231 (如图2A所示)可追踪读行选取信号RSSL的转变521与525 以及写行选取信号WSSL的转变527。该全域控制电路130可输出全域输入输出等位反信 号GI0EQB，而该全域输入输出等位反信号具有分别对应至该转变521、525、以及527的转变 531、535、以及537。因此，该转变531、535以及537可分别对应转变521、525、以及523而 位移。从前文可知，全域输入输出等位反信号GIOEQB的预充电期间Tp的改变大体与时钟 脉冲信号CLK的周期时间的改变无关。
图6为进行对数据进行闩锁操作的示意时序图。在图6中，转变610、620、与630 相似于图3所示的转变310、320、与330。如上所述，用以存取存储器库IlOb的存储器晶格 的第二周期的转变620可直接或间接触发用以存取该存储器库IlOa的存储器晶格201的 读行选取信号RSSL的转变621。转变621可直接或间接触发对一信号进行第一次闩锁，而 该信号代表全域位元线GBL与GBLB间的压差，而该压差又代表存储器库IlOa的存储器晶 格201所储存的一数据。感测的信号将应因时期TLl被第一次闩锁。在该时期TL1，时钟 脉冲信号CLK中用以存取存储器库IlOa的其他存储器晶格(图未示)的第三周期的转变 630可直接或间接触发对被第一次闩锁的信号进行第二次闩锁。已被第一次闩锁的信号将 因时期TL2而被第二次闩锁。该时期TL2中将触发一数据输出使能信号D0EN，而使其从第 一状态转变至第二状态，(例如从低态转变至高态或使能态)以输出被第二次闩锁的信号 (表示存储器晶格201所储存的数据)。图7为一示范存储器电路的示意图。在图7中，该存储器电路700可包括一区域 控制电路720a、一全域控制电路730、以及一输入输出区块740，上述元件互相耦接。该区 域控制电路720a可包括一逻辑门711、反相器713、字元线控制器715、延迟电路717、逻辑 门719、反相器721、以及RSSL产生器723，上述元件皆相似于图4所示的逻辑门401、反相 器403、字元线控制器405、延迟电路409、逻辑门415、反相器417、以及RSSL产生器419。在实施例中，该全域控制电路730可包括一 RSSL追踪电路731，以及耦接一 RSSL 追踪电路731的延迟电路733。全域控制电路730可包括一数据输出使能(DOEN)产生器 735，其可耦接时脉主动信号CLK_ACT与该输入输出区块740。RSSL追踪电路731相似于图 2A所示的RSSL追踪电路233。该延迟电路733可将用以读取存储器库IlOa的存储器晶格 201中储存的数据的读行选取信号RSSL的转变621予以延迟，并输出一输入输出感测放大 器使能信号IOSAEN以使能或禁能一输入输出感测放大器(I0SA)741。该数据输出使能产生 器735可输出一数据输出使能信号DOEN以使能或禁能该输入输出区块740的输出。该输入输出区块740可包括该输入输出感测放大器741，以及与该输入输出感测 放大器741耦接的一第一门闩电路743。该第一门闩电路743可耦接一反相器745。该反 相器745可耦接一传输栅747，传输栅747包括两栅极，其耦接反相器751，再耦接至全域控制电路730。该传输栅747可耦接一第二门闩电路749。该第二门闩电路749可耦接一反相器755。该反相器755可耦接一反相器753与该数据输出使能产生器735。参照图6与图7，由于延迟电路733所造成的延迟，用以存取该存储器库1 IOb的转 变620可直接或间接触发该输入输出感测放大器741，以对该全域位元线GBL与该全域反 位元线GBLB的压差进行感测。该输入输出感测放大器741可输出感测的信号D0，其对应 存储器库IlOa的存储器晶格201所储存的数据，该感测的信号又可被该第一门闩电路743 闩锁。被第一次闩锁的信号可被耦接至该反相器745及该传输栅747。用以存取该存储器 库IlOa的第三周期上的转变630可触发时脉主动信号CLK_ACT以开启该传输栅747，使得 该第二门闩电路749对被第一次闩锁的信号进行第二次闩锁。被第二次闩锁的信号以及数 据输出使能信号DOEN可控制该反相器755输出存储器库IlOa的存储器晶格201所储存的 数据。与该传统存储器电路不同的是，传统存储器电路具有必须进行三次闩锁后始得以输 出数据，而本发明的存储器电路700可使用较少的闩锁次数(例如二次)而输出存储器晶 格的数据。值得注意的是，上述反相器、门闩电路、传输栅、或其他电路的数量与型态仅为例 示，本领域普通技术人员可适当修改上述元件以建立一理想的存储器电路。图8为一示范操作的示意图，该示范操作用以控制字元线信号WLS的脉宽，使其大 体不受工艺-电压-温度(PVT)变动的影响。在图8中，转变810与820相似于图3的转 变310与320。如上所述，时钟脉冲信号CLK的第一周期上的转变810可直接或间接触发用 以存取该存储器库IlOa的存储器晶格201的字元线信号WLS的转变811。时钟脉冲信号 CLK的第二周期上的转变820可直接或间接触发用以存取该存储器库IlOa的存储器晶格 201的读行选取信号RSSL的转变821。若感测到全域位元线GBL与该全域反位元线GBLB 间的压差(例如100mV左右)，将直接或间接触发读行选取信号RSSL上的转变825。由转 变821与825的间距可判断读行选取信号RSSL的脉宽WR。参照图8，读行选取信号RSSL的转变825可直接或间接触发该字元线信号WLS上 的转变815，使其从第一状态转变至第二状态(例如，从高态转变至低态或使能态)以存取 该存储器库IlOa的存储器晶格201。由该转变811与815的间距可判断字元线信号WLS的 脉宽WW。与由RC时间延迟所产生的传统字元线信号脉宽不同，本发明的字元线信号WLS的 脉宽WW可大体不受工艺-电压-温度(PVT)变动所影响。本发明对字元线信号WLS的脉 宽WW有更为理想的控制能力。图9为包含示范存储器电路的系统示意图。在图9中，一系统900可包括一处理器 910，以及与该处理器910耦接的该存储器电路905。该存储器电路905可与图1、图2A-图 2C、或图7中所示的该存储器电路100或700相似。处理器910能够存取存储器电路905的存储器晶格所储存的数据。在实施例中， 该处理器910可为一处理单元、中央处理单元、数字信号处理器、或其他适合用来存取存储 器电路数据的处理器。在实施例中，处理器910与存储器电路905可建构于一系统之中，并且与一印刷线 路板或印刷电路板(PCB)实体及电性耦接成一电子装置。该电子装置可为电脑、无线通信 装置、电脑相关周边装置、娱乐装置等系统的一部分。在实施例中，系统900包括该存储器电路100，可提供集成电路 (Integratedcircuit，IC)上的整个系统，即所谓的系统单芯片(system on chip, S0C)装置或系统单集成电路(system on integrated circuit, SOIC)装置。举例而言，SOC装置 可于单一集成电路中提供执行诸如手机、个人数据助理(personal dataassistant, PDA)、 数字VCR、数字摄录机、数字 相机、MP3播放器等功能所需要的所有电路。
本发明虽以较佳实施例公开如上，然而其并非用以限定本发明的范围，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明 的保护范围当视后附的权利要求所界定的范围为准。
权利要求
一种交错式存储器电路包括一第一存储器库，包括至少一第一存储器晶格，该第一存储器晶格用以储存代表一第一数据的电荷，并与一第一字元线及一第一位元线耦接；一第一区域控制电路，与该第一存储器库耦接；一第二存储器库，包括至少一第二存储器晶格，该第二存储器晶格用以储存代表一第二数据的电荷，并与一第二字元线及一第二位元线；一第二区域控制电路，与该第二存储器库耦接；一输入输出区块，与该第一存储器库及该第二存储器库耦接；以及一全域控制电路，与该第一及第二区域控制电路耦接，一交错式存取包括使用一时钟脉冲信号，该时钟脉冲信号包括一第一周期与一第二周期，分别用以存取该第一存储器晶格与该第二存储器晶格，其中该第二周期用以使能该第一区域控制电路以触发一第一读行选取信号RSSL的一第一转变，其中该第一读行选取信号RSSL用以存取该第一存储器晶格。
2.如权利要求1所述的存储器电路，其中该第二周期还用以使能该第二区域控制电 路以触发用以控制该第二字元线的一字元线信号的一转变，使得该第一读行选取信号RSSL 的该第一转变与一第二读行选取信号RSSL的一第一转变大体不重叠，其中该第一读行选 取信号RSSL用以使该第一区域控制电路存取该第一存储器晶格，而该第二读行选取信号 RSSL用以使该第二区域控制电路存取该第二存储器晶格。
3.如权利要求1所述的存储器电路，其中该第二周期还用以使能该第二区域控制电路 以触发一写行选取信号WSSL的一转变，使得一预充电期间的改变大体与该第一与第二周 期的周期时间的改变无关，其中写行选取信号WSSL用以存取该第二存储器晶格，而该预充 电期间用以对与该第一与第二位元线耦接的一全域位元线进行预充电。
4.如权利要求3所述的存储器电路，其中该第一读行选取信号RSSL用以存取该第一存 储器晶格，而该第一读行选取信号RSSL的该第一转变用以对一信号进行第一次闩锁，其中 该信号表示该全域位元线间的一压差，而该压差表示该第一存储器晶格的该第一数据。
5.如权利要求4所述的存储器电路，其中该时钟脉冲信号的一第三周期用以存取该第 一存储器库的一第三存储器晶格，并对已被第一次闩锁的信号进行第二次闩锁，而已被第 二次闩锁的信号可被输出。
6.如权利要求1所述的存储器电路，其中该第一周期用以使能该第一区域控制电路以 触发一字元线信号的一第一转变，其中该字元线信号用以控制该第一字元线，而该第一读 行选取信号RSSL的一第二转变用以触发该字元线信号的一第二转变，其中该第一读行选 取信号RSSL用以存取该第一存储器晶格，该字元线信号的该第一转变与该第二转变用以 决定该字元线信号的脉宽。
7.如权利要求1所述的存储器电路，其中该第一区域控制电路包括 一第一逻辑门，用以接收该时钟脉冲信号；一第一反相器，与该第一逻辑门耦接； 一字元线控制器，与该第一反相器耦接； 一字元线驱动器，与该字元线全域控制电路耦接； 一第一延迟电路，与一该字元线控制器的输出端耦接； 一感测放大器使能产生器，与该第一延迟电路耦接；一写行选取产生器与该第一延迟电路耦接； 一第二逻辑门与该第一延迟电路耦接； 一第二反相器与该第二逻辑门耦接；以及 一读行选取产生器与该第二反相器耦接。
8.如权利要求7所述的存储器电路，其中该全域控制电路包括 一写行选取信号WSSL追踪电路，与该第一区域控制电路耦接；一反全域输入输出等位GIOEQB写入控制器，与该WSSL追踪电路耦接； 一读行选取信号RSSL追踪电路，与该第一区域控制电路耦接； 一反全域输入输出等位GIOEQB读取控制器，与该RSSL追踪电路耦接； 一第三逻辑门，与该GIOEQB写入控制器及该GIOEQB读取控制器耦接；以及 一第三反相器，与该第三逻辑门耦接。
9.如权利要求8所述的存储器电路，其中该全域控制电路还包括 一输入输出感测放大器，与该全域控制电路耦接；一第一门闩电路，与该输入输出感测放大器耦接；第四反相器，与第一门闩电路耦接；一传输栅，与该第四反相器耦接；一第二门闩电路，与该传输栅耦接；以及一第五反相器，与该第二门闩电路及该数据输出使能电路耦接。
10.如权利要求9所述的存储器电路，其中该输入输出区块包括 一第二延迟电路，与该RSSL追踪电路耦接；以及一数据输出使能产生器，用以接收该时钟脉冲信号，该数据输出使能产生器与该输入 输出区块耦接。
11.一种交错存取存储器电路的方法，包括接收具有一第一周期与一第二周期的一时钟脉冲信号，其中该第一周期与该第二周期 分别用以存取该存储器电路的一第一存储器库的一第一存储器晶格与一第二存储器库的 一第二存储器晶格；以及以该第二周期触发一第一读行选取信号RSSL的一第一转变，其中该第一读行选取信 号RSSL用以该第一存储器晶格。
12.如权利要求11所述的交错存取存储器电路的方法，还包括触发一字元线信号的一转变，其中该字元线信号以该第二周期控制该第二存储器晶 格，使得该第一读行选取信号的该第一转变RSSL与一第二读行选取信号RSSL的一第一转 变大体不重叠，其中该第一读行选取信号用以存取该第一存储器晶格，该第二读行选取信 号RSSL用以存取该第二存储器晶格。
13.如权利要求11所述的交错存取存储器电路的方法，还包括触发一写行选取信号WSSL的一转变使得一预充电期间的改变大体与该第一与第二周 期的周期时间的改变无关，其中该写行选取信号以该第二周期存取该第二存储器晶格，而 该预充电期间用以对与该第一与第二位元线耦接的一全域位元线进行预充电。
14.如权利要求13所述的交错存取存储器电路的方法，还包括对一信号进行第一次闩锁，其中该信号表示该全域位元线间的一压差，而该压差表示该第一存储器晶格的该第一数据，其中该第一读行选取信号RSSL用以存取该第一存储器 晶格，其中该第一次闩锁被该第一读行选取信号RSSL的该第一转变所触发。
15.如权利要求14所述的交错存取存储器电路的方法，还包括第二次闩锁已被第一次闩锁的信号，其中该第二次闩锁被该时钟脉冲信号的一第三周 期所触发，其中该时钟脉冲信号的该第三周期用以存取该第一存储器库的一第三存储器晶 格，而已被第二次闩锁的信号可被输出。
16.如权利要求11所述的交错存取存储器电路的方法，还包括触发一字元线信号的一第一转变，其中该字元线信号以第二周期控制该第一字元线；以及触发该字元线信号的一第二转变，其中该字元线信号以该第一读行选取信号RSSL的 一第二转变控制该第一字元线以存取该第一存储器晶格，其中该字元线信号的该第一转变 与该第二转变用以决定该字元线信号的脉宽。
全文摘要
本发明涉及交错式存储器电路及交错存取存储器电路的方法。一种交错式存储器电路包括第一存储器库，包括至少一第一存储器晶格；第一区域控制电路；第二存储器库，包括至少一第二存储器晶格，并与第二字元线及第二位元线；一第二区域控制电路；输入输出区块，与该第一存储器库及该第二存储器库耦接；以及全域控制电路，交错式存取包括使用一时钟脉冲信号，该时钟脉冲信号包括一第一周期与一第二周期，分别用以存取该第一存储器晶格与该第二存储器晶格，其中该第二周期用以使能该第一区域控制电路以触发一第一读行选取信号的一第一转变，其中该第一读行选取信号用以存取该第一存储器晶格。本发明对字元线信号脉宽有更理想的控制力。
文档编号G11C11/409GK101819812SQ201010125288
公开日2010年9月1日 申请日期2010年2月24日 优先权日2009年2月24日
发明者苏布拉马尼·肯基瑞, 许国原, 金永英, 黄明杰 申请人:台湾积体电路制造股份有限公司