专利名称：感测放大器及具有感测放大器的存储器的制作方法
技术领域：
本发明涉及半导体装置，也涉及存储器阵列，更涉及可利用单端感测方式感测位 元格中数据的静态随机随取存储器(SRAM)阵列及暂存器文件的设计与操作。
背景技术：
静态随机随取存储器(Static random access memory, SRAM)常用于集成电路之 中。SRAM晶格的优点在于不必依靠刷新的动作即可保有数据。SRAM晶格可具有不同数目 的晶体管，且通常以其具有晶体管的数目命名，举例而言，6TSRAM、8TSRAM等。一晶体管通常 作为一数据闩锁，并用以存储一数据位元，而其他加入的晶体管则可作为控制该晶体管存 取之用。通常将SRAM晶格编排成具有多个行与列的阵列。一般来说，SRAM晶格的各个行 分别连接至一字元线，目的在判断正在使用的SRAM晶格是否被选取。该SRAM晶格的各列 连接至一位元线(或一对位元线)，目的在将一数据位元存储至所选取的SRAM晶格，或从所 选取的SRAM晶格中读取数据位元。暂存器文件位于中央处理器(central processing unit,CPU)的处理器暂存器阵 列。集成电路上的暂存器文件通常由快速SRAM所构成，且具有多个端口(port)，而一般多 端口 SRAM却通常通过相同的端口进行读取或写入操作。随着集成电路的体积逐渐缩小，集成电路的操作电压也随之减低，同样的情形也 发生于存储器电路的操作电压上。影响所及，用以衡量SRAM晶格的数据位元是否能够可靠 存取的读取及写入边限(read及write margin)也跟着缩小。由于静态噪音的存在，缩小 的读取及写入边限将增加读取及写入操作时的错误率。就记忆晶格的单端感测(single ended sensing)而言，预充电的区域位元线是保 持在预充电电平，抑或放电至接地电平，皆取决于位元格中所存储的数据。在进行低频操作 时，当该区域位元线保持在浮动状态，而晶格中又不具有数据值以使该区域位元线放电时， 则传导栅(在同一列中的晶格)上的漏电流将使该区域位元线放电至零位面，因而造成错 误感测(false sensing)的现象。为了避免错误感测的发生，可通过配置一小电流预充装 置(例如一保持器电路)而将该区域位元线保持在Vdd准位。图1为一公知的感测放大器电路100示意图，感测放大器电路100可为SRAM阵列 或暂存器文件的一部分，并且具有一保持器电路102。为了确保位元格的电压能超过该保 持器102以进行正常的读取操作，保持器102的元件尺寸至关重要。电路100连接至位元 线，例如顶位元线108a及底位元线108b。当未进行读取操作时，该预充电器110依照该 控制信号114将该区域位元线108a及108b充电至高态。图1的存储器的制造期间有些性 能参数的变动是可接受的。工艺边界(Process corners)指具有最差及/或最佳性能参数 的集成电路。偏斜边界(Skew corners)指其子电路中具同时具有最差与最差性能参数的 集成电路。在低电压下，并且处于偏斜边界(例如位元线108a或108b上有慢速的阵列晶 体管，并且在保持器102上有快速的周边晶体管)时，连接至该位元线108a或108b的位元 格的电压电平将无法凌驾于保持器102之上。因此，当电源供应电压达到最低电平时(例如Vdd_min)，电路可能无法正确的操作。能够使电路100在低电压下正常运作的方法之一，即是将该保持器102的阻值予 以提升，举例来说，可将保持器晶体管104的通道长度增加或将其宽度减低。此方法可使得 该保持器102的电压能够更轻易地小于连接至该位元线108a或108b的位元格。然而，此 方法是有缺点的，主因在于该保持器晶体管104需要占用面积，并且，为了使保持器102能 够提供由传导栅来的漏电流以进行正常操作，必须存在一电流电平。 另一种使该电路100可在低电压下操作的方法，是将与非门106的跳变点(trip point)电压予以提高，其中，该跳变点为感测放大器的输出由一高电平切换至一低电平时 的最高电压。为了达成上述目的，举例而言，当与非门106包括NMOS及PMOS时，可将该与非 门106的β值予以提高，其中β为Wp/Wn的比例，而Wp及Wn分别为PMOS晶体管及NMOS 晶体管的栅极宽度。此β值决定了 CMOS电路的跳变点。然而，因为跳变点较原先为高，故 此方式将使该电路100更容易受接近高态电压噪声的影响。举例而言，当在该位元线108a 或108b处有接近高态的噪声时，该输出电压可被低于该与非门106跳变点的噪声所降低， 此将导致操作错误。因此，需要一种方法，以避免SRAM或暂存器文件在低压下对区域位元线进行错误 感测。
发明内容
本发明提供一种感测放大器电路，包括一位元线；一感测放大器输出；一保持器 电路，包括一 NMOS晶体管，并连接至该位元线，其中该保持器电路已被调整尺寸使得能够 提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限 控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放 大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最 高电压。本发明另提供一种存储器，具有一感测放大器电路，其中该感测放大器电路包括 一位元线；一感测放大器输出；一保持器电路，包括一 NMOS晶体管，并且连接至该位元线， 其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保 持该位元线的电压电平；以及一噪音临限控制电路连接至该感测放大器输出，其中该噪音 临限控制电路控制该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高 电平切换至一低电平时的最高电压。本发明另提供一种感测放大器电路，包括一位元线；一感测放大器输出；一电源 供应节点，具有一电源供应电压；一保持器电路包括一 NMOS晶体管，其中该保持器电路已 被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电 平，而该NMOS晶体管的一栅极连接至该电源供应节点，而该NMOS晶体管的一源极连接至该 位元线；以及一噪音临限控制电路，其中该噪音临限控制电路降低该感测放大器输出的跳 变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。具有强NMOS晶体管的噪音临限控制电路并联至传统的与非门，可通过适当地降 低与非门的β值以降低该感测放大器输出的跳变点。
图1为一公知的感测放大器电路100示意图；图2为依据本发明一实施的一感测放大器电路200示意图；图3为噪音临限控制电路206 —实例的示意图；图4为跳变点或电压的示意图；图5为该位元线读取/感测放大器的输出示意图；图6为本发明另一实施例的感测放大器电路600示意图；图7A为依照本发明另一实施例的感测放大器电路700示意图；图7B为图7A中的感测放大器电路的变形；图8为依照本发明另一实施例的感测放大器电路示意图。并且，上述附图中的附图标记说明如下100 电路；102 保持器电路；104 晶体管；106 与非门；108a 位元线；108b 位元线；110 预充电器；114 控制信号；200 感测放大器电路；202 保持器电路；204 匪OS晶体管；206 抗噪与非门；600 感测放大器电路；602 保持器电路；604 匪OS晶体管；606 PMOS 晶体管；700 感测放大器电路；702 保持器电路；704 NMOS 晶体管；706 PMOS 晶体管；712 保持器电路；714 NMOS 晶体管；716 PMOS 晶体管；800 感测放大器电路；802 保持器电路；804 匪OS晶体管；806 PMOS 晶体管；808 噪音临限控制电路；
810 强匪OS晶体管。
具体实施例方式下文为介绍本发明的最佳实施例。然而，本发明的概念可应用于各种实施例。下文所述的实施例仅为方便说明，并非用以限制本发明。本领域普通技术人员可以适当的方 法的实施。图2为依据本发明一实施的一感测放大器电路200示意图。该感测放大器电路200 具有保持器电路202。该电路200连接至位元线，例如顶位元线208a及底位元线208b。 该预充电器210可依照该控制信号214将该区域位元线208a及208b充电至一高态。此外，该保持器电路202具有一 NMOS晶体管204及一抗噪与非门206。在特定实 例中，该保持器电路202中该NMOS晶体管204的栅极连接至该电源供应节点，而其源极连 接至位元线。该NMOS晶体管204的该漏极通过一 PMOS晶体管连接至该电源供应节点。该 NM0S204在位元线读取电压达到Vdd-VT(VT为晶体管临限电压)前皆保持在次临限区，因 而有效地减弱该保持器电路202的电平(举例而言，保持器电路202可更加轻易地低于该 位元线的电平)。在一实施例中，该抗噪与非门206(或一噪音临限控制电路)一半史密兹 触发器(half-Schmitt trigger)；在其他实施例中，该抗噪与非门206是一史密兹触发器 (Schmitt trigger)，如图2所示。然而，在替代的实施例中，可将上述装置重新排列以建构 其他替代电路，进而减小上述比例或降低该跳变点。图3为噪音临限控制电路206 (图2中以与非门符号表示)一实例的示意图，其使 用半史密兹触发器电路。通过降低该感测放大器的跳变点，可在在该位元线上使用一较低预充电电压电 平，进而避免位元线在读取时发生错误感测。在该感测放大器输出由一高电平切换至一低 电平期间，该跳变点为最高电压。由于新电路设计中位元线斜率(bit-line slope)已获得 改善，故可减少了该位元线对输出的反应时间。又因为其新的架构，该感测放大器输出的反 应时间可以变得更快。此外，在某些实施例中，该区域位元线将被预充电至Vdd-VT准位而 非Vdd准位。如图2所示，该保持器电路204使用NMOS晶体管以使保持器电路202的电平有效 降低(例如低于该位元线)。然而，这将使公知电路在位元线108a或108b上有电压波动 时容易受到噪声的影响。为了避免其噪声易感性(noisesusceptibility)，可使用噪音临限 控制电路206 (例如半史密兹触发器或史密兹触发器电路)以取代公知的与非门106。本 发明通过配置较低的跳变点，可使该位元线在低电源电压下进行读取操作时得以避免错误 感测的发生。图4为跳变点或电压的示意图，其中该感测放大器接收器以相同位元线斜率对下 列各种电路进行切换⑴β =3.3的公知电路，⑵β = 16. 7的公知电路，以及⑶本发 明中β =3. 3的电路。位元线读取图是依据图1所示的公知电路100。在图4中，β = 3. 3的该公知电路100以点(1)为跳变点。β = 16. 7的该公知电路100以点⑵为跳变 点。增加β值的目的在于减弱该保持器电路102的电平以使该位元线在电源供应电压时的 读取动作可克服该保持器电路102的电平。如图4所示，该跳变点(2)的电压较该跳变点 (1)的电压高。依照一实施例，在电源供应电压为0. 7V的模拟电路中，其差压大约为34mV。然而，通过提高跳变点，感测放大器的输出将变得对该位元线上因噪声引起的读取电压波 动敏感。此特性将造成公知电路难以在低电压下运作。比较而言，本发明β =3. 3的电路 200以点(3)为跳变点。该跳变点(3)低于跳变点⑴或跳变点(2)。在电源供应电压为 0. 7V的模拟电路中，跳变点(3)与⑴间的压差大约为7. 7mV，而该跳变点(3)与⑵间的 压差大约为lllmV。此性质将使得本发明的电路能够更加轻易地在低电压下运作。同样地， 在电源供应电压为0. 6V的模拟电路中，公知的感测放大器电路将无法运作(例如该位元 线电压降低时，感测放大器的输出无法切换)，但本发明的电路则可适当地运作。图5为该位元线读取/感测放大器的输出示意图，用以表示下列各电路的位元线斜率(1) β = 3.3的公知电路，⑵β = 16.7的公知电路，以及(3)本发明β = 3. 3的电 路，其中公知电路和本发明的电路不同。图5为依照一实施例的电路200的一分离的位元 线读取电压示意图。此处采用与图1电路100相同的位元线读取电压以方便说明。如图所 示，相较于β = 3. 3的公知电路100的跳变点(1)，β = 1.6的公知电路具有较短的响应 时间(跳变点⑵的位置)。然而，本发明电路响应时间(跳变点⑶的位置)又比β = 16. 7的公知电路的响应时间(跳变点(2)的位置)更短。在电源供应电压为0.7V的模拟 电路中，跳变点(3)与(1)的响应时间差大约为0.9ns，而跳变点(3)与(2)的响应时间差 则大约为0. 2ns。图6为本发明另一实施例的感测放大器电路600示意图。在此实施例中，在该保 持器电路602中，该NMOS晶体管604的栅极与漏极相连接而成为一二极管。该NMOS晶体 管604的漏极通过一 PMOS晶体管606连接至该电源供应节点Vdd。该NMOS晶体管604的 该源极连接至该位元线208a或208b。图7A为依照本发明另一实施例的感测放大器电路700示意图。在此实施例中，该 保持器电路702的NMOS晶体管704的栅极与漏极连接至该电源供应节点Vdd，而其源极通 过一 PMOS晶体管706连接至该位元线208a或208b。图7B为图7A中的感测放大器电路的变形。在此实施例中，该保持器电路712中 NMOS晶体管714的栅极与漏极连接至该电源供应节点Vdd，而其源极通过一 PMOS晶体管 716连接至该位元线108a或108b。图8为依照本发明另一实施例的感测放大器电路示意图。在此实施例中，保持器 电路802中NMOS晶体管804的源极通过一 PMOS晶体管806连接至该电源供应节点，而其 漏极连接至该位元线208a或208b。该NMOS晶体管804的该栅极连接至该电源供应节点 Vdd。依照此实施例，具有强NMOS晶体管810的噪音临限控制电路808并联至传统的与非 门206，可通过适当地降低与非门206的β值以降低该感测放大器输出的跳变点212。本发明虽以较佳实施例公开如上，然而其并非用以限定本发明的范围，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。举例而言， 若以单一位元线电路取代图2-图3、图6-图9中的位元线对，则具有双输入端的与门也可 以替换为具有单一输入及输出的反相器。此外，本发明的范围无意受限于说明书的中实施 例。本领域普通技术人员从本发明中可了解到，具有与本发明大体相同功能或者能够达成 与本发明大体相同效果的现有技术或者稍后才会发展出的技术，皆可能是依照本发明所实 施。因此，本发明的范围也包含上述技术的范围。
权利要求
一种感测放大器电路，包括一位元线；一感测放大器输出；一保持器电路，包括一NMOS晶体管，并连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
2.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极连接至一电源 供应节点，而该NMOS晶体管的一源极连接至该位元线，该NMOS晶体管的一漏极通过一PMOS 晶体管连接至该电源供应节点。
3.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极与一漏极连接至 该电源供应节点，而该NMOS晶体管的一源极通过一 PMOS晶体管连接至该位元线。
4.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一栅极与一漏极相连接 而成为一二极管，该漏极通过一 PMOS晶体管连接至一电源供应节点，该NMOS晶体管的一源 极连接至该位元线。
5.如权利要求1所述的感测放大器电路，其中该NMOS晶体管的一源极通过一PMOS晶 体管连接至一电源供应节点，且该NMOS晶体管的一漏极连接至该位元线，该NMOS晶体管的 一栅极连接至该电源供应节点，该NMOS晶体管的一栅极连接至该NMOS晶体管的该源极。
6.如权利要求1所述的感测放大器电路，其中该噪音临限控制电路是一半史密兹触发 器电路或一史密兹触发器电路。
7.一种存储器，具有一感测放大器电路，其中该感测放大器电路包括一位元线；一感测放大器输出；一保持器电路，包括一 NMOS晶体管，并且连接至该位元线，其中该保持器电路已被调 整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平； 以及一噪音临限控制电路连接至该感测放大器输出，其中该噪音临限控制电路控制该感测 放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的 最高电压。
8.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极连接至该电源供应节点， 而该NMOS晶体管的一源极连接至该位元线。
9.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极及一漏极连接至该电源供 应节点，而该NMOS晶体管的一源极通过一 PMOS晶体管连接至该位元线。
10.如权利要求7所述的存储器，其中该NMOS晶体管的一栅极与一漏极相连接而成为 一二极管，该漏极通过一 PMOS晶体管连接至一电源供应节点。
11.如权利要求7所述的存储器，其中该NMOS晶体管的一源极通过一PMOS晶体管连接 至该电源供应节点，而该NMOS晶体管的一漏极连接至该位元线。
12.如权利要求7所述的存储器，其中该噪音临限控制电路为一半史密兹触发器电路 或一史密兹触发器电路。
13.一种感测放大器电路，包括一位元线；一感测放大器输出；一电源供应节点，具有一电源供应电压；一保持器电路包括一 NMOS晶体管，其中该保持器电路已被调整尺寸使得能够提供充 足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平，而该NMOS晶体管的一栅 极连接至该电源供应节点，而该NMOS晶体管的一源极连接至该位元线；以及一噪音临限控制电路，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而 该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。
14.如权利要求13所述的感测放大器电路，其中该NMOS晶体管的一漏极通过一PMOS 晶体管连接至该电源供应节点。
15.如权利要求13所述的感测放大器电路，其中该噪音临限控制电路是一半史密兹触 发器电路或一史密兹触发器电路。
全文摘要
一种感测放大器及具有感测放大器的存储器，其中感测放大器电路包括一位元线；一感测放大器输出；一保持器电路，包括一NMOS晶体管，并连接至该位元线，其中该保持器电路已被调整尺寸使得能够提供充足电流以补偿该位元线的漏电流，并且保持该位元线的电压电平；以及一噪音临限控制电路，连接至该感测放大器输出及该位元线，其中该噪音临限控制电路降低该感测放大器输出的跳变点，而该跳变点为该感测放大器的输出由一高电平切换至一低电平时的最高电压。具有强NMOS晶体管的噪音临限控制电路并联至传统的与非门，可通过适当地降低与非门的β值以降低该感测放大器输出的跳变点。
文档编号G11C11/413GK101819814SQ20101012558
公开日2010年9月1日 申请日期2010年2月26日 优先权日2009年2月26日
发明者巴拉·乌普托利 申请人:台湾积体电路制造股份有限公司