专利名称：具有输入电压转换单元的存储器的制作方法
技术领域：
本发明涉及存储器技术领域，特别涉及一种具有输入电压转换单元的存储器。
背景技术：
随着集成电路的发展，存储器件在产品中的应用越来越广泛。存储器通常分为只读存储器(ROM)和随机存储器(RAM)，其中只读存储器又分为掩模编程(ROM)、可编程 (PR0M)、可擦除可编程ROM(EPROM)和电可擦除可编程ROM(EEPROM)。随机存储器又分为 静态随机存储器(SRAM)和动态随机存储器(DRAM)。随着智能产品的发展，大量的智能产品中都设置了存储器，例如MP3、MP4、手机等等，这也使得存储器性能的好坏在智能产品中起到了至关重要的作用。现有的存储器通常包括阵列排列的存储单元，一行存储单元连接到一个公用的字线(Word-LineJL)上，一列存储单元连接到一个公用的位线(Bit-Line，BL)上。字线可以控制与其相连的一行存储单元的打开，位线可以控制与其相连的一列存储单元的读写。在读写操作的时候，首先向字线输入信号，控制某一行存储单元打开；再向位线输入信号，对该行某一列的存储单元进行读写。例如图1示出了一种现有的EPROM的结构示意图，如图1所示，EPROM包括阵列排列的η行m列NMOS晶体管，其中每一行的NMOS晶体管的栅极连接到一根字线上，η行的 NMOS晶体管分别连接到η根字线上。每一列的NMOS晶体管的漏极连接到一根位线上，m列的NMOS晶体管分别连接到m根位线上。在读操作的时候，如图2所示，所有的NMOS晶体管的源极耦接至0电压(地)，曲线Ql和Q2为读操作电流Ir随字线电压和位线电压变化的曲线图，其中曲线Ql的字线电压高于Q2的字线电压，从曲线Ql和Q2可以看出，字线WL的电压和位线BL的电压越高，则读操作电流越大。然而，如果读操作的电流过大则会造成读串扰(read disturb)，同时功耗也很大。因此在申请号“200810000708”的专利文献中提供了一种电压转换器电路和具有该电路的快闪存储器件。电压转换电路包括基准电压生成单元，用于生成基准电压，该基准电压具有均勻的电平，而与随工作模式改变的输入电压的电平无关；以及驱动器单元，用于根据控制信号、利用由基准电压生成单元输出的基准电压来生成和输出运行电压(ACTIVE VOLTAGE)或待命电压(STANDBYVOLTAGE)。随着半导体器件尺寸的减小，怎样减小存储器件读写操作期间电流过大造成的串扰问题和功耗，越来越受到人们关注。
发明内容
本发明解决的技术问题是提供一种具有输入电压转换单元的存储器，从而减小由于读写电流过大造成的串扰问题和功耗。本发明提供了一种具有输入电压转换单元的存储器，包括存储单元、字线、位线、 字线输入端和位线输入端，其中所述存储单元呈阵列排列，同一行存储单元连接至一根字线，同一列存储单元连接至一根位线，字线输入端输入第一电压，位线输入端输入第二电压；还包括字线钳位电路和位线钳位电路；字线钳位电路将所述第一电压钳制到第三电压，将所述第三电压输出给字线，所述第二电压小于第一电压；位线钳位电路将所述第二电压钳制到第四电压，将所述第四电压输出给位线，所述第四电压小于第二电压。s优选的，所述字线钳位电路为第一 NMOS晶体管的栅极和源极耦接至字线，第一 NMOS晶体管的的漏极和衬底耦接至第五电压。优选的，所述位线钳位电路包括第一分压器、第二分压器、第三NMOS晶体管和差分运放电路；其中，第一分压器的输入端耦接至第六电压；第三NMOS晶体管的栅极和漏极耦接至所述第一分压器的输出端，第三NMOS晶体管的衬底和源极耦接至第二分压器的输入端；第二分压器的输出端耦接至所述差分运放电路的正向输入端；所述差分运放电路的反向输入端耦接至所述位线，所述差分运放电路的输出端耦接第三PMOS晶体管的栅极；第三PMOS晶体管的源极和衬底耦接至位线输入端，第三PMOS晶体管的漏极耦接至位线。优选的，所述位线钳位电路包括第一分压器、第三NMOS晶体管和差分运放电路；其中，第一分压器的输入端耦接至第六电压；第三NMOS晶体管的栅极和漏极耦接至所述第一分压器的输出端，第三NMOS晶体管的衬底和源极耦接至所述差分运放电路的正向输入端；所述差分运放电路的反向输入端耦接至所述位线，所述差分运放电路的输出端耦接第三PMOS晶体管的栅极；第三PMOS晶体管的源极和衬底耦接至位线输入端，第三PMOS晶体管的漏极耦接至位线。优选的，所述第一分压器和第二分压器为可调电阻。优选的，所述位线钳位电路包括第一 PMOS晶体管、第二 PMOS晶体管和第二 NMOS 晶体管；其中，第一PMOS晶体管，源极耦接至第六电压，漏极耦接第二NMOS晶体管的漏极， 栅极耦接第二 NMOS晶体管的栅极；第二 NMOS晶体管的栅极耦接至位线，第二 NMOS晶体管的源极耦接至低电压；第二 PMOS晶体管的源极耦接至位线输入端，第二 PMOS晶体管的栅极耦接第一 PMOS晶体管的漏极，第二 PMOS晶体管的漏极耦接至位线。优选的，所述第五电压等于第六电压。优选的，所述低电压为0V。优选的，所述存储单元为NMOS晶体管，其栅极耦接至字线，漏极耦接至位线，源极耦接至OV电压。优选的，全部所述位线通过同一位线钳位电路耦接至存储器位线输入端；全部所述字线通过同一字线钳位电路耦接至存储器字线输入端。与现有技术相比，本发明具有以下优点本发明通过在存储器中设置与存储单元相连的输入电压转换单元，从而对字线输入电压和位线输入电压进行了钳位，将其降低到低于输入电压的一个固定电压上，该固定电压可以设置为使存储单元正常工作的电压，因此防止了由于字线输入端和位线输入端不稳定，一旦输入非常高的电压则存在串扰，且功耗较大的问题。另外在本发明的一个优选的实施方案中还将钳位电路进行了改进，使位线电压可以进行调整，从而使输入电压转换单元可以不受制造工艺的影响，将位线电压钳制在一固定值。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1是一种现有的EPROM的结构示意图；图2是现有的EPROM读操作电流示意图；图3是本发明的具有输入电压转换单元的存储器结构示意图；图4是本发明一实施例的输入电压转换单元及存储单元的具体电路图；图5是本发明另一实施例的输入电压转换单元及存储单元的具体电路图；图6是本发明再一实施例的输入电压转换单元及存储单元的具体电路图。
具体实施例方式由背景技术可知，现有的存储器如图1所示，一般包括阵列排列的η行m列NMOS 晶体管，其中每一行的NMOS晶体管的栅极连接到一根字线上，η行的NMOS晶体管分别连接到η根字线上。每一列的NMOS晶体管的漏极连接到一根位线上，m列的NMOS晶体管分别连接到m根位线上。如图2所示，在读操作的时候，所有的NMOS晶体管的源极耦接至0电压(地)，字线和位线的电压越高则读操作电流越大。然而，一旦字线和位线电压过高，则读操作的电流过大，从而会对存储单元造成损坏。为此，本发明的发明人提出一种具有输入电压转换单元的存储器，其包括阵列排列的存储单元，同一行存储单元连接至一根字线，同一列存储单元连接至一根位线；所述位线和存储器位线输入端之间串接有位线钳位电路，位线钳位电路将位线的电压钳制在第四电压；所述字线和存储器字线输入端之间串接有字线钳位电路，字线钳位电路将字线的电压钳制在第三电压；所述第四电压小于第二电压，所述第三电压小于第一电压。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图3是本发明的具有输入电压转换单元的存储器结构示意图。如图3所示，本发明的具有输入电压转换单元的存储器，包括存储单元100、字线WL、位线BL、字线输入端120
6和位线输入端110，其中存储单元100呈阵列排列的，例如在图3中仅示出了 3行3列的存储单元，实际上存储单元的行列数可以根据实际需要任意选择。同一行存储单元100连接至一根字线WL，同一列存储单元100连接至一根位线BL。字线输入端120输入第一电压， 位线输入端110输入第二电压。字线钳位电路120将所述第一电压钳制到第三电压，将所述第三电压输出给字线 WL，所述第二电压小于第一电压；位线钳位电路110将所述第二电压钳制到第四电压，将所述第四电压输出给位线BL，所述第四电压小于第二电压。如图3所示，所述位线BL和存储器位线输入端110之间串接有位线钳位电路111， 位线钳位电路111将位线输入端110输入的第二电压钳制在第四电压；所述字线WL和存储器字线输入端120之间串接有字线钳位电路121，字线钳位电路121将字线输入端120输入第一电压钳制在第三电压；所述第四电压小于第二电压，所述第三电压小于第一电压。不论是位线钳位电路，还是字线钳位电路，实际上只需要在输入端的源头实现就可以了，因此具体来说位线钳位电路可以设置在对位线电压进行放大的灵敏放大器处，字线钳位电路可以设置在字线电压产生处(即读电压产生电路处)，然后选中的字线或者位线就会接上去。因此在一具体实现中，全部所述位线通过同一位线钳位电路耦接至存储器位线输入端；全部所述字线通过同一字线钳位电路耦接至存储器字线输入端。例如全部所述位线可以通过一个多路选择器耦接至位线钳位电路；全部所述字线可以再通过一个多路选择器耦接至字线钳位电路。另外，也可以每一根位线连接一个位线钳位电路，所有的位线钳位电路通过一个多路选择器耦接至位线输入端；每一根字线连接一个字线钳位电路，所有的字线钳位电路通过一个多路选择器耦接至字线输入端。这样如果字线输入端和位线输入端的电压较高的情况，字线钳位电路和位线钳位电路可以将字线的电压和位线的电压钳制在一较低的固定值(第四电压和第三电压)，从而避免了由于字线输入端和位线输入端的电压高，造成的读电流过大的问题，从而也就减小了减小由于读写电流过大造成的串扰问题和功耗。写操作的原理类似，不再赘述。图4是本发明一实施例的输入电压转换单元及存储单元的具体电路图，下面结合图4对本发明的输入电压转换单元及存储单元的电路结构及工作原理进行详细说明。在一具体实现中，所述字线钳位电路121为第一NMOS晶体管m的栅极和源极耦接至字线WL和字线输入端120，漏极和衬底耦接至第五电压V3。所述位线钳位电路111包括第一分压器Divl、第二分压器Div2、第三NMOS晶体管N3、和差分运放电路(OP) 113。其中，第一分压器Divl的输入端耦接至第六电压V4。第三NMOS晶体管N3的栅极和漏极耦接至所述第一分压器Divl的输出端，衬底和源极耦接至第二分压器Div2的输入端。第二分压器Div2的输出端耦接至所述差分运放电路113的正向输入端。所述差分运放电路113的反向输入端耦接至所述位线BL，输出端耦接第三PMOS 晶体管P3的栅极。第三PMOS晶体管P3的源极和衬底耦接至位线输入端110，漏极耦接至位线BL。下面结合上述输入电压转换单元及存储单元的工作原理进行进一步说明。为了便于说明，我们假设所有的晶体管的开启电压(即衬底和栅之间的电压差)同为Vt。例如在进行读操作的时候，存储单元的一端接地(OV)，例如存储单元为NMOS晶体管N0，其栅极耦接至字线WL，漏极耦接至位线BL，源极耦接至OV电压。字线输入端120的电压为高电压(例如为5V)。第一 NMOS晶体管m的漏极接第五电压V3(例如可以为3. 3V)， 这样第一 NMOS晶体管m的栅极电压和源极电压就被钳制在固定值(V3+Vt)。这样不管字线输入端的电压怎样变化，位线BL的电压被钳制在与差分运放电路(OP) 113正向输入端电压相同的值，字线的电压一直保持为固定值(V3-Vt)。因此本发明的存储器就不会因为字线输入端的电压过高而引起读电流(即流过NMOS晶体管NO的电流)过大。存储单元的一端接地(OV)，例如存储单元为NMOS晶体管N0，其栅极耦接至字线 WL,漏极耦接至位线BL，源极耦接至OV电压。位线输入端110的电压为高电压(例如为5V)。 第一分压器Divl的输入端接第六电压V4(例如可以为3. 3V)(例如可以为3. 3V，即所述第五电压等于第六电压，第五电压、第六电压相等)。第六电压V4经过第一分压器Divl的分压后，输出端电压降低(如果第一分压器的分压系数为a，则输出端的电压为a*V4)；接着经过第三NMOS晶体管N3后电压降低了第三NMOS晶体管N3的开启电压(Vt)(即第三NMOS 晶体管N3的源极输出为a*V4-Vt)；接着再经过第二分压器Div2的分压后，输出端电压再降低(如果第二分压器的分压系数为b，则输出端的电压为b*(a*V4-Vt) = a*b*V3-b*Vt)， 也就是位线电压为固定值(a*b*V3-b*Vt)。这样不管位线输入端的电压怎样变化，位线的电压一直保持为a*b*V3-b*Vt。因此本发明的存储器就不会因为位线输入端的电压过高而引起读电流(即流过NMOS晶体管NO的电流)过大。由于在半导体器件的制造过程中，可能发生MOS晶体管的开启电压(Vt)漂移，如果开启电压漂移的太多，可能会使得字线电压和位线电压同时发生较大的变化，从而对读电流造成较大的变化，因此还有可能造成读电流过大。而在本发明中，可以通过对第一分压器Divl和第二分压器Div2的分压系数(a，b)进行调整，从而使得位线电压不受开启电压漂移的影响。所述第一分压器和第二分压器可以为本领域技术人员熟知的分压器结构，例如在一个优选的实现方式中，所述第一分压器和第二分压器为可调电阻，从而通过对可调电阻的调节可以补偿开启电压的漂移引起的位线电压变化。图5是本发明另一实施例的输入电压转换单元及存储单元的具体电路图。如图 5所示，所述位线钳位电路包括第一分压器Divl、第三NMOS晶体管N3、和差分运放电路 (0P)113。其中，第一分压器Divl的输入端耦接至第六电压V4。第三NMOS晶体管N3的栅极和漏极耦接至所述第一分压器Divl的输出端，衬底和源极耦接至所述差分运放电路113 的正向输入端。所述差分运放电路113的反向输入端耦接至所述位线BL，输出端耦接第三 PMOS晶体管P3的栅极。第三PMOS晶体管P3的源极和衬底耦接至位线输入端110，漏极耦接至位线BL，从而位线BL的电压被钳制在与差分运放电路(OP) 113正向输入端电压相同的值(即 a*V4-Vt)。该位线钳位电路的工作原理和前述的实施例相近，因此不再赘述，不同在于，本实施例中如果开启电压Vt变化较大，则位线电压的可调性较差。图6是本发明再一实施例的输入电压转换单元及存储单元的具体电路图。如图 6所示，优选的，所述位线钳位电路包括第一 PMOS晶体管P1、第二 PMOS晶体管P2和第二 NMOS晶体管N2。其中，第一 PMOS晶体管Pl，源极耦接至第六电压V4，漏极耦接第二NMOS晶体管N2 的漏极，栅极耦接第二 NMOS晶体管N2的栅极；第二 NMOS晶体管N2的栅极耦接至位线WL，源极耦接至第OV电压；第二 PMOS晶体管P2的源极耦接至位线输入端111，栅极耦接第一 PMOS晶体管Pl的漏极，漏极耦接至位线BL，从而位线电压被钳制在开启电压Vt0例如在进行读操作的时候，存储单元的一端接地(OV)，例如存储单元为NMOS晶体管N0，其栅极耦接至字线WL，漏极耦接至位线BL，源极耦接至OV电压。位线输入端110的电压为高电压(例如为5V)。位线的电压被钳制在Vt(该位线钳位电路的工作原理为本领域技术人员结合本发明的技术方案，可以分析得到的，因此不再赘述)。本实施例中，因为位线电压被钳制在Vt，因此如果开启电压Vt变化，则位线电压不可调。在上述实施例中，各原件的参数，例如MOS晶体管的宽长比，分压器的电路及差分运放电路，为本领域技术人员结合本发明的方案和目的可以得到的，因此不再赘述。本发明通过在存储器中设置与存储单元相连的输入电压转换单元，从而对字线输入电压和位线输入电压进行了钳位，将其降低到低于输入电压的一个固定电压上，该固定电压可以设置为使存储单元正常工作的电压，因此防止了由于字线输入端和位线输入端不稳定，一旦输入非常高的电压而引起的串扰和功耗较大的问题。另外在本发明的一个优选的实施方案中还将钳位电路进行了改进，使位线电压可以进行调整，从而使输入电压转换单元可以不受制造工艺的影响，可以将位线电压钳制在一固定值。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同。
权利要求
1.一种具有输入电压转换单元的存储器，包括存储单元、字线、位线、字线输入端和位线输入端，其中所述存储单元呈阵列排列，同一行存储单元连接至一根字线，同一列存储单元连接至一根位线，字线输入端输入第一电压， 位线输入端输入第二电压；其特征在于，还包括字线钳位电路和位线钳位电路；字线钳位电路将所述第一电压钳制到第三电压，将所述第三电压输出给字线，所述第二电压小于第一电压；位线钳位电路将所述第二电压钳制到第四电压，将所述第四电压输出给位线，所述第四电压小于第二电压。
2.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，所述字线钳位电路为第一NMOS晶体管的栅极和源极耦接至字线，第一NMOS晶体管的的漏极和衬底耦接至第五电压。
3.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，所述位线钳位电路包括第一分压器、第二分压器、第三NMOS晶体管和差分运放电路；其中，第一分压器的输入端耦接至第六电压；第三NMOS晶体管的栅极和漏极耦接至所述第一分压器的输出端，第三NMOS晶体管的衬底和源极耦接至第二分压器的输入端；第二分压器的输出端耦接至所述差分运放电路的正向输入端； 所述差分运放电路的反向输入端耦接至所述位线，所述差分运放电路的输出端耦接第三PMOS晶体管的栅极；第三PMOS晶体管的源极和衬底耦接至位线输入端，第三PMOS晶体管的漏极耦接至位线。
4.根据权利要求3所述的具有输入电压转换单元的存储器，其特征在于，所述第一分压器和第二分压器为可调电阻。
5.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，所述位线钳位电路包括第一分压器、第三NMOS晶体管和差分运放电路；其中，第一分压器的输入端耦接至第六电压；第三NMOS晶体管的栅极和漏极耦接至所述第一分压器的输出端，第三NMOS晶体管的衬底和源极耦接至所述差分运放电路的正向输入端；所述差分运放电路的反向输入端耦接至所述位线，所述差分运放电路的输出端耦接第三PMOS晶体管的栅极；第三PMOS晶体管的源极和衬底耦接至位线输入端，第三PMOS晶体管的漏极耦接至位线。
6.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，所述位线钳位电路包括第一 PMOS晶体管、第二 PMOS晶体管和第二 NMOS晶体管；其中，第一 PMOS晶体管，源极耦接至第六电压，漏极耦接第二 NMOS晶体管的漏极，栅极耦接第二 NMOS晶体管的栅极；第二 NMOS晶体管的栅极耦接至位线，第二 NMOS晶体管的源极耦接至低电压； 第二 PMOS晶体管的源极耦接至位线输入端，第二 PMOS晶体管的栅极耦接第一 PMOS晶体管的漏极，第二 PMOS晶体管的漏极耦接至位线。
7.根据权利要求3、5或6所述的具有输入电压转换单元的存储器，其特征在于，所述第五电压等于第六电压。
8.根据权利要求6所述的具有输入电压转换单元的存储器，其特征在于，所述低电压为0V。
9.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，所述存储单元为NMOS晶体管，其栅极耦接至字线，漏极耦接至位线，源极耦接至OV电压。
10.根据权利要求1所述的具有输入电压转换单元的存储器，其特征在于，全部所述位线通过同一位线钳位电路耦接至存储器位线输入端；全部所述字线通过同一字线钳位电路耦接至存储器字线输入端。
全文摘要
本发明提供了一种具有输入电压转换单元的存储器，包括存储单元、字线、位线、字线输入端和位线输入端，其中所述存储单元呈阵列排列，同一行存储单元连接至一根字线，同一列存储单元连接至一根位线，字线输入端输入第一电压，位线输入端输入第二电压；还包括字线钳位电路和位线钳位电路；字线钳位电路将所述第一电压钳制到第三电压，将所述第三电压输出给字线，所述第二电压小于第一电压；位线钳位电路将所述第二电压钳制到第四电压，将所述第四电压输出给位线，所述第四电压小于第二电压，从而减小由于读写电流过大造成的串扰问题和功耗。
文档编号G11C16/06GK102194517SQ20101012588
公开日2011年9月21日 申请日期2010年3月8日 优先权日2010年3月8日
发明者杨光军 申请人:上海宏力半导体制造有限公司