专利名称：用于存储器的字线驱动器的制作方法
技术领域：
本文中所揭示的标的物涉及存取存储器，且更特定来说涉及字线驱动器的操作。
背景技术：
举例来说，存储器装置可用于许多类型的电子装备中，例如计算机、蜂窝电话、 PDA、数据记录器、游戏及导航设备。对较小及/或能力更高的电子装备的不断需求可产生对较小、较高密度存储器装置的需要，此可涉及解决与材料相关联的较低边界及原子或分子级的电子行为的途径的小半导体特征大小。因此，除减小半导体特征大小以外用以增加存储器密度的方法可涉及(举例来说)新配置、新电路布局及/或用以操作存储器组件的新方法。
将参考以下各图描述非限制性及非穷尽性实施例，其中除非另外说明，否则所有各图中相似参考编号指代相似部件。图1到5是根据实施例的字线驱动器的示意性电路图。图6是根据一实施例的字线驱动器及存储器阵列的一部分的示意性电路图。图7是根据一实施例的字线驱动器及存储器阵列的一部分的横截面图。图8是根据一实施例的计算系统及存储器装置的示意图。
具体实施例方式此说明书通篇所提及的“一个实施例”或“一实施例”意指结合一实施例描述的特定特征、结构或特性包括在所请求的标的物的至少一个实施例中。因此，在此说明书通篇的各个地方出现的片语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外， 可将特定特征、结构或特性组合在一个或一个以上实施例中。在一实施例中，驱动存储器阵列中的字线的过程可涉及并入有互补金属氧化物半导体(CM0Q晶体管与一个或一个以上电阻器的特定组合的字线驱动器。举例来说，可使用一个或一个以上N沟道金属氧化物半导体场效(NMOQ晶体管来执行下拉过程，而使用一个或一个以上电阻器来执行上拉过程。此字线驱动器可提供益处，其包括与全CMOS晶体管字线装置(例如，无感电阻器)的面积相比由此字线驱动器占据的存储器装置的面积减小。可在不损失性能的情况下实现面积的此节省。举例来说，针对相变存储器(PCM)或NOR快闪存储器中的行及列解码及/或字线驱动的电路可占据由所述存储器的阵列占据的面积的大约三分之一。所占据面积的此比率可至少部分地取决于存储器的所要性能。本文中所描述的实施例可允许减小分配给行解码及/或字线驱动功能的存储器面积的此比例。当然， 此益处仅为实例，且所请求的标的物不受限于此。在一特定实施例中，一种存储器装置可包含存储器单元阵列的可经由字线寻址的存储器单元，所述字线可对应于所述存储器单元阵列的一行。存储器装置还可包含一系列电路元件，本文中称为上拉下拉(PUPD)串，以选择或取消选择存储器单元阵列的字线。此 PUPD串可包含电连接于所述字线与电流宿之间以选择字线的下拉晶体管及电连接于所述字线与电压源之间以取消选择所述字线的一个或一个以上上拉电阻器。此些上拉电阻器可串联连接到下拉晶体管，如下文进一步详细地描述。在一特定实施方案中，一个或一个以上此些上拉电阻器可包含存储器单元阵列的边缘上或附近的硅扩散部。举例来说，硅扩散部可包含植入于硅衬底中的η型材料。包含硅扩散部的上拉电阻器可位于字线的延伸到存储器单元阵列中的存储器单元的基极的开头上或附近。当然，所请求的标的物不受限于以上实例中所描述的PUPD串的此些细节。在另一特定实施例中，存储器装置可进一步包含用以在两个连续下拉晶体管之间将电流注入到PUPD串中的额外晶体管。此配置可允许以比在没有此经注入电流的情况下执行的速率快的速率来取消选择字线，如下文详细地描述。在一特定实施方案中，反相器可电连接于连续两个下拉晶体管中的一者的基极与所述额外晶体管的基极之间，但所请求的标的物不受限于此。图1是根据一实施例并入有分别用以取消选择及选择存储器单元阵列(未显示) 的字线105的上拉及下拉CMOS晶体管的字线驱动器100的示意性电路图。举例来说，字线驱动器100可包含连接到一个或一个以上并行P沟道金属氧化物半导体场效(PM0Q晶体管110、112及114的电力供应源135节点，P沟道金属氧化物半导体场效晶体管110、112及 114连接到一个或一个以上NMOS晶体管120、122及124，NMOS晶体管120、122及IM连接到接地或其它低电压130。在一个实施方案中，可将行解码选通信号LlX施加到PMOS 110 及NMOS 120两者，可将行解码选通信号L2X施加到PMOS 112及NMOS 114两者，且可将行解码选通信号UX施加到PMOS 114及NMOS IM两者。因此，依据L1X、L2X及L3X的值，可上拉或下拉字线WL以取消选择或选择所述字线。图2是根据一实施例并入有分别用以取消选择及选择存储器单元阵列(未显示) 的字线205的上拉部分及下拉部分的字线驱动器200的示意性电路图。举例来说，字线驱动器200可包含连接到包括与一个或一个以上NMOS晶体管220、222及224串联的上拉电阻器210的PUPD串的电力供应源235节点，NMOS晶体管220、222及2M连接到接地或其它低电压230。在一个实施方案中，可将行解码选通信号LlX施加到NMOS 220，可将行解码选通信号L2X施加到NMOS 214，且可将行解码选通信号L3X施加到NMOS 224。因此，依据 L1X、L2X及L3X的值，可上拉或下拉字线WL以取消选择或选择所述字线。如下文将更详细地描述，上拉电阻器210可使用存储器阵列的边缘上的硅扩散部来实施。当然，字线驱动器的此些细节仅为实例，且所请求的标的物不受限于此。图3是根据一实施例的应用于存储器阵列340的一部分的字线驱动器的示意性电路图。存储器阵列340可包含存储器单元345行及列。如下文阐释，个别列可对应于位线。 可至少部分地基于由PUPD串320建立的字线的电压电平来选择或取消选择对应于存储器单元的字线335的个别行。在一特定实施方案中，个别存储器单元345可包含连接到存储单元360的选择器晶体管350，存储单元360可包含(举例来说)PCM单元、NOR快闪存储器单元或其它类型的存储单元。举例来说，共享相应选择器晶体管350的基极连接的数个存储器单元345可包含字线335。共享相应选择器晶体管350的射极连接的数个存储器单元 345可包含位线375。为针对读取及/写入操作选择特定存储器单元345，可通过下拉字线335上的电压来接通对应于所述特定存储器单元的选择器晶体管350。另一方面，为取消选择特定存储器单元345，可通过上拉字线335上的电压来关断对应于所述特定存储器单元的选择器晶体管350。此下拉或上拉字线上的电压可由PUPD串320执行，PUPD串320可包含如图2中所示的字线驱动器200，但所请求的标的物不受限于此。特定来说，PUPD串320 可包含上拉电阻器310。节点325可连接上拉电阻器310与NMOS晶体管串330。存储器阵列；340的字线335可经由节点325连接到PUPD串320。尽管数种配置是可行的，但在一特定实施例中，可使用NMOS晶体管串330来执行字线选择(下拉)。此NMOS晶体管串330可经选择以分级地选择各种数目的字线。在一个实施方案中，举例来说，可接通接收行解码选通信号LlX的第一 NMOS晶体管以选择字线 335。特定来说，接通NMOS晶体管串330中的此NMOS晶体管可下拉字线335上的电压(例如，到接地)，借此降低选择器晶体管350的相应基极上的电压，从而致使选择对应于字线 335的存储器单元。以类似方式，举例来说，可接通接收行解码选通信号L2X的第二 NMOS 晶体管以选择多个字线的群组，例如32个字线。此外，举例来说，可接通接收行解码选通信号L3X的第三NMOS晶体管以选择额外的多个字线的群组，例如256个字线。当然，群组中的字线的此些数目可变化，且所请求的标的物不受此方面的限制。在另一实施方案中，字线或行解码可涉及使用解码信号的组合来选择字线。举例来说，如果接通一个LlX NMOS晶体管(例如，在32个此类NMOS晶体管当中)、接通一个L2X NMOS晶体管(例如，在8个此类 NMOS晶体管当中)且接通一个L3X NMOS晶体管(例如，在8个此类NMOS晶体管当中)，那么可选择唯一的字线(例如，在2048个此类字线当中)。然而，可同时接通多于一个L1X、 L2X或L3X NMOS晶体管，且在此情况下，可选择多于一个字线。在一特定实施例中，可使用上拉电阻器310来执行字线取消选择(上拉)。关断 NMOS晶体管串330中的NMOS晶体管可上拉字线335上的电压(例如，到供应电压VHX)，借此升高选择器晶体管350的相应基极上的电压，从而致使取消选择对应于字线335的存储器单元。在一个实施方案中，一个上拉电阻器(或一个邻接群组的上拉电阻器)可取消选择一个字线。可至少部分地基于存储器装置的所要性能速度及电力消耗来选择上拉电阻器的电阻值。举例来说，字线驱动器300可包含具有相对高电阻的上拉电阻器以在字线选择期间提供相对低电压，以使得电力消耗相对低。另一方面，字线驱动器300可包括具有相对低电阻的上拉电阻器，以使得本质电阻器-电容器(RC)时间常数在从一个读取/写入操作到后续读取/写入操作的转变期间相对快。下文论述此些字线驱动器操作速度问题。当然， 上文所论述的字线驱动器的细节仅为实例，且所请求的标的物不受限于此。图4是根据一实施例包括额外晶体管的字线驱动器400的示意性电路图。此额外晶体管475可包含用以在两个连续下拉晶体管422与4M之间将电流注入到PUPD串420 中的NMOS晶体管。包括用以注入电流的此额外晶体管可致使以比在没有所述经注入电流的情况下执行的速率快的速率取消选择字线。举例来说，尽管包括额外NMOS晶体管，但仍可执行上拉过程。在读取操作之后，可保持经由下拉晶体管422及420的两级行解码不变达特定时间(例如，几毫微秒)，同时可关断经由下拉晶体管似4的第三级行解码。因此，额外NMOS晶体管可接通以允许字线435的相对快的上拉。可通过将一个NMOS晶体管及反相器(其可由PM0S-NM0S晶体管对实施)添加到第三级行解码来实现添加注入电流以改善字线驱动器的操作速度的能力。因此，因并入此方法以改善操作速度而占据的存储器装置的面积与(举例来说)可涉及多于一个额外晶体管的其它方法相比可相对低。在一个实施方案中，额外晶体管475的基极可接收关于施加到包括于PUPD串420 中的下拉晶体管424的电信号反相的电信号。因此，如果此所施加信号相对高(例如，逻辑高电压)，那么可接通下拉晶体管424以将字线435电连接到接地节点480(或包含电压宿的其它相对低电压节点)。因此，下拉晶体管似4可下拉字线435的电压，而经反相的所施加信号可关断额外晶体管475以将字线435与电力供应电压VHX电隔离。另一方面，如果此所施加信号相对低(例如，逻辑低电压)，那么可关断下拉晶体管424以将字线435与接地节点480电隔离，以使得上拉电阻器410可上拉字线435的电压。同时，经反相的所施加信号可接通额外晶体管475以将字线435电连接到电力供应电压VHX，以便以比在没有到电力供应电压VHX的此电连接的情况下执行的速率快的速率取消选择字线435。当然，字线驱动器的此些细节仅为实例，且所请求的标的物不受限于此。图5是根据另一实施例包括额外晶体管的字线驱动器500的示意性电路图。此额外晶体管575可包含用以在两个连续下拉晶体管522与5M之间将电流注入到PUPD串520 中的NMOS晶体管。包括用以注入电流的此额外晶体管可致使以比在没有所述经注入电流的情况下执行的速率快的速率取消选择字线。举例来说，此额外晶体管的操作可类似于上文针对图4中的字线驱动器400所描述的操作。在一个实施方案中，举例来说，额外晶体管 575的基极可接收包含由存储器控制器(例如，图8中所示的存储器控制器81 提供的全局信号590的电信号。可将此全局信号施加到额外晶体管575的基极以在相对于存储器的一个或一个以上行的读取/写入操作时间协调的情况下选择性地接通/关断额外晶体管 575。举例来说，可在读取操作之后执行上拉过程，如上文所描述。特定来说，可保持经由下拉晶体管522及520的两级行解码不变达特定时间(例如，几毫微秒)，同时可关断经由下拉晶体管5M的第三级行解码。因此，额外NMOS晶体管可经由全局信号590接通以允许字线535的相对快的上拉。可通过将一个NMOS晶体管添加到第三级行解码来实现添加注入电流以改善字线驱动器的操作速度的能力。因此，因并入此方法以改善操作速度而占据的存储器装置的面积与(举例来说)可涉及多于一个额外晶体管及/或反相器的其它方法相比可相对低。当然，字线驱动器的此些细节仅为实例，且所请求的标的物不受限于此。图6是根据一实施例的字线驱动器及存储器阵列的一部分的示意性电路图且图7 是其横截面图。举例来说，PUPD串620可在节点655处连接到存储器单元645行，其可包含存储单元660及选择器晶体管650。PUPD串620可包含在存储器单元阵列640/740的边缘处或附近连接到衬底795上的上拉电阻器610的一系列晶体管630。在一个实施方案中， 存储器单元阵列640的边缘可包含字线635的延伸到选择器晶体管650的基极的开始区。 字线635可经由上拉电阻器610连接到电力供应电压VHX。如图7中所示，存储单元760可位于形成选择器晶体管650/750的一部分的ρ射极扩散部763及η基极扩散部765上。金属线788可包含将上拉电阻器610/710电连接到下拉晶体管650/750的节点655/755。在一个实施方案中，可以制作上拉电阻器610/710的相同过程来制作η基极扩散部765。举例来说，可将η型半导体材料植入及/或沉积于衬底 795上以产生η基极扩散部765，同时在大致相同时间，植入η型半导体材料以产生上拉电阻器610/710。因此，可使用单个掩模来形成包括存储单元660/760及上拉电阻器610/710 的存储器单元阵列的至少一部分。此部分(举例来说)可包含双极结晶体管(BJT)选择器的基极。同时，可将P型半导体材料植入及/或沉积于衬底795上以形成可包含选择器晶体管650/750的集极的ρ衬底。在一个实施方案中，金属线788可电连接到一系列晶体管， 例如图6中所示的晶体管630。包含字线的η基极扩散部765可经由上拉电阻器610/710 电连接到电力供应电压VHX。当然，字线驱动器的此些细节仅为实例，且所请求的标的物不受限于此。图8是根据一实施例的计算系统及存储器装置的示意图。此计算装置可包含(举例来说)用以执行应用程序及/或其它代码的一个或一个以上处理器。举例来说，存储器装置810可包含图3中所示的存储器阵列340。计算装置804可表示可为可配置以管理存储器装置810的任何装置、器具或机器。存储器装置810可包括存储器控制器815及存储器822。通过举例而非限制的方式，计算装置804可包括一个或一个以上计算装置及/或平台，例如(举例来说)桌上型计算机、膝上型计算机、工作站、服务器装置或类似装置；一个或一个以上个人计算或通信装置或器具，例如(举例来说)个人数字助理、移动通信装置或类似装置；一计算系统及/或相关联服务提供者能力，例如(举例来说)数据库或数据存储服务提供者/系统；及/或其任一组合。应认识到，系统800中所示的各种装置的全部或部分可使用硬件、固件、软件或其任一组合来实施或以其它方式包括硬件、固件、软件或其任一组合。因此，通过举例而非限制的方式，计算装置804可包括经由总线840在操作上耦合到存储器822的至少一个处理单元820及一主机或存储器控制器815。处理单元820表示可配置以执行数据计算程序或过程的至少一部分的一个或一个以上电路。通过举例而非限制的方式，处理单元820可包括一个或一个以上处理器、控制器、微处理器、微控制器、专用集成电路、数字信号处理器、 可编程逻辑装置、现场可编程门阵列及类似物或其任一组合。处理单元820可包括经配置以与存储器控制器815通信的操作系统。此操作系统可(举例来说)产生命令以经由总线 840发送到存储器控制器815。此些命令可包含读取及/或写入命令。响应于写入命令，举例来说，存储器控制器815可提供偏压信号，例如用以将与所述写入命令相关联的信息写入到存储器分区的设定或重设脉冲(举例来说)。在一实施方案中，举例来说，存储器控制器815可操作存储器装置810，其中处理单元820可代管一个或一个以上应用程序及/或起始给存储器控制器的写入命令以提供对存储器装置810中的存储器单元的存取。在一个实施例中，系统可包含用以操作存储器装置的存储器控制器，其中所述存储器装置可包含存储器单元阵列的可经由字线寻址的存储器单元、用以响应于通过对命令进行解码所产生的电子信号而选择或取消选择所述字线的PUPD串。此PUPD可包括电连接于所述字线与电压源之间以取消选择所述字线的上拉电阻器及/或串联连接到所述PUPD 串中的所述上拉电阻器且电连接于所述字线与电流宿之间以选择所述字线的下拉晶体管。 此系统可进一步包含用以代管一个或一个以上应用程序且用以起始给所述存储器控制器的命令以提供对所述存储器单元阵列中的存储器单元的存取的处理器。存储器822表示任何数据存储机构。存储器822可包括(举例来说)主要存储器拟4及/或辅助存储器826。主要存储器拟4可包括(举例来说)随机存取存储器、只读存储器等。虽然在此实例中图解说明为与处理单元820分离，但应理解，主要存储器824的整体或部分可提供于处理单元820内或以其它方式与处理单元820位于同一地点/耦合。辅助存储器拟6可包括(举例来说)与主要存储器相同或类似类型的存储器及/或一个或一个以上数据存储装置或系统，例如(举例来说)磁盘驱动器、光盘驱动器、磁带驱动器、固态存储器驱动器等。在某些实施方案中，辅助存储器拟6可在操作上接纳计算机可读媒体拟8或可以其它方式配置以耦合到计算机可读媒体828。计算机可读媒体拟8可包括(举例来说)可携载用于系统800中的装置中的一者或一者以上的数据、代码及/或指令及/或使得所述数据、代码及/或指令可存取的任何媒体。计算装置804可包括(举例来说)输入/输出832。输入/输出832表示可为可配置以接受或以其它方式引入人类及/或机器输入的一个或一个以上装置或特征，及/或可为可配置以递送或以其它方式提供人类及/或机器输出的一个或一个以上装置或特征。 通过举例而非限制的方式，输入/输出装置832可包括在操作上经配置的显示器、扬声器、 键盘、鼠标、轨迹球、触摸屏、数据端口等。尽管已图解说明及描述了目前被视为实例性实施例的实施例，但所属领域的技术人员将理解可在不背离所请求的标的物的情况下做出各种其它修改且可替代等效物。另外，可在不背离本文中所描述的中心概念的情况下做出许多修改以使特定情形适应所请求的标的物的教示。因此，打算所请求的标的物不限于所揭示的特定实施例，而是此所请求的标的物还可包括归属于所附权利要求书及其等效物的范围内的所有实施例。
权利要求
1.一种存储器装置，其包含存储器单元阵列的存储器单元，其可经由字线寻址； 上拉下拉(PUPD)串，其用以选择或取消选择所述字线，所述PUPD串包含 下拉晶体管，其电连接于所述字线与电流宿之间以选择所述字线；及一个或一个以上上拉电阻器，其电连接于所述字线与电压源之间以取消选择所述字线，其中所述一个或一个以上上拉电阻器串联连接到所述下拉晶体管。
2.根据权利要求1所述的存储器装置，其中所述一个或一个以上上拉电阻器包含在所述存储器单元阵列的边缘上或附近的硅扩散部。
3.根据权利要求2所述的存储器装置，其中所述硅扩散部包含植入于硅衬底中的η型材料。
4.根据权利要求1所述的存储器装置，其中所述一个或一个以上上拉电阻器包含在所述字线的延伸到所述存储器单元的基极的开头上或附近的硅扩散部。
5.根据权利要求1所述的存储器装置，其进一步包含额外晶体管，所述额外晶体管用以在所述下拉晶体管中的连续两个下拉晶体管之间将电流注入到所述PUPD串中以便以比在没有所述经注入电流的情况下执行的速率快的速率取消选择所述字线。
6.根据权利要求5所述的存储器装置，其进一步包含电连接于所述连续两个下拉晶体管中的一者的基极与所述额外晶体管的基极之间的反相器。
7.根据权利要求1所述的存储器装置，其中所述下拉晶体管包含NMOS晶体管。
8.一种方法，其包含在衬底上形成字线以寻址存储器单元阵列的存储器单元；及在所述衬底上形成一个或一个以上上拉电阻器，所述一个或一个以上上拉电阻器用以升高电压以取消选择所述字线。
9.根据权利要求8所述的方法，其进一步包含使用同一掩模在大致相同时间形成所述存储器单元阵列与所述一个或一个以上上拉电阻器。
10.根据权利要求8所述的方法，其中使用硅扩散部来形成所述一个或一个以上上拉电阻器。
11.根据权利要求10所述的方法，其中所述硅扩散部包含植入于所述衬底中的η型材料。
12.根据权利要求11所述的方法，其中所述存储器单元阵列的所述边缘包含所述字线的延伸到所述存储器单元的基极的开头。
13.根据权利要求8所述的方法，其进一步包含形成额外晶体管，所述额外晶体管用以在串联连接到所述一个或一个以上上拉电阻器的两个连续下拉晶体管之间注入电流以便以比在没有所述经注入电流的情况下执行的速率快的速率取消选择所述字线。
14.根据权利要求13所述的方法，其进一步包含形成反相器以电连接所述两个连续下拉晶体管中的一者的基极与所述额外晶体管的基极。
15.根据权利要求13所述的方法，其中所述两个连续下拉晶体管包含NMOS晶体管。
16.一种系统，其包含存储器控制器，其用以操作存储器装置，所述存储器装置包含存储器单元阵列的存储器单元，其可经由字线寻址；上拉下拉(PUPD)串，其用以响应于通过对命令进行解码所产生的电子信号而选择或取消选择所述字线，其中所述PUPD包括电连接于所述字线与电压源之间以取消选择所述字线的一个或一个以上上拉电阻器；及处理器，其用以代管一个或一个以上应用程序且用以起始给所述存储器控制器的所述命令以提供对所述存储器阵列中的所述存储器单元的存取。
17.根据权利要求16所述的系统，其进一步包含串联连接到所述PUPD串中的所述一个或一个以上上拉电阻器且电连接于所述字线与电流宿之间以选择所述字线的下拉晶体管。
18.根据权利要求17所述的系统，其中所述下拉晶体管包含NMOS晶体管。
19.根据权利要求16所述的系统，其中所述一个或一个以上上拉电阻器包含在所述存储器单元阵列的边缘上或附近的硅扩散部。
20.根据权利要求17所述的系统，其进一步包含额外晶体管，所述额外晶体管用以在所述下拉晶体管中的连续两个下拉晶体管之间将电流注入到所述PUPD串中以便以比在没有所述经注入电流的情况下执行的速率快的速率取消选择所述字线。
全文摘要
本文中所揭示的标的物涉及存取存储器，且更特定来说涉及所述存储器的字线驱动器。
文档编号G11C16/08GK102243894SQ20111012676
公开日2011年11月16日 申请日期2011年5月12日 优先权日2010年5月13日
发明者埃弗雷姆·博兰里那, 达尼埃莱·维梅尔卡蒂 申请人:美光科技公司