半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
所公开实施例的一个或多个方面涉及半导体存储器件，更具体地，涉及用于高效地控制堆叠结构的半导体存储器芯片的半导体存储器件。
背景技术：
随着对半导体存储器件高集成度和高性能的需求不断增长，堆叠结构的半导体存储器芯片的重要性越来越高。此外，由于这种半导体存储器件的密集式堆叠结构所致，与访问器件相关的有害干扰和热越来越频繁地发生。因此，需要高效率地控制堆叠结构的半导体存储器芯片，以保持半导体存储器芯片高度集成的结构并减少与堆叠的半导体存储器芯片相关的干扰和过多热量。

发明内容
所公开的实施例的一个或多个方面提供半导体存储器件，包括半导体封装，用于高效地控制堆叠结构的半导体存储器芯片。在一个实施例中，一种半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括所述半导体芯片中的相应半导体芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。在另一个实施例中，一种半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括所述半导体芯片中的相应半导体芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。所述接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分输入信号，并且该接口电路还包括输出端，该输出端以差分信号格式将包括所述第一信息的差分输出信号提供给所述多叠贯通衬底通路中的至少一个。在另一个实施例中，一种半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括所述半导体芯片中的相应半导体芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。所述接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分输入信号，并且该接口电路还包括输出端，该输出端将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。所述接口电路被配置为将所述差分输入信号解释为多电平信号，并基于解释出的多电平信号提供输出信号。在另一个实施例中，一种半导体封装包括可连接到地址总线的封装端子，一叠存储器芯片，接口电路和多叠贯通衬底通路。所述接口电路包括地址缓冲器，其连接到所述封装端子以接收外部地址；地址转换电路，其连接为从地址缓冲器接收外部地址，并具有内部地址的输出端；以及监视电路，其被配置为监视对于所述一叠存储器芯片中的至少一个存储位置的访问操作的量，并提供相应的监视结果。每叠贯通衬底通路包括所述一叠存储器芯片中的相应存储器芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路，每叠贯通衬底通路连接为在所述地址转换电路的输出端接收内部地址。所述地址转换电路被配置为响应于至少所述监视电路的监视结果将所述外部地址转换成内部地址。在另一个实施例中，一种半导体封装包括封装端子，一叠半导体芯片，接口电路， 以及多叠贯通衬底通路。接口电路包括地址缓冲器，其连接到封装端子以接收外部地址； 以及地址转换电路，其连接为从地址缓冲器接收外部地址，并具有输出内部地址的输出端。 每叠贯通衬底通路包括存储器芯片中的相应存储器芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路，所述多叠贯通衬底通路中的每一叠连接为在地址转换电路的输出端接收内部地址。接口电路还包括刷新控制器，其与封装端子进行逻辑通信并且被配置为接收外部刷新控制信号，该刷新控制器可操作用于输出一串内部刷新控制信号，所述一串内部刷新控制信号中的每一个可操作用于启动所述一叠存储器芯片中的不同部分的存储器刷新。在另一个实施例中，一种半导体封装包括封装接口，一叠存储器芯片，多叠贯通衬底通路和接口电路。封装接口包括封装端子，所述封装端子包括至少第一对端子。每叠贯通衬底通路包括所述存储器芯片中的相应存储器芯片的多个贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路。所述接口电路包括连接到所述第一对端子以接收提供第一信息的差分信号的输入端，还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供到所述多叠贯通衬底通路中的至少一个；地址缓冲器， 其连接到多个封装端子以接收外部地址；地址转换电路，其被连接为从地址缓冲器接收外部地址，并且具有内部地址的输出端；监视电路，其被配置为监视对于所述一叠存储器芯片中的至少一个存储位置的访问操作的量，并提供相应的监视结果；以及刷新控制器，其与多个封装端子逻辑通信并被配置为接收外部刷新控制信号，所述刷新控制器可操作用于输出一串内部刷新控制信号，所述一串内部刷新控制信号中的每一个可操作用于启动所述一叠存储器芯片的不同部分的存储器刷新。所述地址转换电路被配置为响应于至少所述监视电路的监视结果将所述外部地址转换成内部地址。在另一个实施例中，公开了一种刷新半导体封装中的一叠存储器芯片的方法。所述方法包括接收单个外部刷新命令，并且响应于所述单个外部刷新命令，按照顺序的次序刷新所述一叠存储器芯片中的第一芯片和第二芯片。


从以下结合附图的详细描述，将能更清楚地理解此处讨论的示范性实施例，附图中
图1是示出根据示范性实施例的半导体存储器件的框图；图2A-2C示出了根据示范性实施例的包括在图1的半导体存储器件中的接口控制电路的结构；图3是根据示范性实施例的在图1的接口控制电路中包括的输入/输出(I/O)接口单元的框图；图4是示出根据示范性实施例的、根据图3的内部I/O单元和外部I/O单元所采用的第一 I/O类型和第二 I/O类型的组合包括在半导体存储器件中的贯通电极(through electrode)的数量的示例的表；图5是根据示范性实施例的图3的I/O接口单元的详细框图；图6(a)到图6(c)示出了根据示范性实施例的如图2A-2C中所示的堆叠结构的半导体存储器芯片的示例；图7和图8示出了根据示范性实施例的包括主存储器芯片(master memory chip) 的堆叠结构的芯片的示例；图9示出了根据另一示范性实施例的包括在图1的半导体存储器件中的接口控制电路的结构；图10(a)到图10(c)示出了根据示范性实施例的如图9中所示的堆叠结构的半导体存储器芯片的示例；图11示出了根据一个实施例的、如图9中所示的半导体存储器件包括多个接口芯片的情况；图12和图13示出了根据示范性实施例的图9的接口芯片的各种形状；图14示出了根据示范性实施例的、图1的接口控制电路包括在缓冲器芯片BC中的情况；图15是根据示范性实施例的、包括在图1的接口控制电路中的地址加扰器 (address scrambler)的框图；图16示出了根据示范性实施例的、包括图15的地址加扰器的半导体存储器件；图17(a)和图17(b)示出了根据示范性实施例的、图15的地址加扰器可以采用的力口扰(scrambling)方法；图18示出了根据另一示范性实施例的、地址加扰器可以采用的加扰方法；图19和图20是示出根据示范性实施例的、生成将被发送到图15的地址加扰器的控制信号的方法的框图；图21是根据示范性实施例的、包括图15的地址加扰器的接口控制电路的框图；图22A和图22B示出了根据示范性实施例的、可以包括在图19中示出的接收地址中的芯片地址的示例；图23和图M示出了根据示范性实施例的、包括图15的地址加扰器的半导体存储器件；图25 (a)和图25 (b)示出了根据示范性实施例的、图1的半导体存储器件的示例， 其中每个半导体存储器芯片包括多个存储体(bank)；图沈是根据另一示范性实施例的、包括在图25(a)和图25(b)的半导体存储器件中的地址加扰器的框图27(a)和图27(b)示出了根据另一示范性实施例的、图沈的地址加扰器可以采用的加扰方法；图观是根据另一示范性实施例的、包括图沈的地址解扰器的接口控制电路的框图；图四(a)和图四(b)示出了根据示范性实施例的、图15的地址加扰器的操作；图30是根据示范性实施例的、分别包括在多个接口控制电路中的地址加扰器的框图；图31是根据示范性实施例的、包括在图1的接口控制电路中的刷新控制器的框图；图32是示出根据示范性实施例的、图31的刷新控制器的操作的时序图；图33示出了根据示范性实施例的、包括图31的刷新控制器的半导体存储器件；图34到图37是示出根据示范性实施例的、图33的刷新控制器的操作的时序图；图38示出了根据另一示范性实施例的、包括图31的刷新控制器的半导体存储器件；图39是示出根据另一示范性实施例的、图38的刷新控制器的操作的时序图；图40是根据特定示范性实施例的、分别包括在多个接口控制电路中的如图31所示的刷新控制器的框图；图41(a)到图41(c)是示出根据示范性实施例的、图1的接口控制电路包括I/O 接口单元、地址加扰器和刷新控制器当中的至少两个器件的情况的框图；图42是更具体地示出根据示范性实施例的图41 (c)的情况的框图；图43(a)到图43(d)示出了根据示范性实施例的如图1中所示的半导体存储器芯片的各种示例；图44是根据示范性实施例的、包括多个图1的半导体存储器件的半导体存储模块的示意框图；图45 (a)到图46 (b)示出了根据示范性实施例的图44的半导体存储模块的示例； 以及图47到图52示出了根据示范性实施例的半导体存储系统的各种示例。
具体实施例方式在下文中，将参照附图详细描述示范性实施例。附图中相同的参考数字自始至终指代相同的元素。然而，所公开的实施例可以以许多不同的形式实现，并且不应理解为仅仅局限于此处阐述的实施例。将理解到，当元件或层被称为在另一元件或层“上”，或者“连接到”、“耦合到”或 “邻近”另一元件或层时，其可以直接在所述另一元件或层“上”，或者直接连接到、耦合到或邻近所述另一元件或层，或者，也可以存在居间的元件或层。相反，当元件被称为“直接”在另一元件或层“上”，或者“直接连接到”、“直接耦合到”、“直接邻近”另一元件或层等等时， 不存在居间的元件或层。相同的参考数字自始至终指代相同的元素。此处使用的词语“和 /或”包括相关的所列项目中的任何一个或其中的一个或多个的全部组合。将理解到，尽管此处可能使用词语“第一”、“第二”、“第三”等来描述不同的元件、
11组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、组件、区域、层或部分也可以被称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的教导。此处可能使用诸如“在· · ·之下”、“在· · ·下方”、“下”、“在· · ·之上”、“上”等等
的空间上相对的词语，以便容易描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间上相对的词汇意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”的元件将会位于所述其他元件或特征的“上方”。因而，词语“在...下方”能够包含上方和下方两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此处使用的术语仅仅是为了描述特定实施例，并非意图限定本发明构思。此处使用的单数形式“一”、“该”意图也包括复数形式，除非上下文明确给出相反指示。将进一步理解到，当本说明书中使用术语“包括”和/或“包含”时，其表明存在所述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其他特征、整体、步骤、操作、 元件、组件和/或它们的组合。此处参照截面图或透视图对实施例进行描述，所述截面图或透视图是理想化的实施例(及中间结构)的示意图。因此，可能发生由于例如制造工艺和/或允许误差所致与图示的形状有所偏差。因而，实施例不应被理解为局限于此处图示的具体形状，而是应包括例如由于制造所致的形状上的偏差。例如，被图示为具有尖锐边缘的边缘或边角区域可以具有稍微圆滑或弯曲的特征。同样地，被图示为圆形或球形的元件也可以是椭圆形状，或者可以具有特定的平直或平面的部分。因而，附图中图示的区域本质上是示意性的，区域的形状并非意图示出器件的区域或元件的实际形状，并且并非意图限制所公开的实施例的范围。除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属技术领域内的普通技术人员所通常理解的含义相同。还将理解，诸如通常使用的词典中定义的那些术语应该被解释为所具有的含义与它们在相关领域的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。图1是根据示范性实施例的半导体存储器件MD的框图。参照图1，半导体存储器件MD包括堆叠结构的半导体存储器芯片MC。每个半导体存储器芯片MC可以是易失性或非易失性存储器芯片。同样地，半导体存储器件MD可以是包括多个堆叠的芯片的半导体封装(semiconductor package) 0半导体封装还可以包括在其上布置堆叠的芯片的封装衬底 (package substrate)(未示出)。此外，半导体存储器件MD可以包括覆盖堆叠的芯片的密封物(encapsulant)(未示出)。该密封物可以由例如树脂或其他绝缘材料形成，用于保护封装衬底和存储器芯片的组件免受外界环境侵害。在一个实施例中，每一个半导体存储器芯片MC包括用于存储数据DTA的存储区域 ARY。尽管图1示出了每一个半导体存储器芯片MC的存储区域ARY被分成两部分，但是本公开内容不局限于此。每一个半导体存储器芯片MC可以包括不分割的存储区域或被分成多于两部分的存储区域。
在图1中，接口控制电路ICC控制在例如存储控制器MCT的外部电路与半导体存储器芯片MC之间信号SIG的交换。具体来说，接口控制电路ICC控制将信号SIG经由内部输入/输出(I/O)单元IIO发送到半导体存储器芯片MC或从半导体存储器芯片MC输出， 并且控制将信号SIG经由外部I/O单元EIO发送到外部或从外部输出。为了方便解释，图1使用箭头示出了内部I/O单元IIO和外部I/O单元ΕΙ0，但是内部I/O单元IIO可以是诸如贯通电极的导电材料，而外部I/O单元EIO可以包括诸如数据总线的电路。具体来说，贯通电极可以是贯通衬底通路(through substrate via)(例如， 穿过一个或多个芯片或芯片的部分，如芯片衬底，的导电材料)。在芯片是硅芯片的实施例中，贯通衬底通路可以是贯通硅通路(through silicon via) 0这里使用的术语“贯通衬底通路”可以指穿过单个芯片的单个通路，或者可以指相互连接并且穿过一叠芯片的一组通路(即，垂直对齐的一叠贯通衬底通路)。类似地，术语“贯通电极”可以指穿过单个芯片的电极，或者穿过一叠芯片的一叠垂直对齐的电极。在有些情况下，各个贯通衬底通路完全穿过一叠芯片中的每个相应的芯片。然而， 其他情况中，穿过一个或多个相应芯片的一个或多个贯通衬底通路仅仅部分地穿过芯片， 然后连接到芯片内的电路。所述电路电连接到贯通衬底通路，并且可以电连接到焊盘(pad) 或其他导电元件，而所述焊盘或导电元件连接到紧邻的下一个芯片的贯通衬底通路。并且， 特定贯穿衬底通路可以穿过特定芯片而不电连接到芯片内的电路。在一个实施例中，堆叠的芯片垂直对齐，并且每个芯片具有相同的平面尺寸。这样，芯片的外缘也可以对齐。此外，芯片可以具有相同的厚度，并且可以是相同的芯片。然而，所述一叠芯片无需所包括的所有芯片均具有相同尺寸，该叠芯片中的一些芯片可以具有小于其他芯片的尺寸，或者可以相较于其他芯片横向移位，从而使芯片的外缘不对齐。外部I/O单元EIO可以是连接到外部存储控制器MCT的系统数据总线。经由内部 I/O单元IIO或外部I/O单元EIO传送的信号SIG可以是包括地址ADDR的地址信号、包括数据DTA的数据信号和/或包括用于操作半导体存储器件MD的命令CMD的命令信号。在一个实施例中，在半导体存储器件MD中包括接口控制电路ICC，该接口控制电路ICC用作堆叠结构的半导体存储器芯片MC、内部I/O单元IIO以及外部I/O单元EIO之间的接口，并且可以采用各种形式，这将在下面进行描述。图2A-2C示出了根据示范性实施例的包括在图1的半导体存储器件MD中的接口控制电路ICC的结构。参照图2A，在半导体存储器件MD的一个实施例中，接口控制电路ICC 包括在半导体存储器芯片之一中。半导体存储器芯片当中包括接口控制电路ICC的半导体存储器芯片可以被称为主存储器芯片MAS。也就是说，图2A的半导体存储器件MD的半导体存储器芯片MC由主存储器芯片MAS和多个从存储器芯片SLA组成，其中主存储器芯片MAS 包括接口控制电路ICC和存储区域(未示出)，该接口控制电路ICC包括一个或多个缓冲器，并且从存储器芯片SLA不包括接口控制电路ICC但包括存储区域(未示出)。然而，接口控制电路ICC可以是称为接口控制芯片的一部分，该接口控制芯片或者包括存储区域， 或者不包括任何存储区域，并且接口控制芯片还可以包括附加的逻辑部分或者可以不包括逻辑部分。接口控制芯片可以经缓冲器、逻辑电路或其他处理电路传送特定外部信号，从而使特定外部信号与所述一叠半导体存储器芯片的内部电路分离，但也可以将特定外部信号直接传送到内部芯片(例如，特定电源信号(power signal))，不将那些信号与内部芯片分离。如上所述，内部I/O单元IIO可以是标记有“TSV”的贯通电极(例如，贯通衬底通路，或更具体地说，贯通硅通路)，用于将接口控制电路ICC电连接到从存储器芯片SLA。 可以将内部I/O单元IIO的贯通电极TSV布置为分别用于接收地址ADDR、数据DTA或命令 CMD。在一个实施例中，由于接口控制电路ICC包括在主存储器芯片MAS中，因此将接口控制电路ICC连接到主存储器芯片MAS的内部I/O单元IIO可以由内部电线(未示出)形成。 参照图2A，如还将在其他附图中示出的，为了方便解释，半导体存储器芯片被图示为相互分离地布置，以便示出用于将半导体存储器芯片相互电连接的贯通电极TSV。然而实际上，在半导体存储器件MD中，半导体存储器芯片可以以这样的方式布置相邻的半导体存储器芯片通过中间层相互连接。例如，参照图2B和图2C，一叠半导体存储器芯片中的每个半导体存储器芯片可以包括衬底(SUB)，并且一叠中的每个半导体存储器芯片与该叠中的下一个半导体芯片可以被中间层(IL)隔离。中间层可以包括例如用于将存储器芯片与一叠中的下一个相邻的存储器芯片电隔离的绝缘层(IL)、粘合材料(adhesive material)或其他材料。半导体存储器件MD可以包括贯通电极TSV，每个贯通电极TSV被布置成一叠贯通衬底通路，该叠贯通衬底通路中的每个贯通衬底通路穿过相应的芯片。例如，如图2B和图2C中所示，个体(individual)贯通衬底通路iTSV各自穿过该叠中的相应的芯片(即， iTSVl穿过SUBl，iTSV2穿过SUB2等等)。个体贯通衬底通路可以垂直地对齐以形成相互电连接的一叠贯通衬底通路。例如，在图2B中描绘的实施例中，每个个体贯通衬底通路 (iTSVl、iTSV2、iTSV3)都连接到相应的导电焊盘(PAD1、PAD2、PAD3)，导电焊盘连接到导电球(conductive ball)或导电凸起(conductive bump) (BMP)，该导电球或导电凸起连接到下一个相邻半导体芯片的个体贯通衬底通路。每个焊盘PAD可以布置在芯片的有源表面 (active surface)，并且可以连接到芯片中的电路。在图2C描绘的实施例中，每个芯片包括贯通衬底通路，该贯通衬底通路电连接到下一个相邻芯片的贯通衬底通路以形成一叠贯通衬底通路，所述一叠贯通衬底通路包括穿过该叠芯片的单个连续的贯通衬底通路。因而， 该单个贯通衬底通路穿过可以布置在该叠芯片中相邻芯片的衬底之间的任何中间层(例如，绝缘层、粘合层等等)。在图2C示出的实施例中，每个芯片可以包括围绕且电连接到单个贯通衬底通路、并且布置在该芯片的有源表面的焊盘。该焊盘可以连接到芯片上的电路。 然而，实施例不局限于图2B和图2C中描绘的实施例，也可以采用包括各自包括相应贯通通路的堆叠的芯片的其他实施例。尽管在图2A-2C中未示出，但是当半导体存储器芯片相互分离地布置时，可以用插入机构(interposer)(未示出)对它们进行支撑。在图2A-2C中，如果在具有高度集成的半导体存储器芯片的半导体存储器件MD中内部I/O单元IIO包括贯通电极TSV，则为了进行高带宽传输，可能需要非常大量的贯通电极TSV。在这种情况下，芯片大小可能不期望地增加。为了进行高带宽传输，根据一个实施例的半导体存储器件MD可以提供针对堆叠结构的半导体存储器芯片优化的接口。为此，在半导体存储器件MD中，内部I/O单元IIO 所采用的I/O类型和外部I/O单元EIO所采用的I/O类型可以以各种方式组合，这将在下面进行描述。
图3是根据示范性实施例的、包括在图1的接口控制电路ICC中的I/O接口单元 IU的框图。参照图3，接口控制电路ICC包括I/O接口单元IU，该I/O接口单元IU在用于按照第一 I/O类型接收/发送信号的内部I/O单元IIO与用于按照第二 I/O类型接收/发送信号的外部I/O单元EIO之间提供接口。I/O接口单元IU可以基于在图4的表中介绍的 Iio的第一 I/O类型和EIO的第二 I/O类型的组合执行接口。图4是示出根据内部I/O单元IIO和外部I/O单元EIO所采用的第一 I/O类型和第二 I/O类型的组合的、包括在半导体存储器件MD中的贯通电极的数量的例子的表。参照图3和图4，在第一 I/O类型中，根据半导体存储器件MD所要求的带宽，确定将包括在内部I/O单元IIO中的贯通电极的数量。根据本发明构思的实施例的外部I/O单元EIO可以按照包括差分I/O类型在内的各种I/O类型之一来接收/发送信号。在一个实施例中，假定外部I/O单元EIO按照差分I/O类型操作，更具体地，按照32对(X32)差分I/ 0类型操作，从而使半导体存储器件MD可以获得高数据传输速率。如果半导体存储器件MD 的外部I/O单元EIO按照单端IAKsingle ended I/O)类型发送和接收信号，则根据以下条件之一确定所需贯通电极的数量。如果第二 I/O类型是单端I/O类型，则在一个实施例中，管脚(未示出)的数量应当是第二 I/O类型为差分I/O类型时的两倍，以便半导体存储器件MD可以经由外部I/O单元EIO接收信号。第一 I/O类型可以是在图4的表中介绍的各种I/O类型之一。例如，第一 I/O类型可以是单端I/O类型，信号以单端I/O类型经由内部I/O单元IIO发送。在这种情况下， 假定半导体存储器件MD要求用于200MHz内核周期时间(core cycle time)的160GB/s的带宽。该假设也适用于其他实施例。如果第一 I/O类型是单端I/O类型并且第二 I/O类型是差分I/O类型，则半导体存储器件MD需要以200Mbps数据(传输)速率工作的6400个贯通电极(情况1)。也就是说，如果第一 I/O类型是单端I/O类型，则所需贯通电极数量与每个贯通电极的数据速率的积应当满足半导体存储器件MD要求的带宽。在这种情况下，即使带宽相同，所需贯通电极的数量也会根据贯通电极的数据速率而变化。例如，当半导体存储器件MD的贯通电极的数据速率加倍时，例如为400Mbps，为了具有160GB/S的带宽，半导体存储器件MD需要3200个贯通电极(情况2、。可以通过改变经由每一个贯通电极发送/接收的数据(信号)的突发长度来调整每一个贯通电极的数据速率。换句话说，情况1与情况2的比较显示，当数据的突发长度加倍时，贯通电极的数据速率也会加倍。因此，如果数据的突发长度被设置为‘4’，则在相同条件下，半导体存储器件MD需要以800Mbps数据速率工作的1600个贯通电极(情况3)。因此，如果第一 I/O类型是单端I/O类型并且第二 I/O类型是差分I/O类型，则图 3的I/O接口单元IU可以具有如图5所示的结构。参照图5，I/O接口单元IU可以包括解串行器(deserializer) DSER和驱动器 TSVD，其中解串行器DSER按照差分I/O类型经由外部I/O单元EIO接收由X比特(X表示等于或大于‘2’的整数)组成的外部信号SIG1，并将该外部信号SIGl转换成并行信号SIG2， 而驱动器TSVD将经由解串行器DSER接收的并行信号SIG2传递到贯通电极。如上所述，如果按照差分I/O类型从外部I/O单元EIO接收的信号SIGl是32比特信号，也就是说，如果X是‘32’，则并行信号SIG2是XXBL(突发长度)比特信号。I/O接口单元IU还可以包括接收器TSVR和串行器SER，其中接收器TSVR按照单端I/O类型经由内部I/O单元IIO接收内部信号SIG3，而串行器SER将从接收器TSVR接收的内部信号SIG3转换成串行信号SIG4并经由外部I/O单元EIO发送该串行信号SIG4。再次参照图4，将描述第一 I/O类型是多电平I/OOmilti-level I/O)类型的情况。 多电平信号是表示三个或更多个比特状态并照此进行解释的信号(例如，一种多电平信号表示4个状态00、01、10和11，所述4个状态通过4个不同的电压电平来表示)，而单电平信号仅仅表示2个比特状态(即1或0)。当按照多电平I/O类型，具体来说，按照4电平方法，经由内部I/O单元IIO发送和接收信号时，半导体存储器件MD需要以400Mbps数据速率工作的3200个贯通电极(情况4)。也就是说，如果第一 I/O类型是多电平I/O类型，则所需贯通电极数量与每个贯通电极的数据速率的积应当满足半导体存储器件MD要求的带觅ο然而，如果在多电平I/O类型中数据的突发长度被设置为‘2’，则在相同条件下， 半导体存储器件MD需要以800Mbps数据速率工作的1600个贯通电极(情况5)。如果数据的突发长度被设置为‘4’，则在相同条件下，半导体存储器件MD也需要以800Mbps数据速率工作的1600个贯通电极(情况6)。最后，当按照差分I/O类型驱动内部I/O单元IIO时，半导体存储器件MD需要以 200Mbps数据速率工作的1观00个贯通电极(情况7)。也就是说，如果第一 I/O类型是差分I/O类型，则所需贯通电极数量的两倍与每个贯通电极的数据速率的积应当满足半导体存储器件MD要求的带宽。然而，如果在按照差分I/O类型驱动内部I/O单元IIO时数据的突发长度被设置为‘2，，则半导体存储器件MD需要以400Mbps数据速率工作的6400个贯通电极(情况8)。 类似地，如果数据的突发长度被设置为‘4’，则在相同条件下，半导体存储器件MD需要以 800Mbps数据速率工作的3200个贯通电极(情况9)。上面已经分别描述了根据各种实施例半导体存储器件的内部I/O单元和外部I/O 单元所采用的I/O类型的各种组合。如上所述，半导体存储器件可以基于所需贯通电极的数量，分别确定内部I/O单元和外部I/O单元将采用的I/O类型。半导体存储器件也可以基于每个贯通电极的数据速率，确定内部I/O单元和外部I/O单元将采用的I/O类型。然而，本发明构思不局限于上述描述。此外，在一个实施例中，接口控制电路可以被配置成仅仅使特定信号类型，如数据信号，在不同I/O类型之间转换(例如，从差分转换成单端)，而其他信号类型，如地址或控制信号或者电源连接(power connection)，则不在不同I/O类型之间转换。也就是说，在一个实施例中，接口控制电路ICC仅仅对数据信号进行不同I/O 类型之间的转换。半导体存储器件的V0接口单元IU可以针对各种I/O协议进行接口，以便提供针对以高带宽工作的堆叠结构的半导体存储器芯片而优化的接口。再次参照图2A，对半导体存储器件MD的从存储器芯片SLA的数量不作限制。例如，如图6 (a)所示，半导体存储器件MD可以包括三个从存储器芯片SLAl到SLA3，其中经由包括在一个主存储器芯片MAS中的接口控制电路ICC控制信号的发送和接收。可替换地， 半导体存储器件MD可以包括如图6(b)所示的七个从存储器芯片SLAl到SLA7，或者如图6(c)所示的十五个从存储器芯片SLAl到SLA15。包括在主存储器芯片MAS中的接口控制电路ICC可以经由连接到从存储器芯片 SLA的图2A的贯通电极TSV与相应的从存储器芯片SLA交换信号。每一个贯通电极TSV可以穿过所有从芯片，或在一些实施例中，贯通电极中的一些穿过所有从芯片，一些仅仅穿过从芯片的子集；或者没有任何一个贯通电极穿过所有从芯片，所有贯通电极均仅仅穿过从芯片的子集。图6(a)到图6(c)示出了半导体存储器件包括一个主存储器芯片的情况，但本发明构思不局限于此。在其他实施例中，图2A的半导体存储器件MD可以包括多个主存储器芯片。图7和图8示出了半导体存储器件MD包括多个主存储器芯片的情况。参照图7，半导体存储器件MD可以包括两个主存储器芯片，例如第一主存储器芯片MASl和第二主存储器芯片MAS2。第一主存储器芯片MASl可以包括第一接口控制电路 ICCl，其控制向第一主存储器芯片MASl和第一到第三从存储器芯片SLAl、SLA2和SLA3的数据输入以及从第一主存储器芯片MASl和第一到第三从存储器芯片SLA1、SLA2和SLA3的数据输出。类似地，第二主存储器芯片MAS2可以包括第二接口控制电路ICC2，其控制向第二主存储器芯片MAS2和第四到第六从存储器芯片SLA4、SLA5和SLA6的数据输入以及从第二主存储器芯片MAS2和第四到第六从存储器芯片SLA4、SLA5和SLA6的数据输出。第二主存储器芯片MAS2可以被布置在数据的输入和输出由第一接口控制电路 ICCl控制的从存储器芯片SLAl到SLA3当中距第一主存储器芯片MASl最远的第三从存储器芯片SLA3之上。第二主存储器芯片MAS2可以经由传输贯通电极TRA连接到位于衬底 SUB (例如，封装衬底，在图7中未示出)之上的第一主存储器芯片MAS1，以便经由图1的外部I/O单元EIO与图1的外部电路MCT交换信号。参照图8，不同于图7，半导体存储器件MD可以包括，例如4个主芯片MAS 1到MAS4。 并且，不同于图7，四个从存储器芯片SLAl到SLA4可以分别对应于包括在图8的主存储器芯片MASl到MAS4中的四个接口电路ICCl到ICC4。在半导体存储器件MD中，主芯片MASl 到MAS4可以分别安装在衬底SUB之上并通过线接合(wire bonding) WB电连接。当一个半导体存储器件包括多个主存储器芯片时，可以向主存储器芯片分别分配不同的标识符，以便在某一时间只有被分配了期望标识符的主存储器芯片可以工作，从而避免主存储器芯片同时激活。这种控制可以由图1的存储控制器MCT执行。已经描述了如图1所示的接口控制电路ICC包括在堆叠结构的半导体存储器芯片当中的主存储器芯片中的情况，但本发明构思不局限于此。例如，参照图9，接口控制电路ICC可以包括在与半导体存储器芯片MC的堆叠结构分离的接口芯片IC中。接口芯片IC可以安装在图8的衬底SUB之上，并且可以经由多个贯通电极TSV与半导体存储器芯片MC交换信号。对包括在图9的半导体存储器件MD中的半导体存储器芯片的数量不作限制。例如，半导体存储器件MD可以包括如图10(a)所示的四个半导体存储器芯片MCl到MC4，可以包括如图10(b)所示的八个半导体存储器芯片MCl到MC8，可以包括如图10(c)所示的十六个半导体存储器芯片MCl到MC16，或者可以包括其他数量的半导体存储器芯片。图9示出了半导体存储器芯片MD包括一个接口芯片IC的情况，但是本发明构思不局限于此，半导体存储器芯片MD可以包括多个接口芯片IC。图11示出了包括例如两个
17接口芯片ICl和IC2的半导体存储器件MD。参照图11，第二接口芯片IC2可以设置在半导体存储器芯片MC2之上，半导体存储器芯片MC2中的信号输入和输出由第一接口芯片ICl控制。在这种情况下，第二接口芯片 IC2可以经由传输贯通电极TRA连接到衬底(未示出)之上的第一接口芯片IC1，以便经由外部I/O单元EIO与外部电路交换信号。再次参照图9，图9中示出的接口芯片IC与半导体存储器芯片MC大小相同，但是也可以如图12所示大小小于半导体存储器芯片MC。例如，在一个实施例中，接口芯片IC可以不包括半导体存储器芯片MC中包括的图1的存储区域ARY。然而，虽然接口芯片IC可以小于半导体存储器芯片MC，但是半导体存储器芯片MC仍可以稳定地布置在接口芯片IC上。为此，参照图13，在半导体存储器件MD中，在衬底SUB与最靠近接口芯片IC的第一半导体存储器芯片MCl之间可以存在填充物(filler)FL。填充物FL可以是有机材料，如聚合物(polymer)，并且可以位于与接口芯片IC相同的水平面并与接口芯片IC的侧表面相邻。在一个实施例中，填充物FL围绕接口芯片IC的所有侧面。填充物还可以用作散热器， 并且可以包括例如一个或多个焊球或金属柱以帮助从半导体存储器件MD散热。图14示出了根据示范性实施例的、图1的接口控制电路ICC包括在缓冲器芯片 BC中的情况。参照图14，在根据一个实施例的半导体存储器件MD中，接口控制电路ICC可以包括在缓冲器芯片BC中，该缓冲器芯片BC与半导体存储器芯片MC的堆叠结构分离地布置，并且缓冲经由内部I/O单元IIO或外部I/O单元EIO发送或接收的数据。图14的半导体存储器件MD可以具有如图9到图13之一所示的结构。图2到图14中示出的接口控制电路可以控制分别按照第一 I/O类型和第二 I/O 类型发送或接收信号的内部I/O单元与外部I/O单元之间的接口，但是接口控制电路不局限于以上描述。如将在下面详细描述的，根据一个实施例的半导体存储器件的接口控制电路可以具有这样的结构和功能所述结构和功能用于避免由于对堆叠结构的半导体存储器芯片当中的半导体存储器芯片进行过度访问而导致的半导体存储器芯片性能下降，或者用于避免在堆叠结构的半导体存储器芯片之间出现耦合现象或产生错误。图15是根据一个示范性实施例的、包括在图1的接口控制电路ICC中的地址加扰器AS的框图。如果半导体存储器件MD包括如图1所示的堆叠结构的半导体存储器芯片MC，并且对特定半导体存储器芯片MC或半导体芯片的区域(即，存储体、块或特定字线或字线组) 的访问比其他半导体存储器芯片MC或区域频繁，则可能只有该特定半导体存储器芯片或区域的性能由于过热或过度使用而下降。因而，半导体存储器芯片MC整体或部分的性能下降可能降低半导体存储器件MD的可靠性。为了避免这一问题，根据一个实施例的半导体存储器件MD可以包括地址加扰器AS，其监视指示将要访问的半导体存储器芯片的芯片地址 MCaddr，对该半导体存储器芯片的芯片地址MCaddr加扰(例如，将芯片地址转化成不同的芯片地址)，并在对该半导体存储器芯片的访问比其他半导体存储器芯片频繁时输出另一个半导体存储器芯片的芯片地址MCaddr。地址加扰器AS不局限于改变芯片地址，除了对一叠芯片中的不同芯片的地址(即芯片地址)进行加扰之外，半导体存储器件MD还可以对芯片的部分(如芯片内的各个存储体)的地址进行加扰。在一个实施例中，可以假定堆叠结构的半导体存储器芯片MC具有存储区域，该存储区域具有相同的大小和结构。也就是说，如果改变芯片地址，则可以访问与将要访问的地址相对应的另一个存储器芯片的相同存储区域。图16示出了根据示范性实施例的、包括图15的地址加扰器AS的半导体存储器件 MD。参照图16，图15的地址加扰器AS可以包括如图3所示的包括在主存储器芯片MAS中的接口控制电路ICC。参照图16，为多个半导体存储器芯片分配具有不同的值的芯片地址 MCaddr。例如，主存储器芯片MAS的芯片地址MCaddr可以是‘1，，第一从存储器芯片SLAl 的芯片地址MCaddr可以是‘2，。地址加扰器AS可以响应于控制信号)(C0N对分配给多个半导体存储器芯片的具有不同的值的芯片地址MCaddr进行加扰，并输出改变后的芯片地址MCaddrs’。在一个实施例中，控制器可以跟踪不同芯片中的空闲存储空间，并且，如果控制器确定第一芯片的一个区域(例如，存储体、块或字线)正被过度使用，并且第二芯片的相同区域是可用的(即，没有数据存储于其中)，则控制器能够将芯片地址MCaddr加扰成改变后的芯片地址MCaddrs’， 并且在第一芯片的该区域中的数据可以被写入第二芯片上的相同区域，从而在随后的访问中，访问第二芯片而非第一芯片，这样就降低了第一芯片的被过度使用的区域的使用率。尽管上面的地址改变是按照改变芯片地址来描述的，但是其它地址(比如，不同芯片之间的或同一芯片之内的存储体地址)也可以改变。在另一实施例中，不跟踪空闲存储空间，而是当第一芯片的一区域被确定为过度使用时，即使第二芯片的相同区域有数据存储在其中，也可以将芯片之一的第三区域或第三芯片用作临时存储器(即，缓冲器)，从而使存储在第二芯片中的数据能够存储到缓冲器中，然后第一芯片中的数据可以被移动到第二芯片中，缓冲器中的数据可以移动到第一芯片中，之后，芯片地址MCaddr可以被加扰以输出改变后的芯片地址MCaddrs’，从而在以后访问存储器时两个存储器区域被调换(swap)。尽管在图16及其他附图中未示出，但接口控制电路ICC可以将从地址加扰器AS 接收的芯片地址MCaddr’发送到多个贯通电极TSV当中的芯片选择贯通电极CST。然而，也可以经由其他部件，如主存储器芯片MAS中的内部线路(未示出)，将芯片地址MCaddr’发送到包括接口控制电路ICC的主存储器芯片MAS。图16示出了芯片选择贯通电极CST是多个贯通电极当中的最左边的贯通电极，但本发明构思不局限于此。图16示出了在半导体存储器件MD中仅仅包括一个穿过一叠芯片的芯片选择贯通电极CST，但穿过一叠芯片的芯片选择贯通电极CST的数量不局限于此，而是可以根据芯片地址MCaddr的比特数确定。根据一个示范性实施例的地址加扰器AS可以以各种形式之一对芯片地址加扰， 这将下面参照图17和图18进行描述。图17(a)和图17(b)示出了根据特定实施例的、可由图15的地址加扰器AS采用的加扰方法。参照图17(a)，如果地址加扰器AS不执行加扰，则地址加扰器AS输出的芯片地址MCaddr’与输入到它的芯片地址MCaddr具有相同的值。例如，如果第一存储器芯片的芯片地址MCaddr是‘ 1’，则从地址加扰器AS输出的第一存储器芯片的芯片地址MCaddr ’也是 ‘1，。
参照图17(b)，如用虚线指示的，地址加扰器AS可以响应于控制信号)(C0N对芯片地址MCaddr加扰并输出另一个芯片地址MCaddr ’。例如，地址加扰器AS可以对第四存储器芯片的芯片地址MCaddH ‘4，)加扰并输出第三存储器芯片的芯片地址MCaddr，( ‘3，)， 并且可以对第三存储器芯片的芯片地址MCaddH ‘3’)加扰并输出第四存储器芯片的芯片地址MCaddr’ ( ‘4’)。并且，地址加扰器AS可以对第(n_l)个存储器芯片的芯片地址 MCaddr( ‘η-Γ)加扰并输出第(η)个存储器芯片的芯片地址MCaddr，( ‘η，)，并且可以对第(η)个存储器芯片的芯片地址MCaddH ‘n’ )加扰并输出第(η_1)个存储器芯片的芯片地址 MCaddr，( ‘n_l，)。也就是说，在一个实施例中，地址加扰器AS可以响应于控制信号)(C0N在偶数编号的芯片地址和奇数编号的芯片地址之间进行加扰，但是本发明构思不局限于此。图18示出了根据另一个实施例的、可由图15的地址加扰器AS采用的加扰方法。参照图18，如用虚线指示的，地址加扰器AS可以对第四存储器芯片的芯片地址 MCaddr (‘4，)加扰并输出第二存储器芯片的芯片地址MCaddr，( ‘2，)，并且可以对第二存储器芯片的芯片地址MCaddH ‘2’)加扰并输出第四存储器芯片的芯片地址MCaddr’( ‘4’)。 此外，根据其他实施例的地址加扰器可以根据各种其他方法之一执行加扰。例如，加扰可以不仅仅改变两个输入芯片地址MCaddr，以使它们各自的输出芯片地址MCaddr’相互调换。 而是，可以以不同的方法对三个或更多输入地址加扰，从而产生三个或更多不同的输出地址。在上面描述的实施例中，地址加扰器的加扰根据控制信号)(C0N来执行。在一个实施例中，用于控制地址加扰器AS的控制信号)(C0N可以使用包括在接口控制电路ICC中的计数器CT来生成，如图19或图20中所示。参照图19，当在半导体存储器件MD外部的存储控制器MCT将地址ADDR发送到半导体存储器件MD时，存储控制器MCT可以将计数命令CMD_CU发送到接口控制电路ICC中的计数器CT。也就是说，存储控制器MCT可以监视将要发送的一个或多个芯片地址。当针对特定地址计数命令CMD_CU被输入到计数器CT预定次数或更多次数时，计数器CT可以生成控制信号)(C0N并将其发送到地址加扰器AS。控制信号)(C0N可以指令地址加扰器AS将该地址加扰成不同的地址(例如，其可以执行与另一芯片的地址调换，所述另一芯片诸如其地址具有计数器CT的较低计数的芯片)。或者，参照图20，可以将地址Addr直接输入到包括在接口控制电路ICC中的计数器CT。因而，计数器CT可以监视地址Addr以及其他地址，并且在地址Addr被输入到计数器 CT预定次数或更多次时生成控制信号)(C0N，并将该控制信号)(C0N发送到地址加扰器AS。上面结合图19和图20描述的计数可以按照不同类型的处理来对地址计数。具体来说，在一个实施例中，计数可以基于一般会导致半导体存储器件产生的热量增加的存储器访问进行。例如，ICC可以使计数的数量基于对一叠存储器芯片中存储器芯片的存储位置的访问频率(即，单位时间的计数)。可替换地，ICC可以使计数的数量基于对至少一个存储位置的顺序写入或访问的次数(例如，在对相同位置的写入/访问连续地重复发生的情况下)。也可以使用其他类型的计数。此外，计数可以基于对特定半导体存储器芯片或特定半导体存储器芯片的特定存储体的累计访问来产生。在一个实施例中，控制信号)(C0N可以包括关于扰码方法的信息以及指示是否要
20执行加扰的信息。例如，控制信号)(C0N可以指示可以使用图17(b)中示出的加扰方法还是图18中示出的加扰方法来执行加扰。在一个实施例中，在图19和图20中示出的计数器CT可以包括存储区域STR，例如，反熔丝(anti-fuse)、电熔丝(E-fuse)或非易失性存储器件，并在其中存储不同地址的计数结果，从而根据一个实施例即使在半导体存储器件发生断电时也可以保留计数结果。 并且，在一个实施例中，可以使用现有的用来重新路由对已经损坏的地址的写入/访问的电路来实现上面描述的基于计数和控制信号)(C0N的加扰。再次参照图15，已经描述了地址加扰器AS接收芯片地址。此外，如图21所示，包括地址加扰器AS的接口控制电路ICC还可以包括解码器DE，用于解码经由图1的外部I/O 单元EIO接收的外部地址Addr。参照图21，存储器地址Addr可以包括例如作为外部芯片地址比特(MCaddr)的预定比特(例如，在具有比特[m:0]的地址中，最高有效位比特[m:m_i] 可以包括外部芯片地址比特MCaddr)，以及作为内部地址Addr’的剩余比特[m-i_l:0] (m表示自然数，i表示等于或小于m的自然数)。ICC可以提取外部芯片地址比特[m:m-i]并将那些比特发送到加扰器AS。然后加扰器AS可以按照上面描述的实施例对外部芯片地址比特加扰并输出加扰后的芯片地址MCaddr’。该地址可以被输入到解码器DE以用于选择芯片进行访问。此外，内部地址比特Addr’可以通过ICC而不被加扰。然后解码的芯片地址比特和内部地址比特可以被发送给存储器芯片并用于访问芯片。尽管上面描述了芯片地址， 但是作为替换，也可以使用其他地址，如存储体地址芯片地址，或芯片地址和存储体地址的组合。图22A和图22B示出了根据特定实施例的、可以包括在图19中示出的地址Addr 中的芯片地址MCaddr的示例。参照图22A，堆叠结构的四个半导体存储器芯片MC中每一个的芯片地址MCaddr可以用地址Addr的两个最高有效位比特表示。例如，第一存储器芯片MCl的芯片地址MCaddrl可以是作为地址Addr的两个最高有效位比特Addr [m:m_l]的 ‘00’，并且第二存储器芯片MC2的芯片地址MCaddr2可以是作为地址Addr的两个最高有效位比特地址[m:m-l]的‘01，。类似地，第三存储器芯片MC3的芯片地址MCaddr3可以是作为地址Addr的两个最高有效位比特Addr [m:m-l]的‘ 10’，并且第四存储器芯片MC4的芯片地址MCaddr4可以是作为地址Addr的两个最高有效位比特Addr[m:m-1]的‘11，。参照图22B，堆叠结构的八个半导体存储器芯片MC中每一个的芯片地址MCaddr可以用地址Addr的三个最高有效位比特表示。例如，第一存储器芯片MCl的芯片地址MCaddrl 可以是作为地址Addr的三个最高有效位比特Addr[m:m-2]的‘000’，并且第二存储器芯片MC2的芯片地址MCaddr2可以是作为地址Addr的三个最高有效位比特Addr [m:m_2]的 ‘001，。第三存储器芯片MC3的芯片地址MCaddr3可以是作为地址Addr的三个最高有效位比特Addr[m:m-2]的‘010，，并且第四存储器芯片MC4的芯片地址MCaddr4可以是作为地址Addr的三个最高有效位比特Addr [m:m-2]的‘011’。类似地，第五存储器芯片MC5的芯片地址MCaddr5、第六存储器芯片MC6的芯片地址MCaddr6、第七存储器芯片MC7的芯片地址MCaddr7以及第八存储器芯片MC8的芯片地址MCaddr8可以分别是作为地址Addr的三个最高有效位比特 Addr[m:m-2]的 ‘ 100，、‘ 101，、‘ 110，和 ‘111，。图23和图M示出了根据示范性实施例的、包括图15的地址加扰器AS的半导体存储器件MD。参照图23，地址加扰器AS可以包括如图9所示包括在接口芯片IC中的接口控制电路ICC。参照图对，地址加扰器AS可以包括如图14所示包括在缓冲器芯片BC中的接口控制电路ICC。包括在图23的接口芯片IC中的地址加扰器AS和包括在图M的缓冲器芯片BC 中的地址加扰器AS两者都可以具有与包括在主存储器芯片MAS中的地址加扰器AS相同的结构和功能。然而，如果地址加扰器AS包括在接口芯片IC或缓冲器芯片BC中、而非包括在主存储器芯片MAS中，则可以将所有半导体存储器芯片的芯片地址MCaddr都发送到穿过一叠芯片的芯片选择贯通电极CST。如上所述，根据示范性实施例的半导体存储器件可以通过对半导体存储器芯片的芯片地址进行加扰，来避免由于堆叠结构的半导体存储器芯片当中的半导体存储器芯片被过度访问而导致的在半导体存储器件中发生的错误。此外，半导体存储器件可以通过对存储体的存储体地址进行加扰，来避免堆叠结构的半导体存储器芯片的存储体当中的存储体被过度访问，下面将参照图25或其他附图对此进行描述。图25(a)和图25(b)示出了根据特定示范性实施例的、图1的半导体存储器件MD 的示例，其中每个半导体存储芯片包括多个存储体。参照图25(a)，堆叠结构的半导体存储器芯片MC1、MC2、MC3、...直到MCn中的每一个包括两个存储体。例如，第一存储器芯片MCl 可以包括第一存储体BKl和第二存储体BK2，并且第二存储器芯片MC2可以包括第三存储体BK3和第四存储体BK4，但本发明构思不局限于此。在根据一个实施例的半导体存储器件中，每个半导体存储器芯片可以包括四个或更多存储体，如图25(b)所示。图沈是根据另一示范性实施例的、包括在图25(a)或图25(b)的半导体存储器件 MD中的地址加扰器AS的框图。参照图25和图26，地址加扰器AS可以对芯片地址MCaddr 和/或存储体地址BAaddr执行加扰。换句话说，地址加扰器AS可以如上所述对存储体地址BAaddr执行加扰，以避免由于多个存储体中的存储体被过度访问所导致的存储体性能下降。例如，地址加扰器AS可以在不需要加扰时执行如图27(a)所示的操作，并且可以在需要加扰时如图27(b)所示响应于控制信号)(C0N执行加扰。也就是说，地址加扰器 AS可以对第三存储体的存储体地址BAaddH ‘3’)加扰并输出第二存储体的存储体地址 BAaddr' ( ‘2’)，并且可以对第二存储体的存储体地址BAaddr ( ‘2’)加扰并输出第三存储体的存储体地址BAaddr，( ‘3，)。当根据一个实施例的地址加扰器如图27 (a)所示对芯片地址MCaddr和/或存储体地址BAaddr执行加扰时，芯片地址MCaddr和/或存储体地址BAaddr可以被输入到图沈的地址加扰器AS，如图28所示。根据另一个示范性实施例的地址加扰器可以对第一存储区域A的地址加扰，并输出堆叠结构的半导体存储器芯片的存储区域当中的另一个存储区域B的地址，如图29(a) 或四…)所示。在这种情况下，第一存储区域A和第二存储区域B可以位于不同的半导体存储器芯片(见图四仏))或者可以位于相同的半导体存储器芯片(见图四…))。存储区域可以是字线、字线组、块等等。图30是根据一个实施例的、分别包括在如图7或图10中示出的多个接口控制电路中的示范性地址加扰器的框图。参照图30，地址加扰器ASl和AS2可以分别包括在多个接口控制电路ICCl和ICC2中。参照图30，当从外部将地址Addr输入到第一地址加扰器ASl时，第一地址加扰器ASl可以对其接口由第一接口控制电路ICCl控制的半导体存储器件的地址进行加扰。类似地，当从外部将地址Addr输入到第二地址加扰器AS2时，第二地址加扰器AS2可以对其接口由第二接口控制电路ICC2控制的半导体存储器件的地址进行加扰。如上所述根据特定实施例的地址加扰器可以通过对接收的地址进行加扰，来避免堆叠结构的半导体存储器芯片、存储体或存储区域当中的特定半导体存储器芯片、存储体或存储区域被过度访问。然而，这里描述的地址转换也可以用于不包括一叠芯片或不包括贯通衬底通路的系统中。例如，上面描述的地址转换可以用于这样的半导体器件，该半导体器件包括通过线接合连接的一叠芯片，或者包括布置在板或基底上、但不具有堆叠结构的多个芯片。此外，地址转换可以在单个芯片内、在单个芯片内的不同存储体或不同存储器区域之间进行。尽管如此，对于避免由于过度使用特定芯片或特定存储体或区域而导致整个封装损坏或无法工作而言，转换方法在堆叠芯片封装中特别有用。图31是根据示范性实施例的、包括在图1的接口控制电路ICC中的刷新控制器RC 的框图。在一个实施例中，图1的堆叠结构的半导体存储器芯片MC可以是动态随机存取存储器(DRAM)。在这种情况下，半导体存储器芯片需要周期性地刷新。然而，当同时刷新堆叠结构的半导体存储器芯片MC时可能产生噪声。为了减少噪声，在一个实施例中，接口控制电路ICC包括刷新控制器RC，其响应于刷新命令CMD_Refr在不同的时间刷新堆叠结构的半导体存储器芯片MC。参照图32，如果刷新命令CMD_Refr被输入到图31的刷新控制器RC，则在一个实施例中，刷新控制器RC可以生成由顺序生成的脉冲信号组成的刷新信号Htefr，以及芯片
选择信号CSEL，该芯片选择信号CSEL将半导体存储器芯片MCa、MCb.....或MCc激活刷新
信号XRefr的相应脉冲信号的脉冲持续时间Trefl、Tref2.....或Tref2i+1，即，从相应脉
冲信号的上升沿到随后的脉冲信号的上升沿的时间段。这里，a、b和c表示自然数，它们分别小于或等于堆叠结构的半导体存储器芯片的数量。现在将参照附图更详细地描述根据各种实施例的示范性刷新控制器。参照图33，根据一个实施例的半导体存储器件MD可以包括具有接口控制电路ICC 的一个主存储器芯片MAS以及三个从存储器芯片SLAl到SLA3。如上所述，当刷新命令CMD_ Refr被输入到根据一个实施例的图33中示出的刷新控制器RC时，刷新控制器RC可以生成由顺序生成的脉冲信号组成的刷新信号XRefr，以及将半导体存储器芯片激活刷新信号 XRefr的相应脉冲信号的脉冲持续时间的芯片选择信号CSEL。在这种情况下，刷新信号XRefr被发送到命令贯通电极CMT，该命令贯通电极CMT 穿过一叠芯片并传送命令，并且芯片选择信号CSEL被经由选择器MUX发送到芯片选择贯通电极CST，该芯片选择贯通电极CST穿过一叠芯片并传送芯片地址MCaddr。在如图33所示接口控制电路ICC包括在主存储器芯片MAS中的实施例中，可以经由内部线路(未示出) 传送用于主存储器芯片MAS的芯片选择信号CSEL。在一个实施例中，选择器MUX包括在接口控制电路ICC中。如果执行刷新，则选择器MUX从刷新控制器RC接收芯片选择信号CSEL并将其发送到芯片选择贯通电极CST。经由芯片选择贯通电极CST接收芯片选择信号CSEL的半导体存储器芯片MAS、SLA1、SAL2和 SLA3当中的、与芯片选择信号CSEL相对应的半导体存储器件被激活。如果不执行刷新，则选择器MUX将芯片地址MCaddr发送到芯片选择贯通电极CST。尽管在在图33中未示出，但是接口控制电路ICC还可以包括解码器，如对加扰的芯片地址进行解码的图21的解码器DE。如果刷新命令CMD_Refr被输入到图33的刷新控制器RC，则刷新控制器RC可以输出诸如图34中示出的刷新信号Htefr，该刷新信号Htefr由具有相同脉冲持续时间Tref 的脉冲信号组成，并且脉冲信号的数量等于半导体存储器芯片MAS、SLA1、SAL2和SLA3的数量。然后，根据刷新信号XRefr顺序地生成分别与堆叠结构的四个半导体存储器芯片MAS、 SLAl、SAL2和SLA3相对应的多个芯片选择信号CSEL。每一个芯片选择信号CSEL可以是2比特信号。如果如例如在图22A中所示出的， 四个半导体存储器芯片MAS、SLA1、SLA2和SLA3分别被分配有芯片标识符(芯片地址)，例如‘00，、‘01，、‘10，和‘11，，则与其对应的芯片选择信号CSEL也分别被分配为‘00，、‘01，、 ‘10，和‘11，，如图34所示。在另一个实施例中，如果刷新命令CMD_Refr被输入到图33的刷新控制器RC，则刷新控制器RC可以输出诸如图35中示出的刷新信号XRefr，该刷新信号XRefr由具有相同脉冲持续时间Tref的两个脉冲信号组成，并且两个脉冲信号的数量小于半导体存储器芯片 MAS、SLA1、SAL2和SLA3的数量。在这种情况下，生成与刷新信号XRefr的两个脉冲信号相对应的两个芯片选择信号CSEL。也就是说，刷新控制器RC可以同时刷新两个半导体存储器芯片，然后，可以在前两个之后，同时刷新另外两个半导体存储器芯片。在这种情况下，如果四个半导体存储器芯片MAS、SLA1、SAL2和SLA3被分配有芯片标识符(芯片地址)，例如如图22A所示的‘00，、‘01，、‘10，和‘11，，则与主存储器芯片MAS和第二从存储器芯片SLA2 相对应的芯片选择信号CSEL可以是‘0’，而与第一从存储器芯片SLAl和第三从存储器芯片 SLA3相对应的芯片选择信号CSEL可以是‘1’，如图35所示。参照图34和图35，刷新信号XRefr被图示为由具有相同脉冲持续时间Tref的脉冲信号组成，但其不局限于此。例如，参照图36，特定半导体存储器芯片，例如与芯片选择信号CSEL ‘10’相对应的半导体存储器芯片可以在不同于其他半导体存储器芯片的时间段内被刷新。例如，性能下降得比其他半导体存储器件多的半导体存储器芯片可以比其他半导体存储器件被刷新更长时间。参照示范性的图34和图35，按照堆叠次序分别地或同时地刷新半导体存储器芯片MAS、SLA1、SAL2和SLA3，但本发明构思不局限于此，也可以不管该次序、而是以随机次序刷新半导体存储器芯片MAS、SLAl、SAL2和SLA3，例如如图37中所示。参照图37，如果四个半导体存储器芯片MAS、SLA1、SAL2和SLA3被分配有芯片标识符(芯片地址)，例如如在例如图22A所示的‘00，、‘01，、‘ 10，和‘ 11，，并且芯片选择信号CSEL分别具有值‘00，、‘ 11，、 ‘10’和‘01’，则对半导体存储器芯片MAS、SLA3、SAL2和SLAl按照该顺序进行刷新。图38示出了根据另一示范性实施例的、包括图31的刷新控制器的半导体存储器件MD。在一个实施例中，除了从存储器芯片的数量之外，图38的半导体存储器件MD与图 33的半导体存储器件MD相同。参照图38，半导体存储器件MD包括一个主存储器芯片MAS 和七个从存储器芯片SLAl到SLA7。在该实施例中，除了生成的脉冲信号的数量以及将要根据一个刷新命令刷新的半导体存储器芯片的数量之外，包括刷新控制器RC的接口控制电路ICC的结构和操作与当半导体存储器件MD仅仅包括三个从存储器芯片SLAl到SLA3
24时相同。例如，如图39所示，当刷新命令CMD_Refr被输入到刷新控制器RC时，刷新控制器 RC可以输出刷新信号XRefr，该刷新信号XRefr由具有相同脉冲持续时间Tref的脉冲信号组成，并且脉冲信号的数量等于半导体存储器芯片的数量。并且，根据刷新信号XRefr顺序地生成分别与八个半导体存储器芯片MAS以及SLAl到SLA7相对应的芯片选择信号CSEL。 在这种情况下，分别分配给八个半导体存储器芯片MAS和SLAl到SLA7的芯片标识符(芯片地址)可以是如在示范性的图22B中所示的芯片地址。如在图32-39中描绘的，每个芯片可以接收刷新命令，并且可以相对于其他芯片按照顺序次序经历刷新过程。例如，在芯片按照寻址比特来识别的情况下(结合图34和图 35描述的芯片ID的例子)，特定芯片可以接收刷新命令，并且在其他芯片之前开始和完成刷新过程。刷新的顺序可以是芯片被寻址的次序(即，00，然后01，然后10，然后11)，但是也可以替换为其他次序。并且，某些芯片可以同时被刷新(通过接收刷新命令并在同一时间执行刷新)。此外，根据特定实施例，尽管芯片可以按顺序接收刷新命令并分别执行刷新， 但是在不同芯片中的至少一些芯片中，刷新命令可以在在前的芯片完成其刷新过程之前被接收。因而，即使多个芯片没有在同一时间接收刷新命令或开始刷新，但该多个芯片仍可以在同一时间经历刷新。刷新半导体存储器芯片的顺序可以包括不同的样式(pattern)。例如，如上面解释的，该顺序可以取决于分配给不同芯片的芯片ID。在其它情况下，芯片可以与控制顺序的模式寄存器设置(mode register set, MRS)相关联，从而由寄存器控制芯片被刷新的次序。在另一个实施例中，可以基于半导体存储器芯片内的存储体确定刷新。以上描述了根据一个实施例的在仅仅具有一个主存储器芯片的半导体存储器件中包括在主存储器芯片中的接口控制电路的刷新控制器，但是本发明构思不局限于此。根据一个实施例，刷新控制器也可以包括在接口控制电路ICC中，该接口控制电路ICC包括在接口芯片或缓冲器芯片中。并且，如图25所示，当堆叠结构的半导体存储器芯片中的每一个包括多个存储体时，可以顺序地或以随机次序刷新存储体。在一个实施例中，如果如图40所示包括多个接口控制电路ICCl和ICC2，则刷新控制器可以分别包括在接口控制电路ICCI和和ICC2中。例如，第一接口控制电路ICCl可以包括第一刷新控制器RC1，第二接口控制电路ICC2可以包括第二刷新控制器RC2。第一刷新控制器RCl可以接收刷新命令CMD_Refr，并且生成用于通过第一接口控制电路ICCl接口的半导体存储器芯片的刷新信号XRefrl和芯片选择信号CSELl。类似地，第二刷新控制器 RC2可以接收刷新命令CMD_Refr，并且生成用于通过第二接口控制电路ICC2接口的半导体存储器芯片的刷新信号XRefr2和芯片选择信号CSEL2。如上所述，根据一个实施例的刷新控制器可以顺序地或以随机次序刷新多个半导体存储器芯片，从而避免产生由于所有多个半导体存储器芯片被同时刷新所导致的噪声。0 41(a)到图41(c)是示出根据特定实施例的、比如图1的ICC的接口控制电路包括I/O接口单元IU、地址加扰器AS和刷新控制器RC当中的至少两个器件的情况的框图。 具体地说，图41 (a)示出了图1的接口控制电路ICC包括I/O接口单元IU和地址加扰器AS 的情况。图41(b)示出了图1的接口控制电路ICC包括I/O接口单元IU和刷新控制器RC 的情况。图41 (c)示出了图1的接口控制电路ICC包括全部I/O接口单元IU、地址加扰器 AS和刷新控制器RC的情况。也可以实现其他组合或配置而不会脱离所公开实施例的精神和范围。图42是更具体地示出根据一个示范性实施例的图41(c)的接口控制电路ICC的框图。在图42中，示出了半导体存储器芯片MC和相应的接口控制电路ICC。半导体存储器芯片MC包括与图1的存储区域ARY相对应的内核，例如，DRAM内核、解码地址Addr并激活对应于地址Addr的存储单元的行译码器ROWDEC和列译码器C0LDEC、感测从内核读出的数据的感测器I0SA、以及经其接收或输出数据的I/O驱动器I0DRV。图41(c)的接口控制电路ICC包括I/O接口单元IU、地址加扰器AS和刷新控制器RC。I/O接口单元IU经由数据I/O单元DQ从外部设备接收数据SIG1，并经由数据I/O 单元DQS将数据SIG4发送到外部设备(DQ和DQS都可以是差分信号)。接口控制电路ICC 还包括时钟单元CLK和命令译码器CMDDEC，时钟单元CLK将时钟信号CLK发送到接口控制电路ICC的其他电路，命令译码器CMDDEC解码命令CMD。图43(a)到图43(d)示出了根据特定实施例的例如在图1中示出的半导体存储器芯片MD的各种示例。根据特定实施例的半导体存储器件MD可以包括易失性存储器或非易失性存储器作为半导体存储器芯片。例如，根据一个实施例的半导体存储器件MD可以包括 DRAM作为半导体存储器芯片(图43(a))，可以包括相变随机存取存储器(PRAM)作为半导体存储器芯片(图43(b))，或者可以包括电阻性随机存取存储器(RRAM)作为半导体存储器芯片(图43(c))。此外，根据特定实施例的半导体存储器件MD可以包括不同类型的半导体存储器作为半导体存储器芯片(图43(d))。图44是根据一个实施例的例如如图1所示的包括多个半导体存储器件的半导体存储模块MU的示意框图。参照图44，半导体存储模块MU包括χ个半导体存储器件MD1，...， 直到MDx(χ表示等于或大于‘2’的整数)。当包括在图44的半导体存储模块MU中的χ个半导体存储器件MDl，...，直到MDx中的每一个在其主存储器芯片中包括根据一个实施例的接口控制电路时，该半导体存储模块MU可以具有如示例性的图45(a)或图45(b)中示出的结构。具体来说，如果半导体存储模块MU包括两个半导体存储器件，则该半导体存储模块MU可以具有如图45(a)所示结构。参照图45(a)，半导体存储器件MDl和MD2中的每一个都包括一个主存储器芯片和三个从存储器芯片。具体地说，第一半导体存储器件MDl可以包括三个从存储器芯片SLAl到SLA3，其中经由包括在第一主存储器芯片MASl中的第一接口控制电路ICCl控制信号的发送或接收。类似地，第二半导体存储器件MD2可以包括三个从存储器芯片SLA4到SLA6，其中经由包括在第二主存储器芯片MAS2中的第二接口控制电路ICC2控制信号的发送或接收。如果图44的半导体存储模块MU包括四个半导体存储器件MDl到MD4，则半导体存储模块MU可以具有如图45(b)所示的结构。具体地说，四个半导体存储器件MDl到MD4可以包括分别具有相应的接口控制电路ICCl到ICC4的主存储器芯片MASl到MAS4。然而，本发明构思不局限于图45(a)和图45(b)的实施例，并且本领域普通技术人员可以从对于根据上述实施例的半导体存储器件的描述，导出根据其他各种实施例的半导体存储模块，与45(a)和图45(b)中的半导体存储模块不同，在导出的半导体存储模块中每一个半导体存储器件包括两个或更多主存储器芯片以及少于或多于四个的从存储器芯片。在一个实施例中，如果半导体存储器件(如包括在图44的半导体存储模块MU中的半导体存储器件)中的每一个，在位于与相应的半导体存储器芯片分离的位置处的接口芯片中包括接口控制电路，则半导体存储模块MU可以具有如图46(a)或46(b)所示的结构。具体来说，当半导体存储模块MU中包括两个半导体存储器件时，半导体存储模块MU可以具有如图46(a)所示的结构，并且当半导体存储模块MU包括四个半导体存储器件时半导体存储模块MU可以具有如图46(b)所示的结构。本领域普通技术人员能够从以上对于图 45中描绘的半导体存储模块MU的描述中，导出在图46(a)和图46(b)中示出的半导体存储模块MU。因此，此处将不再描述图46(a)和图46(b)中示出的半导体存储模块MU。图47到图52示出了根据特定实施例的半导体存储器系统的各种示例。参照图47 到图52，每一个半导体存储器系统MS可以包括位于板BD上的多个半导体存储模块MUl到 MUk,以及存储控制器MCT。在一个实施例中，半导体存储模块MUl到願k中的每一个可以与图44的半导体存储模块MU相同，并且存储控制器MCT可以与图1的存储控制器MCT相同。图47和图48的存储控制器MCT中的每一个可以包括I/O接口单元IU，其在半导体存储模块MUl到Mk与外部电路(例如，处理器)之间进行接口。具体来说，在图48的半导体存储器系统MS中，半导体存储模块MUl到Mk中的每一个还可以包括I/O接口单元 IU，其用作半导体存储器件(如在图44中示出的半导体存储器件)与存储控制器MCT之间的接口。图49和图50的存储控制器MCT中的每一个可以包括地址加扰器AS，其响应于第二控制信号)(C0N2，对用于识别半导体存储器件的模块地址MDaddr进行加扰(从模块地址 MDaddr转换成另一个模块地址MDaddr，)，以避免半导体存储模块MUl到MUk当中的某个半导体存储模块被过度访问。具体来说，在图50的半导体存储器系统MS中，半导体存储模块 MUl到MWc中的每一个还包括地址加扰器AS，其对半导体存储器件(如在图44中示出的半导体存储器件)的地址进行加扰，以避免半导体存储器件当中的某个半导体存储器件被过度访问。图51和图52的存储控制器MCT中的每一个可以包括刷新控制器RC，其通过生成用于识别半导体存储模块MUl到MUk的模块选择信号MSEL，顺序地或以随机次序刷新半导体存储器件，如在图44中示出的半导体存储器件。在图47到图52中的每一个中示出的I/O接口单元IU、地址加扰器AS和刷新控制器RC的操作可以分别类似于图3的I/O接口单元IU、图15的地址加扰器AS和图31的刷新控制器RC的操作。此外，尽管未示出，但是根据一个实施例的半导体存储器系统的存储控制器可以包括接口控制电路IIC，该接口控制电路IIC包括所有I/O接口单元IU、地址加扰器AS和刷新控制器RC，如在示范性的图42中所示。虽然已经参照示范性实施例详细示出和描述了本公开内容，但将会理解，可以对本公开内容做出形式和细节上的各种改变，而不会偏离权利要求的精神和范围。
权利要求
1.一种半导体封装，包括封装接口，其包括至少第一对端子；一叠半导体芯片；多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路；以及接口电路，其包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。
2.如权利要求1所述的半导体封装，其中，所述接口电路包括输入缓冲器，该输入缓冲器包括输入端和输出端。
3.如权利要求1所述的半导体封装，其中，所述接口电路被配置为将作为单端信号的输出信号提供给所述多叠贯通衬底通路中的至少两个。
4.如权利要求1所述的半导体封装，其中，所述接口电路被配置为将作为单端信号的输出信号仅仅提供给一叠贯通衬底通路。
5.如权利要求1所述的半导体封装，其中，所述接口电路被配置为将所述差分信号解释为多电平信号，并基于解释出的多电平信号输出所述单端信号。
6.如权利要求1所述的半导体封装，其中，所述接口电路被配置为以第一频率从第一对端子接收数据，并以低于第一频率的第二频率输出数据。
7.如权利要求6所述的半导体封装，其中，所述接口电路包括解串行器，其从所述一对端子接收作为多个连续分组的第一数据，并将所述第一数据并行地输出到所述多叠贯通衬底通路中的至少两个。
8.如权利要求7所述的半导体封装，其中，所述第一频率是所述第二频率的2n倍，其中，η是整数。
9.如权利要求1所述的半导体封装，其中，所述接口电路是形成该叠半导体芯片的半导体芯片之一的一部分。
10.如权利要求9所述的半导体封装，其中，所述封装仅仅包括两个半导体芯片。
11.如权利要求1所述的半导体封装，还包括封装衬底，该叠半导体芯片布置在该封装衬底上，其中，所述接口电路是该封装衬底的一部分。
12.如权利要求1所述的半导体封装，其中，所述多叠贯通衬底通路中的至少一叠延伸通过整叠半导体芯片。
13.如权利要求1所述的半导体封装，还包括包括在所述封装接口中的一个或多个单个端子，所述一个或多个单个端子连接到输入端以接收一个或多个对应的单端输入信号，其中，所述差分信号是数据信号，并且所述一个或多个对应的单端输入信号不是数据信号。
14.如权利要求1所述的半导体封装，还包括覆盖该叠半导体芯片的顶端和侧面部分的非导电密封物。
15.一种半导体封装，包括封装接口，其包括至少第一对端子；一叠半导体芯片；多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路；以及接口电路，其包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分输入信号，并且该接口电路还包括输出端，该输出端以差分信号格式将包括所述第一信息的差分输出信号提供给所述多叠贯通衬底通路中的至少一个。
16.如权利要求15所述的半导体封装，其中，所述接口电路包括输入缓冲器，该输入缓冲器包括输入端和输出端。
17.如权利要求15所述的半导体封装，其中，所述接口电路被配置为将作为差分信号的差分输出信号提供给所述多叠贯通衬底通路中的至少两个。
18.如权利要求15所述的半导体封装，其中，所述接口电路被配置为将作为差分信号的差分输出信号仅仅提供给一叠贯通衬底通路。
19.如权利要求15所述的半导体封装，其中，所述接口电路被配置为将所述差分输入信号解释为多电平信号，并基于解释出的多电平信号输出所述差分输出信号。
20.如权利要求15所述的半导体封装，其中，所述接口电路被配置为以第一频率从所述第一对端子接收数据，并以低于第一频率的第二频率输出数据。
21.如权利要求20所述的半导体封装，其中，所述接口电路包括解串行器，其从所述一对端子接收作为多个连续分组的第一数据，并将所述第一数据并行地输出到所述多叠贯通衬底通路中的至少两个。
22.如权利要求21所述的半导体封装，其中，所述第一频率是所述第二频率的2n倍，其中，η是整数。
23.如权利要求15所述的半导体封装，其中，所述接口电路是形成该叠半导体芯片的半导体芯片之一的一部分。
24.如权利要求23所述的半导体封装，其中，所述封装仅仅包括两个半导体芯片。
25.如权利要求15所述的半导体封装，还包括封装衬底，该叠半导体芯片布置在该封装衬底之上，其中，所述接口电路是该封装衬底的一部分。
26.如权利要求15所述的半导体封装，其中，所述多叠贯通衬底通路中的至少一叠延伸通过整叠半导体芯片。
27.如权利要求15所述的半导体封装，还包括包括在所述封装接口中的一个或多个单个端子，所述一个或多个单个端子连接到输入端以接收一个或多个对应的单端输入信号，其中，所述差分输入信号是数据信号，并且所述一个或多个对应的单端输入信号不是数据信号。
28.如权利要求15所述的半导体封装，还包括覆盖该叠半导体芯片的顶端和侧面部分的非导电密封物。
29.一种半导体封装，包括封装接口，其包括至少第一对端子；一叠半导体芯片；多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路；以及接口电路，其包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分输入信号，并且该接口电路还包括输出端，该输出端将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个，其中，所述接口电路被配置为将所述差分输入信号解释为多电平信号，并基于解释出的多电平信号提供所述输出信号。
30.如权利要求四所述的半导体封装，其中，所述接口电路包括输入缓冲器，该输入缓冲器包括输入端和输出端。
31.如权利要求四所述的半导体封装，其中，所述接口电路被配置为将输出信号作为单端信号提供给所述多叠贯通衬底通路中的至少两个。
32.如权利要求四所述的半导体封装，其中，所述接口电路被配置为将输出信号作为单端信号仅仅提供给一叠贯通衬底通路。
33.如权利要求四所述的半导体封装，其中，所述接口电路被配置为将输出信号作为差分信号提供给所述多叠贯通衬底通路中的至少两个。
34.如权利要求四所述的半导体封装，其中，所述接口电路被配置为以第一频率从所述第一对端子接收数据，并以低于第一频率的第二频率输出数据。
35.如权利要求34所述的半导体封装，其中，所述接口电路包括解串行器，其从所述一对端子接收作为多个连续分组的第一数据，并将所述第一数据并行地输出到所述多叠贯通衬底通路中的至少两个。
36.如权利要求35所述的半导体封装，其中，所述第一频率是所述第二频率的2n倍，其中，η是整数。
37.如权利要求四所述的半导体封装，其中，所述接口电路是形成该叠半导体芯片的半导体芯片之一的一部分。
38.如权利要求37所述的半导体封装，其中，所述封装仅仅包括两个半导体芯片。
39.如权利要求四所述的半导体封装，还包括封装衬底，该叠半导体芯片布置在该封装衬底之上，其中，所述接口电路是该封装衬底的一部分。
40.如权利要求四所述的半导体封装，其中，所述多叠贯通衬底通路中的至少一叠延伸通过整叠半导体芯片。
41.如权利要求四所述的半导体封装，还包括包括在所述封装接口中的一个或多个单个端子，所述一个或多个单个端子连接到输入端以接收一个或多个对应的单端输入信号，其中，所述差分输入信号是数据信号，并且所述一个或多个对应的单端输入信号不是数据信号。
42.如权利要求四所述的半导体封装，还包括覆盖该叠半导体芯片的顶端和侧面部分的非导电密封物。
43.一种半导体封装，包括封装端子，可连接到地址总线； 一叠存储器芯片； 接口电路，包括地址缓冲器，其连接到封装端子以接收外部地址，地址转换电路，其连接为从地址缓冲器接收外部地址，并且具有内部地址的输出端，以及监视电路，其被配置为监视对该叠存储器芯片中的至少一个存储位置的访问操作的量，并提供相应的监视结果；以及多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括所述一叠存储器芯片中的各个存储器芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路，每叠贯通衬底通路连接为在所述地址转换电路的输出端接收内部地址，其中，所述地址转换电路被配置为响应于至少所述监视电路的监视结果将所述外部地址转换成内部地址。
44.如权利要求43所述的半导体封装，其中，所述一叠存储器芯片包括一叠易失性存储器芯片，并且其中，所述监视电路监视对所述一叠存储器芯片中的易失性存储器芯片中的存储位置的写入频率。
45.如权利要求44所述的半导体封装，其中，所述易失性存储器芯片包括DRAM芯片。
46.如权利要求43所述的半导体封装，其中，所述监视电路监视所述一叠存储器芯片中的存储芯片中存储位置的访问频率。
47.如权利要求43所述的半导体封装，其中，所述监视电路对到至少一个存储位置的顺序写入的数量进行计数。
48.一种半导体封装，包括 封装端子一叠存储器芯片； 接口电路，包括地址缓冲器，其连接到封装端子以接收外部地址，以及地址转换电路，其连接为从地址缓冲器接收外部地址，并且具有输出内部地址的输出端；多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个存储器芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路，所述多叠贯通衬底通路中的每一叠连接为在地址转换电路的输出端接收内部地址；以及接口电路，包括刷新控制器，其与封装端子进行逻辑通信并且被配置为接收外部刷新控制信号，该刷新控制器可操作用于输出一串内部刷新控制信号，所述一串内部刷新控制信号中的每一个可操作用于启动所述一叠存储器芯片中的不同部分的存储器刷新。
49.如权利要求48所述的半导体封装，其中，所述一叠存储器芯片的每个不同的部分包括单个存储器芯片。
50.如权利要求48所述的半导体封装，其中，所述一叠存储器芯片中的每个不同的部分包括多个存储器芯片。
51.如权利要求48所述的半导体封装，其中，每个内部刷新控制信号是刷新码。
52.如权利要求48所述的半导体封装，其中，每个内部刷新控制信号是刷新码和芯片地址。
53.如权利要求48所述的半导体封装，其中，所述一叠存储器芯片包括一叠PRAM芯片、 一叠DRAM芯片以及一叠RRAM芯片之一。
54.如权利要求48所述的半导体封装，其中，所述一叠存储器芯片仅仅包括一个接一个直接堆叠的DRAM芯片。
55.一种刷新半导体封装中的一叠存储器芯片的方法，包括接收单个外部刷新命令；以及响应于所述单个外部刷新命令，按照顺序的次序刷新所述一叠存储器芯片中的第一芯片禾日第二芯片。
56.如权利要求55所述的方法，还包括在开始刷新第二芯片之前完成对第一芯片的刷新。
57.如权利要求55所述的方法，还包括在刷新第一芯片的同时开始对第二芯片的刷新。
58.如权利要求55所述的方法，其中，与第二芯片相比，第一芯片所处位置更靠近封装衬底，并且，所述顺序的次序包括在完成对第二芯片的刷新之前完成对第一芯片的刷新。
59.如权利要求55所述的方法，还包括按照顺序的次序刷新所述一叠存储器芯片中的第三芯片和第四芯片，其中，所述第一芯片、第二芯片、第三芯片和第四芯片按照从第一到第四的顺序的次序堆叠，并且按照从第一到第四的顺序的次序被刷新。
60.一种半导体封装，包括封装接口，其包括封装端子，所述封装端子包括至少第一对端子；一叠存储器芯片；多叠贯通衬底通路，每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个存储器芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的存储器芯片的贯通衬底通路；以及接口电路，包括输入端，其连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个，地址缓冲器，其连接到多个封装端子以接收外部地址，地址转换电路，其连接为从地址缓冲器接收外部地址，并且具有内部地址的输出端，以及监视电路，其被配置为监视对该叠存储器芯片中的至少一个存储位置的访问操作的量，并提供相应的监视结果，以及刷新控制器，其与多个封装端子进行逻辑通信，并且被配置为接收外部刷新控制信号， 该刷新控制器可操作用于输出一串内部刷新控制信号，所述一串内部刷新控制信号中的每一个可操作用于启动所述一叠存储器芯片中的不同部分的存储器刷新，其中，所述地址转换电路被配置为响应于至少所述监视电路的监视结果将所述外部地址转换成内部地址。
61.如权利要求60所述的半导体封装，其中，所述接口电路被配置为将作为单端信号的输出信号提供给所述多叠贯通衬底通路中的至少两个。
62.如权利要求60所述的半导体封装，其中，所述接口电路被配置为将作为单端信号的输出信号仅仅提供给一叠贯通衬底通路。
63.如权利要求60所述的半导体封装，其中，所述接口电路被配置为将所述差分信号解释为多电平信号，并基于解释出的多电平信号输出所述单端信号。
64.如权利要求60所述的半导体封装，其中，所述一叠存储器芯片包括一叠易失性存储器芯片，并且其中，所述监视电路监视对所述一叠存储器芯片中的易失性存储器芯片中的存储位置的写入频率。
65.如权利要求60所述的半导体封装，其中，所述监视电路监视所述一叠存储器芯片中的存储芯片中的存储位置的访问频率。
66.如权利要求60所述的半导体封装，其中，所述一叠存储器芯片的每个不同的部分包括单个存储器芯片。
67.如权利要求60所述的半导体封装，其中，所述一叠存储器芯片中的每个不同的部分包括多个存储器芯片。
全文摘要
公开了一种半导体封装。所述半导体封装包括封装接口，一叠半导体芯片，多叠贯通衬底通路和接口电路。封装接口包括至少第一对端子。每叠贯通衬底通路包括多个贯通衬底通路，所述多个贯通衬底通路包括各个半导体芯片的贯通衬底通路，每个贯通衬底通路电连接到紧邻的半导体芯片的贯通衬底通路。接口电路包括输入端，该输入端连接到所述第一对端子以接收提供第一信息的差分信号，并且该接口电路还包括输出端，该输出端以单端信号格式将包括所述第一信息的输出信号提供给所述多叠贯通衬底通路中的至少一个。
文档编号G11C11/4093GK102385911SQ20111026105
公开日2012年3月21日 申请日期2011年9月5日 优先权日2010年9月3日
发明者全永铉, 姜郁成, 崔周善 申请人:三星电子株式会社