专利名称：电子可擦除可编程只读存储器单元的制作方法
技术领域：
本发明是关于一种只读存储器单元，特别是关于一种电子可擦除可编程只读存储器单元。
背景技术：
非易失性存储器(Non-volatile memory, NVM)电路(例如，电子可擦除可编程只读存储器(EEPROM)电路)已广泛应用在编码及数据储存应用程序上。NVM电路的重要关键在于其效能，包括持久力(endurance)(编程的数量或写入/擦除周期)以及在写入/擦除周期之后的数据保存。在业界里，NVM技术的效能特性一直十分广泛。通常，即使处在极端的环境温度中，NVM电路应该可以持续数据保存的十万至一百万个编程周期超过20年。存储器操作(例如编程及擦除)可包含例如自NVM单元的浮动栅极(floating gate)充电或放电电子。电子的充电及放电可通过热载子注入(hot carrier injection, HCI)或 Fowler Nordheim(FN)穿隧(tunneling)达成。本发明是期望提供一种改善数据保存的存储器单元。
发明内容
本发明是揭露一种形成器件的方法。该方法，包括提供一衬底，其预备有一单元面积，且形成第一及第二晶体管的第一及第二栅极于该单元面积中。该第一栅极包括围绕第一子栅极的第二子栅极。该第一栅极的第一及第二子栅极是通过第一栅极间介电层分隔。 该第二栅极包括围绕第一子栅极的第二子栅极。该第二栅极的第一及第二子栅极是通过第二栅极间介电层分隔。该方法亦包括形成该第一及该第二晶体管的第一及第二接面。第一栅极终端是形成且耦合至该第一晶体管的该第二子栅极。第二栅极终端是形成且耦合至该第二晶体管的至少该第一子栅极。本发明是揭露一种器件。该器件包括一单元，具有串联耦合的第一及第二晶体管。 该第一及第二晶体管是设置于第一及第二单元终端之间。该第一晶体管包括第一栅极，该第一栅极具有围绕第一子栅极的第二子栅极。该第一栅极的第一及第二子栅极是以第一栅极间介电层分隔。该第二晶体管包括第二栅极，该第二栅极具有围绕第一子栅极的第二子栅极。该第二栅极的第一及第二子栅极是以第二栅极间介电层分隔。该器件亦包括第一栅极终端及第二栅极终端，该第一栅极终端是耦合至该第一栅极的该第二子栅极，该第二栅极终端耦合至该第二栅极的至少该第一子栅极。在另一实施例中，亦揭露一种器件。该器件包含一单元，具有第一及第二晶体管。 该第一晶体管包括介于该第一晶体管的第一及第二接面之间的第一栅极，该第一栅极包含第一及第二子栅极。该第二子栅极围绕该第一子栅极。该第一栅极亦包括第一栅极间介电层，是分隔该第一栅极的该第一及第二子栅极。该第一栅极的第一子栅极是通过第一栅极介电层与该衬底分隔。该第二晶体管包括介于该第二晶体管的第一及第二接面之间的第二栅极。该第二栅极包括该第二栅极的第一及第二子栅极。该第二子栅极围绕该第二栅极的该第一子栅极。该第二栅极亦包括第二栅极间介电层，是分隔该第二栅极的该第一及第二子栅极。该第二栅极的该第一子栅极是通过第二栅极介电层与该衬底分隔。该第一及第二晶体管的该第二接面是为耦合。该器件亦包括第一单元终端，是耦合至该第一晶体管的该第一接面；第二单元终端，是耦合至该第二晶体管的该第一接面；第一栅极终端，是耦合至该第一晶体管的至少该第一子栅极；以及第二栅极终端，是耦合至该第二晶体管的该第二子栅极。这些目的以及其它目的，随着本发明此处所揭露的优点及特征，将经由参照下列叙述以及伴随图式变得显而易见。此外，应了解此处所述各种实施例的特征并非互相排斥， 而是可以各种排列及组合存在。
图式中，相同的组件标号于不同图式中是指相同组件。再者，图式并非一定为实际比例，重点是在于强调本发明的原理。在下列叙述中，本发明的各种实施例是参照下列图式叙述，其中图Ia显示存储器单元实施例的示意图；图Ib-至Ic显示存储器单元实施例的剖面图；图Id显示图Ic存储器单元的一部分的上视图；以及图加至2f显示形成存储器单元实施例的工艺的剖面图。
具体实施例方式实施例大体上是有关于半导体器件。尤其，某些实施例是关于存储器器件，例如非易失性存储器器件。此类存储器器件能被并入至独立存储器器件(例如USB或其它可携式储存单元)、或集成电路(IC)(例如微控制器或单芯片系统(system on chips ；SoCs))内。 该器件或IC能被并入至例如计算机、行动电话以及个人数字助理(PDA)的消费性电子产品中，或与其一起使用。图Ia显示存储器单元100实施例的示意图。存储器单元可包含非易失性存储器单元。例如，存储器单元可为可擦除可编程只读存储器(EPROM)。在一实施例中，存储器单元包含具有穿隧氧化物(tunnel oxide) (ETOX)单元的EPR0M。亦可使用其它类型的存储器单元。在一实施例中，存储器单元包含第一晶体管120以及第二晶体管140。第一晶体管120包含介于第一晶体管终端122以及第二晶体管终端123之间的第一栅极125。第一栅极125包括围绕第一子栅极127的第二子栅极129。子栅极之间是通过栅极间介电层 (intergate dielectric layer) 160分隔。栅极介电层150是将第一晶体管120的沟道与第一栅极125分隔。至于第二晶体管，其包含介于第一晶体管终端142以及第二晶体管终端143之间的第二栅极145。第二栅极包括围绕第一子栅极147的第二子栅极149。子栅极之间是通过栅极间介电层160分隔。栅极介电层150是将第二晶体管的沟道与第二栅极分隔。在一实施例中，晶体管在第一单元终端116及第二单元终端118之间为串联组态。 例如，第一晶体管以及第二晶体管的第一终端是共同地耦合，而第一晶体管的第二终端是耦合至第一单元终端，且第二晶体管的第二终端是耦合至第二单元终端。此外，第一栅极终端184及第二栅极终端186是各自地耦合至第一晶体管及第二晶体管的第一栅极及第二栅极。第一栅极终端及第二栅极终端的其中一个是耦合至栅极的第一及第二子栅极，而第一栅极终端及第二栅极终端的另一者是耦合至栅极的第二子栅极。在一实施例中，第一栅极终端及第二栅极终端的另一者是耦合至第二子栅极且未与第一子栅极耦合。根据一实施例，第一栅极作为控制或浮动栅极，而第二栅极作为存储器单元的选择栅极(select gate)。第一栅极终端是耦合至第一晶体管的第二子栅极，且耦合至控制栅线(control gate line)。此产生浮动的第一晶体管的第一栅极。第二栅极终端是耦合至第二晶体管的第一子栅极及第二子栅极，且耦合至字线(word line)。第一单元终端是耦合至位线(bitline)182，第二单元终端是耦合至源极线(source line) 188。井115是耦合至井电位(well potential)(未图标)。在一实施例中，终端的耦合可配置为其它组态。图Ib显示图Ia所示的存储器单元100的实施例的剖面图。其显示包括单元区域110的衬底105。单元区域通过隔离区域180与其它区域隔离。隔离区域为例如浅沟槽隔离(STI)的区域。亦可采用其它类型的隔离区域。在一实施例中，单元区域包括掺杂井 (doped well) 115。掺杂井包含第二极性的掺杂。第一晶体管120及第二晶体管140是设置于单元区域中。在一实施例中，第一晶体管作为控制栅极。第一晶体管包括设置于衬底上的第一栅极125。在一实施例中，第一栅极包括第一子栅极127以及第二子栅极129。子栅极包含例如多晶硅。使用其它类型的栅极电极材料(例如金属或像是金属硅化物的金属-硅化合物)形成子栅极亦可。应了解到，第一子栅极以及第二子栅极不需以相同材料形成。在一实施例中，第二子栅极是围绕第一子栅极。栅极间介电层160分隔第一子栅极以及第二子栅极。栅极间介电层可包含例如具有多层介电层的介电堆栈。例如，介电堆栈可包含氧化物-氮化物-氧化物 (oxide-nitride-oxide, 0N0)堆栈。亦可使用其它类型的栅极间介电层或堆栈。例如，栅极间介电层可包含二氧化硅(SiO2)或具有包含HfOx或Al2O3层的多层二氧化硅。将第一栅极的底部与衬底分隔者为栅极介电层150。在一实施例中，栅极介电层包含热氧化硅。栅极介电层可包含二或多层栅极介电层。亦可使用其它类型的栅极介电层。介电间隔件156可视需要地设置在第一栅极的侧面上。例如，间隔件可设置在第二子栅极的侧面上。间隔件可包含氮化硅。亦可采用其它类型的间隔件。例如，间隔件可包括多重间隔件。可将介电蚀刻阻止层181设置在第二子栅极的表面上。蚀刻阻止层可包含氮化硅。亦可使用其它类型的蚀刻阻止材料以形成蚀刻阻止层。第一掺杂区域131以及第二掺杂区域132是设置邻接在第一栅极。第一掺杂区域以及第二掺杂区域包含第一极性的掺杂物，该第一极性是与第二极性相反。第一掺杂区域以及第二掺杂区域形成第一晶体管的源极/漏极(S/D)扩散区域。例如，掺杂区域作为第一晶体管的终端。在一实施例中，第一掺杂区域以及第二掺杂区域包括第一子部分及第二子部分131a-b及13^i-b。第一子部分131a和13 为轻掺杂部分(例如，x_，其中χ可为掺杂物的极性，例如P或η)，且第二子部分131b和132b为重掺杂部分(例如，χ+)。轻掺杂部分包含例如轻掺杂漏极(LDD)或双重扩散漏极(DDD)。在一实施例中，轻掺杂部分包含 DDD0 DDD包含例如大于第二子部分的深度。例如，第二子部分是被包围在DDD内。在一实施例中，第一子部分在第二子栅极下方延伸至第一子栅极。如图所示，掺杂区域的第一子部分的内缘是大约对齐第一子栅极的侧壁。第二子部分是大约对齐间隔件的外缘。在没有间隔件的实施例中，第二子部分是大约对齐第二子栅极的侧壁。亦可使用其它组态的掺杂区域。在一实施例中，轻掺杂区域(例如LDD或DDD)的注入剂量大约为1 X 1013/cm2,重掺杂区域的注入剂量大约为lX1015/cm2。提供其它掺杂浓度给不同的掺杂区域亦可。至于第二晶体管，其是作为选择栅极。第二晶体管包括设置在衬底上的第二栅极 145。第二栅极包括第一子栅极147以及第二子栅极149。子栅极包含例如多晶硅。使用其它类型的栅极电极材料(例如金属或像是金属硅化物的金属-硅化合物)形成子栅极亦可。应了解到，第一子栅极以及第二子栅极不需以相同材料形成。根据一实施例，第二子栅极是围绕第一子栅极。栅极间介电层160分隔第一子栅极以及第二子栅极。栅极间介电层可包含例如介电堆栈，例如ONO堆栈。亦可使用其它形式的埋藏介电层。例如，埋藏介电层可包含SiO2或具有包含HfOx或Al2O3的其中一层的三层堆栈。将衬底与第一栅极的底部分隔者为栅极介电层150。在一实施例中，栅极介电层包含热氧化硅。栅极介电层可包含二或多层栅极介电层。亦可使用其它类型的栅极介电层。介电间隔件156可视需要地设置在第二栅极的侧面上。例如，间隔件可设置在第二子栅极的侧面上。间隔件可包含氮化硅。亦可采用其它类型的间隔件。例如，间隔件可包括多重间隔件。可设置介电蚀刻阻止层181在第二子栅极的表面上。蚀刻阻止层可包含氮化硅。亦可使用其它类型的蚀刻阻止材料以形成蚀刻阻止层。第二栅极的第一掺杂区域131以及第二掺杂区域133是设置邻接在第二栅极。第一掺杂区域以及第二掺杂区域包含第一极性的掺杂物。第一掺杂区域以及第二掺杂区域形成第二晶体管的S/D扩散区域。例如，掺杂区域作为第二晶体管的终端。第一掺杂区域为例如第一晶体管以及第二晶体管共同的掺杂区域。在一实施例中，第一掺杂区域以及第二掺杂区域包括第一子部分及第二子部分131a_b及133a_b。第一子部分131a和133a是为轻掺杂部分且第二子部分131b和13 为重掺杂部分。轻掺杂部分包含例如轻掺杂的LDD 或DDD。在一实施例中，第一子部分在第二子栅极下方延伸至第一子栅极。如图所示，掺杂区域的第一子部分的内缘是大约对齐第一子栅极的侧壁。第二子部分是大约对齐间隔件的外缘。在没有间隔件的实施例中，第二子部分是大约对齐第二子栅极的侧壁。亦可使用其它组态的掺杂区域。在一实施例中，第一晶体管的第二扩散区域是作为第一单元终端，而第二晶体管的第二扩散区域是作为存储器单元的第二单元终端。第一晶体管的栅极是作为第一栅极终端，第二晶体管的栅极是作为存储器单元的第二栅极终端。层间介电(interlevel dielectric ；ILD)层190可设置在覆盖晶体管的衬底上。 层间介电层可作为前金属介电(premetal dielectric,PMD)层。亦可使用各种材料或其中的组合形成PMD层，例如硼磷硅玻璃(BPSG)、磷硅酸盐玻璃(PSG)、HDP氧化物、HARP、四乙基硅氧烷(TE0Q。亦可使用其它材料。在PMD层中形成接触件(contact)以提供连接至存储器单元的不同终端。接触件包含例如像是钨的导电材料。亦可采用其它类型的导电材料。接触件可包括接触衬垫(contact liner)。亦可使用各种类型的接触衬垫。接触衬垫可为例如钛(Ti)、氮化钛(TiN) 或其组合。在一些实施例中，衬垫包含复合衬垫(composite liner)，复合衬垫包含Ti及 TiN的组合，例如Ti/TiN或Ti/TiN/Ti。亦可采用其它类型的衬垫。在一实施例中，在PMD层中设置第一接触件192以及第二接触件198以耦合第一单元终端以及第二单元终端。第一终端是耦合至位线且第二终端是耦合至源极线。在PMD 层中是设置第三接触件194以及第四接触件196以耦合第一栅极终端以及第二栅极终端。 在一实施例中，第三接触件是耦合至第一晶体管的第二子栅极，第四接触件是耦合至第二晶体管的第一子栅极及第二子栅极。第一栅极终端是耦合至控制栅线，第二栅极终端是耦合至字线。此外，井是耦合至井电位。表1显示存储器单元的不同操作下的不同终端的偏压条件的具体实施例。亦可使用其它偏压条件操作存储器单元。
权利要求
1.一种形成器件的方法，包含提供一衬底，其预备有一单元面积；在该单元面积中形成第一及第二晶体管的第一及第二栅极，其中， 该第一栅极包括围绕第一子栅极的第二子栅极，该第一栅极的该第一及该第二子栅极是通过第一栅极间介电层分隔；以及该第二栅极包括围绕第一子栅极的第二子栅极，该第二栅极的该第一及该第二子栅极是通过第二栅极间介电层分隔；形成该第一及该第二晶体管的第一及第二接面； 形成耦合至该第一晶体管的该第二子栅极的第一栅极终端；以及形成耦合至该第二晶体管的至少该第一子栅极的第二栅极终端。
2.如权利要求1所述的方法，包含形成耦合至该第一晶体管的该第一接面的第一单元终端；以及形成耦合至该第二晶体管的该第一接面的第二单元终端。
3.如权利要求2所述的方法，其中， 该第一晶体管作为控制栅极； 该第二晶体管作为选择栅极；该第一单元终端是耦合至该第一晶体管作为位线；以及该第二栅极终端作为字线。
4.如权利要求1所述的方法，其中，形成该第一及该第二晶体管的该第二接面包含形成该第一及该第二晶体管的共同第二接面。
5.如权利要求1所述的方法，其中， 该第一晶体管作为控制栅极； 该第二晶体管作为选择栅极；耦合至该第一晶体管的第一单元终端作为位线；以及该第二栅极终端作为字线。
6.如权利要求1所述的方法，其中，形成该第一及该第二栅极包含 形成第一子栅极层在该衬底上；图案化该第一子栅极层以形成该第一及该第二栅极的第一子栅极； 形成共同栅极间介电层在覆盖该第一子栅极的该衬底上，该共同栅极间介电层作为该第一及该第二栅极的该第一及该第二栅极间介电层；形成第二子栅极层在该共同栅极间介电层上方的该衬底上；以及图案化该第二子栅极层以形成该第一及该第二栅极，其中，该第一及该第二栅极的该第二子栅极弯曲围绕该第一及第二栅极的该第一子栅极。
7.如权利要求6所述的方法，其中，该第一及该第二晶体管的该第一及该第二接面包括重掺杂部分及自该第一栅极至该第二栅极延伸的轻掺杂延伸部分；以及包含在形成该第一及该第二栅极的该第一子栅极之后，形成该第一及该第二接面的该轻掺杂延伸部分；以及在形成该第一及该第二栅极的该第二子栅极之后，形成该第一及该第二接面的该重掺杂部分。
8.如权利要求7所述的方法，其中，弯曲围绕该第一栅极的该第一子栅极的该第二子栅极改善充电保存。
9.如权利要求6所述的方法，其中，图案化该第二子栅极层亦形成该器件中其它晶体管的栅极。
10.如权利要求1所述的方法，其中，该栅极间介电层包含氧化物-氮化物-氧化物堆栈。
11.如权利要求1所述的方法，其中，该第一栅极间介电层包含多层介电层。
12.如权利要求1所述的方法，其中，该第二栅极终端是耦合至该第二栅极的该第一及该第二子栅极。
13.如权利要求第1项所述的方法，其中，该第二栅极终端是耦合至该第二栅极的该第一子栅极，而该第二栅极的该第二子栅极是浮动的。
14.如权利要求1所述的方法，其中，该器件包含穿隧氧化物器件。
15.一种器件，包含一单元，具有串联耦合的第一及第二晶体管，其中，该第一及该第二晶体管是设置在第一及第二单元终端之间，其中，该第一晶体管包括第一栅极，该第一栅极具有围绕第一子栅极的第二子栅极，该第一栅极的该第一及该第二子栅极是以第一栅极间介电层分隔；以及该第二晶体管包括第二栅极，该第二栅极具有围绕第一子栅极的第二子栅极，该第二栅极的该第一及该第二子栅极是以第二栅极间介电层分隔； 第一栅极终端耦合至该第一栅极的该第二子栅极；以及第二栅极终端耦合至该第二栅极的至少该第一子栅极。
16.如权利要求15所述的器件，其中， 该第一晶体管作为控制栅极； 该第二晶体管作为选择栅极；该第一单元终端耦合至该第二晶体管的第一接面且作为位线；以及该第二栅极终端作为字线。
17.如权利要求15所述的器件，其中，该第一栅极间介电层包含多层介电层。
18.如权利要求15所述的器件，其中，该第二栅极终端是耦合至该第二栅极的该第一及该第二子栅极。
19.如权利要求17所述的器件，其中，该第二栅极终端是耦合至该第二栅极的该第一子栅极，而该第二栅极的该第二子栅极是浮动的。
20.一种器件，包含一单元，具有第一及第二晶体管，其中，该第一晶体管包括介于该第一晶体管的第一及第二接面之间的第一栅极，该第一栅极包含第一及第二子栅极，其中，该第二子栅极围绕该第一子栅极； 第一栅极间介电层，是分隔该第一栅极的该第一及该第二子栅极；以及第一栅极介电层，是将该第一栅极的该第一子栅极与该衬底分隔；该第二晶体管包括介于该第二晶体管的第一及第二接面之间的第二栅极，该第二栅极包含该第二栅极的第一及第二子栅极；其中，该第二子栅极围绕该第二晶体管的该第一子栅极；第二栅极间介电层，是分隔该第二栅极的该第一及该第二子栅极；以及第二栅极介电层，是将该第二栅极的该第一子栅极与该衬底分隔；以及其中，该第一及该第二晶体管的该第二接面是为耦合；第一单元终端耦合至该第一晶体管的该第一接面；第二单元终端耦合至该第二晶体管的该第一接面；第一栅极终端耦合至该第一晶体管的至少该第一子栅极；以及第二栅极终端耦合至该第二晶体管的该第二子栅极。
21.如权利要求20所述的器件，其中，该第二栅极终端耦合至该第二栅极的该第一及该第二子栅极。
全文摘要
本发明涉及一种电子可擦除可编程只读存储器单元，本发明是揭露一种形成器件的方法。该方法包括提供一衬底，其预备有一单元面积，且形成第一及第二晶体管的第一及第二栅极于该单元面积中。该第一栅极包括围绕第一子栅极的第二子栅极。该第一栅极的第一及第二子栅极是通过第一栅极间介电层分隔。该第二栅极包括围绕第一子栅极的第二子栅极。该第二栅极的第一及第二子栅极是通过第二栅极间介电层分隔。该方法亦包括形成该第一及该第二晶体管的第一及第二接面。该方法亦包括形成第一栅极终端及形成第二栅极终端，该第一栅极终端是耦合至该第一晶体管的该第二子栅极，而该第二栅极终端是耦合至该第二晶体管的至少该第一子栅极。
文档编号G11C16/04GK102412207SQ20111029109
公开日2012年4月11日 申请日期2011年9月23日 优先权日2010年9月23日
发明者S·许, 杨剑波, 林建锋, 胡瑞德, 郑盛文 申请人:新加坡商格罗方德半导体私人有限公司