专利名称：适用于双倍/单倍数据速率的存储器存取电路的制作方法
技术领域：
本发明涉及一种用以对存储器存取数据的电路，尤指一种适用于双倍/单倍数据速率电路的存储器存取电路。
背景技术：
请参照图1A、图IB和图1C，图IA为现有技术说明双倍数据速率电路100的示意图，图IB为说明双倍数据速率电路100写入双倍数据速率数据DDRDl及相对应的掩膜阻隔信号MDDRDl的示意图，图IC为说明双倍数据速率电路100读出双倍数据速率数据DDRD2的示意图。双倍数据速率电路100包含一数据写入电路102、一掩膜信息电路104、一第一奇数项输入寄存器106、一第一偶数项输入寄存器108、一数据读出电路120、一第一奇数项输出寄存器122、一第一偶数项输出寄存器124。如图IB所示，数据写入电路102的第一输入缓冲电路1022接收双倍数据速率数据DDRDl后，萃取出双倍数据速率数据DDRDl的奇数项数据DDRDlO至一第二奇数寄存器1024，以及双倍数据速率数据DDRDl的偶数项数据DDRD1_E 至一第二偶数寄存器10 ，其中奇数项数据DDRD1_0与偶数项数据DDRD1_E的频率为双倍数据速率数据DDRDl的一半，且奇数项数据DDRD1_0与偶数项数据DDRD1_E为相关并排的数据。掩膜信息电路104的第二输入缓冲电路1042接收掩膜阻隔信号MDDRDl后，萃取出对应于双倍数据速率数据DDRDl的奇数项数据DDRD1_0的掩膜阻隔信号MDDRD1_0至一第三奇数寄存器1044，以及对应于双倍数据速率数据DDRDl的偶数项数据DDRD1_E的掩膜阻隔信号MDDRD1_E至一第三偶数寄存器1046。第一奇数项输入寄存器106分别由第二奇数寄存器IOM及第三奇数寄存器1044 接收奇数项数据DDRD1_0及掩膜阻隔信号MDDRD1_0，并根据奇数项数据DDRD1_0及掩膜阻隔信号MDDRD1_0，传送一奇数项数据DDRD1_0，的差动信号01、01B至连接一存储器的奇数区块的二奇数差动总线OB、0ΒΒ，其中掩膜阻隔信号MDDRD1_0用以阻隔奇数项数据DDRD1_ 0中的部分奇数项数据，以产生奇数项数据DDRD1_0’。第一偶数项输入寄存器108分别由第二偶数寄存器10 及第三偶数寄存器1046接收偶数项数据DDRD1_E及掩膜阻隔信号MDDRD1_E，并根据偶数项数据DDRD1_E及掩膜阻隔信号MDDRD1_E，传送一偶数项数据 DDRD1_E’的差动信号E1、E1B至连接存储器的偶数区块的二偶数差动总线EB、EBB，其中掩膜阻隔信号MDDRD1_E用以阻隔偶数项数据DDRDlE中的部分偶数项数据，以产生偶数项数据 DDRD1_E，。如图IC所示，数据读出电路120的奇数排程缓冲器1202接收经第一奇数项输出寄存器122读出并放大的双倍数据速率数据DDRD2的奇数项数据DDRD2_0 ；数据读出电路 120的偶数排程缓冲器1204接收经第一偶数项输出寄存器IM读出并放大的双倍数据速率数据DDRD2的偶数项数据DDRD2_E。数据读出电路120的离线驱动电路1206用以提高奇数项数据DDRD2_0与偶数项数据DDRD2_E的准确性，并输出双倍数据速率数据DDRD2。请参照图2A、图2B和图2C，图2A为现有技术说明单倍数据速率电路200的示意图，图2B为说明单倍数据速率电路200写入单倍数据速率数据SDRDl及相对应的掩膜阻隔信号MSDRDl的示意图，图2C为说明单倍数据速率电路200读出单倍数据速率数据SDRD2 的示意图。单倍数据速率电路200包含一数据写入电路202、一掩膜信息电路204、一第一输入寄存器206、一第一输出寄存器208、一数据读出电路220。如图2B所示，数据写入电路202的第一输入缓冲电路2022接收单倍数据速率数据SDRDl后，储存单倍数据速率数据 SDRDl至一第二输入寄存器20M。掩膜信息电路204的第二输入缓冲电路2042接收掩膜阻隔信号MSDRDl后，储存掩膜阻隔信号MSDRDl至一第三输入寄存器2044。第一输入寄存器206分别由第二输入寄存器20M及第三输入寄存器2044接收单倍数据速率数据SDRDl及掩膜阻隔信号MSDRDl，并根据单倍数据速率数据SDRDl及掩膜阻隔信号MSDRDl，传送一单倍数据速率数据SDRD1，的差动信号S1、S1B至连接一存储器的二差动总线S、SB，其中掩膜阻隔信号MSDRDl用以阻隔单倍数据速率数据SDRDl中的部分数据，以产生单倍数据速率数据SDRD1，。而单倍数据速率数据SDRD1，的差动信号S1、S1B即可经由二差动总线S、SB储存于存储器。如图2C所示，数据读出电路220的排程缓冲器2202接收经第一输出寄存器208 读出并放大的单倍数据速率数据SDRD2’。数据读出电路220的离线驱动电路2206用以提高单倍数据速率数据SDRD2’的准确性，并输出单倍数据速率数据SDRD2。综上所述，在现有技术中，双倍数据速率电路100和单倍数据速率电路200并无法直接共用一存储器。因此，在存储器芯片轻薄短小的趋势下，现有技术将会失去竞争优势。
发明内容
本发明的一实施例提供一种适用于双倍/单倍数据速率的存储器存取电路。该存储器存取电路包含一数据写入电路及一第一写入开关电路。该数据写入电路用以接收一双倍数据速率数据或一单倍数据速率数据，并输出一调整过的双倍数据速率数据的奇数项数据及偶数项数据或一调整过的单倍数据速率数据；该第一写入开关电路系用以当该数据写入电路接收该双倍数据速率数据时，输出该调整过的双倍数据速率数据的奇数项数据至一存储器的奇数区块，及输出该调整过的双倍数据速率数据的偶数项数据至该存储器的偶数区块，以及当该数据写入电路接收该单倍数据速率数据时，输出该调整过的单倍数据速率数据至该存储器的奇数区块或该存储器的偶数区块。本发明所提供的适用于双倍/单倍数据速率的存储器存取电路，该存储器存取电路在写入一双倍数据速率数据及一单倍数据速率数据时，可共用同一存储器。因此，本发明可解决在现有技术中，一双倍数据速率电路和一单倍数据速率电路无法共用一存储器的问题。如此，在一存储器芯片轻薄短小的趋势下，本发明将具有较现有技术高的竞争优势。
图IA为现有技术说明双倍数据速率电路的示意图；图IB为说明双倍数据速率电路写入双倍数据速率数据及相对应的掩膜信息的示意图；图IC为说明双倍数据速率电路读出双倍数据速率数据的示意图；图2A为现有技术说明单倍数据速率电路的示意图；图2B为说明单倍数据速率电路写入单倍数据速率数据及相对应的掩膜信息的示意〔0016〕图2〔为说明单倍数据速率电路读出单倍数据速率数据的示意〔0017〕图3八为本发明的一实施例说明一种双倍丨单倍数据速率电路共存的电路架构的
示意〔0018〕图38为说明电路架构写入双倍数据速率数据及相对应的掩膜信息的示意〔0019〕图3〔为说明电路架构写入单倍数据速率数据及相对应的掩膜信息的示意〔0020〕图30为说明当电路架构接收双倍数据速率数据时，第一开关、第二开关、第三开 关、第二开关的状态的示意〔0021〕图32为说明当电路架构接收单倍数据速率数据时，第一开关、第二开关、第三开 关、第二开关的状态的示意〔0022〕图4八为说明电路架构读出双倍数据速率数据的示意〔0023〕图48为说明电路架构读出单倍数据速率数据的示意〔0024〕图犹为说明当电路架构读出双倍数据速率数据时，第五开关和第六开关的状态 的示意〔0025〕图40为说明当电路架构读出单倍数据速率数据时，第五开关和第六开关的状态 的示意图。
^00263其中，附图标记
〔0027〕100双倍数据速率电路102、202、302数据写入电路
〔0028〕104、204、304掩膜信息电路 120、220、324数据读出电路
〔0029〕122第一奇数项输出寄存器 124第一偶数项输出寄存器
^00303200单倍数据速率电路206第一输入寄存器
^00313208第一输出寄存器300电路架构
〔0032〕106、306第一奇数项输入寄存器108、308第一偶数项输入寄存器
〔0033〕310第一奇数项输出寄存器 312第一偶数项输出寄存器
〔0034〕314写入开关控制电路316第一写入开关电路
〔0035〕318第二写入开关电路320读出开关控制电路
〔0〇36〕322读出开关电路1022、2022、3022第一输入缓冲电路
〔0037〕1024、3026第二奇数寄存器 1026、3028第二偶数寄存器
〔0038〕1042、2042、3042第二输入缓1044、3046第三奇数寄存器
〔0039〕冲电路
〔0040〕1046,3048第三偶数寄存器 1202奇数排程缓冲器
〔0〇41〕1204偶数排程缓冲器2024第二输入寄存器
〔0042〕2044第三输入寄存器2202、3242排程缓冲器
〔0043〕2206、3244离线驱动电路 3024第一多路复用器
〔0044〕3030第二多路复用器3044第三多路复用器
^004533050第四多路复用器3162第一开关
〔0046〕3164第二开关3182第三开关
〔0047〕3184第四开关3222第五开关
^004833224第六开关80最后一比特
DDRD1、DDRD2、DDRD3 双倍数据速率数据DDRD4第一双倍数据速率数据DDRD3，、DDRD4”第二双倍数据速率数据DDRD4’双倍数据速率寄存数据DDRD 1_E、DDRD3，_E、DDRD3”_E、DDRD4”_E、DDRD2_E 偶数项数据DDRD1_0、DDRD3，_0、DDRD3”_0、DDRD4”_0、DDRD2_0 奇数项数据DDR双倍数据速率信号EB、EBB偶数差动总线FffS第一写入控制信号GND 地端MDDRD 1_0、MDDRD 1_E、MDDRD3、MDDRD3”_0、MDDRD3”_E、MSDRD3、MSDRD3”、MDDRD1、MSDRD1 掩膜阻隔信号MDDRD3，、MDDRD3，_E、MDDRD3，_0、MSDRD3，第一掩膜阻隔信号OB、OBB奇数差动总线RC读出控制信号SDRD1、SDRD2、SDRD2，单倍数据速率数据SDRD3、SDRD3”、SDRD4” SDRD4 第一单倍数据速率数据SDRD3，第二单倍数据速率数据SDRD4，单倍数据速率寄存数据SDR单倍数据速率信号S1、S1B、01、01B、E1、E1B 差动信号S、SB差动总线SWS第二写入控制信号SYN同步信号
具体实施例方式请参照图3A、图;3B和图3C，图3A为本发明的一实施例说明一种双倍/单倍数据速率电路共存的电路架构300的示意图，图:3B为说明电路架构300写入双倍数据速率数据DDRD3及相对应的掩膜阻隔信号MDDRD3的示意图，图3C为说明电路架构300写入单倍数据速率数据SDRD3及相对应的掩膜阻隔信号MSDRD3的示意图。如图3A所示，电路架构 300包含一数据写入电路302、一掩膜信息电路304、一第一奇数项输入寄存器306、一第一偶数项输入寄存器308、一第一奇数项输出寄存器310、一第一偶数项输出寄存器312、一写入开关控制电路314、一第一写入开关电路316、一第二写入开关电路318、一读出开关控制电路320、一读出开关电路322、一数据读出电路324。数据写入电路302包含一第一输入缓冲器3022、一第一多路复用器30 、一第二奇数寄存器30 、一第二偶数寄存器30 及一第二多路复用器3030。掩膜信息电路304包含一第二输入缓冲器3042、一第三多路复用器 3044、一第三奇数寄存器3046、一第三偶数寄存器3048及一第四多路复用器3050。第一写入开关电路316包含一第一开关3162及一第二开关3164。第二写入开关电路318包含一第三开关3182及一第四开关3184。读出开关电路322包含一第五开关3222及一第六开关32M。数据读出电路3M包含一排程缓冲器3242及一离线驱动电路3244。另外，写入开关控制电路314根据一双倍数据速率信号DDR、一单倍数据速率信号SDR及数据写入电路302 接收的单倍数据速率数据的最后一比特B0，输出第一写入控制信号FWS及一第二写入控制信号SWS ；读出开关控制电路320根据双倍数据速率信号DDR、单倍数据速率信号SDR、数据写入电路302接收的单倍数据速率数据的最后一比特BO及一同步信号SYN，输出一读出控制信号RC。如图;3B所示，第一输入缓冲器3022具有一第一端，用以接收双倍数据速率数据 DDRD3，及一第二端，用以输出一第二双倍数据速率数据DDRD3’ ；第一多路复用器30M具有一第一端，耦接于第一输入缓冲器3022的第二端，一第二端，耦接于一地端GND，及一输出端，其中第一多路复用器30M根据单倍数据速率信号SDR及双倍数据速率信号DDR，决定输出地端GND的信号或第二双倍数据速率数据DDRD3’的偶数项数据DDRD3’ _E。此时，因为第一输入缓冲器3022接收双倍数据速率数据DDRD3，所以第一多路复用器30M输出第二双倍数据速率数据DDRD3，的偶数项数据DDRD3，_E。第二奇数寄存器30 具有一第一端， 耦接于第一输入缓冲器3022的输出端，用以接收第二双倍数据速率数据DDRD3’的奇数项数据DDRD3’_0，及一第二端，用以输出一调整过的双倍数据速率数据DDRD3”的奇数项数据 DDRD3”_0 ；第二偶数寄存器30 具有一第一端，耦接于第一多路复用器30M的输出端，用以接收第二双倍数据速率数据DDRD3’的偶数项数据DDRD3’_E，及一第二端，用以输出一调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E ；第二多路复用器3030具有一第一端，耦接于第二奇数寄存器30 的输出端，一第二端，耦接于第二偶数寄存器30 的输出端，及一输出端，其中第二多路复用器3030根据双倍数据速率信号DDR，决定输出调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E。如图;3B所示，第二输入缓冲器3042具有一第一端，用以接收对应于双倍数据速率数据DDRD3的掩膜阻隔信号MDDRD3，及一第二端，用以输出对应于双倍数据速率数据DDRD3 的第一掩膜阻隔信号MDDRD3，；第三多路复用器3044具有一第一端，耦接于第二输入缓冲器3042的第二端，一第二端，耦接于地端GND，及一输出端，其中第三多路复用器3044根据双倍数据速率信号DDR，决定输出对应于第二双倍数据速率数据DDRD3’的偶数项数据 DDRD3，_E的第一掩膜阻隔信号MDDRD3，_E ；第三奇数寄存器3046具有一第一端，耦接于第二输入缓冲器3042的第二端，用以接收对应于第二双倍数据速率数据DDRD3’的奇数项数据DDRD3，_0的第一掩膜阻隔信号MDDRD3，_0，及一第二端，用以输出对应于调整过的双倍数据速率数据DDRD3”的奇数项数据DDRD3”_0的掩膜阻隔信号MDDRD3”_0 ；第三偶数寄存器3048具有一第一端，耦接于第三多路复用器3044的输出端，用以接收对应于第二双倍数据速率数据DDRD3，的偶数项数据DDRD3，_E的第一掩膜阻隔信号MDDRD3，_E，及一第二端，用以输出对应于调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E的掩膜阻隔信号MDDRD3”_E ；第四多路复用器3050具有一第一端，耦接于第三奇数寄存器3046的输出端，一第二端，耦接于第三偶数寄存器3048的输出端，及一输出端，其中第四多路复用器 3050根据双倍数据速率信号DDR，决定输出对应于调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E的掩膜阻隔信号MDDRD3”_E。请参照图3D，图3D为说明当电路架构300接收双倍数据速率数据DDRD3时，第一开关3162、第二开关3164、第三开关3182、第二开关3184的状态的示意图。如图3D所示，当电路架构300接收双倍数据速率数据DDRD3时，第一开关3162、第二开关3164、第三开关 3182、第四开关3184皆为开启状态。如图所示，第一开关3162具有一第一端，耦接于第二奇数寄存器30 的输出端，一第二端，用以接收第一写入控制信号FWS，及一第三端， 用以根据第一写入控制信号FWS，输出调整过的双倍数据速率数据DDRD3”的奇数项数据 DDRD3”_0至第一奇数项输入寄存器306 ；第二开关3164具有一第一端，耦接于第二多路复用器3030的输出端，一第二端，用以接收第一写入控制信号FWS，及一第三端，用以根据第一写入控制信号FWS，输出调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E至第一偶数项输入寄存器308。如图;3B和图3D所示，第三开关3182具有一第一端，耦接于第三奇数寄存器3046 的输出端，一第二端，用以接收第二写入控制信号SWS，及一第三端，用以根据第二写入控制信号SWS，输出对应于调整过的双倍数据速率数据DDRD3”的奇数项数据DDRD3”_0的掩膜阻隔信号MDDRD3”_0至第一奇数项输入寄存器306 ；第四开关3184具有一第一端，耦接于第四多路复用器3050的输出端，一第二端，用以接收第二写入控制信号SWS，及一第三端， 用以根据第二写入控制信号SWS，输出对应于调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E的掩膜阻隔信号MDDRD3”_E至第一偶数项输入寄存器308。因此，第一奇数项输入寄存器306即可透过掩膜阻隔信号MDDRD3”_0阻隔调整过的双倍数据速率数据DDRD3”的奇数项数据DDRD3”_0中的部分奇数项数据，并将奇数项数据DDRD3”_0中没有被阻隔的奇数项数据，通过连接一存储器的奇数区块的二奇数差动总线OB、OBB写入至存储器的奇数区块。第一偶数项输入寄存器308即可通过掩膜阻隔信号 MDDRD3”_E阻隔调整过的双倍数据速率数据DDRD3”的偶数项数据DDRD3”_E中的部分偶数项数据，并将偶数项数据DDRD3”_E中没有被阻隔的偶数项数据，透过连接存储器的偶数区块的二偶数差动总线EB、EBB写入至存储器的偶数区块。如图3C所示，第一输入缓冲器3022接收单倍数据速率数据SDRD3，并输出一第二单倍数据速率数据SDRD3’ ；第一多路复用器30M根据单倍数据速率信号SDR，决定输出地端GND的信号。第二奇数寄存器30 接收第二单倍数据速率数据SDRD3’，并输出一调整过的单倍数据速率数据SDRD3”。此时，因为第二偶数寄存器30 系接收地端GND的信号，所以第二偶数寄存器30 关闭。如图3C所示，第二输入缓冲器3042接收对应于单倍数据速率数据SDRD3的掩膜阻隔信号MSDRD3，并输出对应于单倍数据速率数据SDRD3的第一掩膜阻隔信号MSDRD3，；第三多路复用器3044根据单倍数据速率信号SDR，决定输出地端GND的信号。第三奇数寄存器3046接收对应于第二单倍数据速率数据SDRD3，的第一掩膜阻隔信号MSDRD3，，并输出对应于调整过的单倍数据速率数据SDRD3”的掩膜阻隔信号MSDRD3”。此时，因为第三偶数寄存器3048接收地端GND的信号，所以第三偶数寄存器3048关闭。请参照图3E，图3E为说明当电路架构300接收单倍数据速率数据SDRD3时，第一开关3162、第二开关3164、第三开关3182、第四开关3184的状态的示意图。如图3E所示， 当电路架构300接收单倍数据速率数据SDRD3时，第一开关3162、第二开关3164、第三开关 3182、第四开关3184根据单倍数据速率数据SDRD3的最后一比特B0，开启与关闭。因此， 如图3C所示，当第一开关3162开启与第二开关3164关闭时，调整过的单倍数据速率数据 SDRD3”会通过第一开关3162输入至第一奇数项输入寄存器306 ；当第一开关3162关闭与第二开关3164开启时，调整过的单倍数据速率数据SDRD3”会通过第二开关3164输入至第一偶数项输入寄存器308。另外，如图3C所示，当第三开关3182开启与第四开关3184关闭时，掩膜阻隔信号MSDRD3”会通过第三开关3182输入至第一奇数项输入寄存器306，当第四开关3184开启与第三开关3182关闭时，掩膜阻隔信号MSDRD3”会透过第四开关3184输入至第一偶数项输入寄存器308。注意的是，本发明第一开关3162 第四开关3084的开启与关闭不限于图3E的情形，于其他实施例中，亦可使用相反的逻辑规则开启与关闭第一开关 3162 第四开关3084。因此，第一奇数项输入寄存器306即可通过掩膜阻隔信号MSDRD3”阻隔调整过的单倍数据速率数据SDRD3”的部分数据，并将单倍数据速率数据SDRD3”中没有被阻隔的数据，通过二奇数差动总线0Β、0ΒΒ写入至存储器的奇数区块。第一偶数项输入寄存器308即可通过掩膜阻隔信号MSDRD3”阻隔调整过的单倍数据速率数据SDRD3”中的部分数据，并将单倍数据速率数据SDRD3”中没有被阻隔的数据，通过二偶数差动总线EB、EBB写入至存储器的偶数区块。请参照图4A、图4B、图4C和图4D，图4A为说明电路架构300读出第一双倍数据速率数据DDRD4的示意图，图4B为说明电路架构300读出单倍数据速率数据SDRD4的示意图，图4C为说明当电路架构300读出第一双倍数据速率数据DDRD4时，第五开关3222和第六开关32M的状态的示意图，图4D为说明当电路架构300读出单倍数据速率数据SDRD4 时，第五开关3222和第六开关32 的状态的示意图。如图4A和图4C所示，因为第五开关3222和第六开关32M皆为开启，所以第五开关3222输出第一奇数项输出寄存器310输出的双倍数据速率数据DDRD4”的奇数项数据DDRD4”_0，且第六开关32M输出第一偶数项输出寄存器312输出的双倍数据速率数据DDRD4”的偶数项数据DDRD4”_E，其中第一奇数项输出寄存器310由二奇数差动总线OB、OBB接收双倍数据速率数据DDRD4”的奇数项数据DDRD4”_0，以及第一偶数项输出寄存器312由二偶数差动总线EB、EBB接收双倍数据速率数据DDRD4”的偶数项数据DDRD4”_E。排程缓冲器3242耦接于读出开关电路322，用以排程并调整双倍数据速率数据DDRD4”的奇数项数据DDRD4”_0及DDRD4”的偶数项数据 DDRD4”_E成为一双倍数据速率寄存数据DDRD4’，以及调整双倍数据速率寄存数据DDRD4’ ； 离线驱动电路3244用以提高双倍数据速率寄存数据DDRD4’的准确性，并输出第一双倍数据速率数据DDRD4。如图4D所示，当电路架构300读出单倍数据速率数据SDRD4时，第五开关3222和第六开关32M根据单倍数据速率数据SDRD4的最后一比特B0，开启与关闭。因此，如图4B 所示，当第五开关3222开启与第六开关32M关闭时，单倍数据速率数据SDRD4”通过二奇数差动总线OB、OBB由存储器的奇数区块输入至第一奇数项输出寄存器310。而单倍数据速率数据SDRD4”再透过第五开关3222输入至排程缓冲器3242。当第五开关3222关闭与第六开关32M开启时，单倍数据速率数据SDRD4”通过二偶数差动总线EB、EBB由存储器的偶数区块输入至第一偶数项输出寄存器312。而单倍数据速率数据SDRD4”再通过第六开关 3224输入至排程缓冲器3242。注意的是，本发明第五开关3222和第六开关32M的开启与关闭不限于图4D的情形，在其他实施例中，亦可使用相反的逻辑规则开启与关闭第五开关 3222和第六开关。排程缓冲器3242调整第一奇数项输出寄存器310输出的单倍数据速率数据SDRD4”及第一偶数项输出寄存器312输出的单倍数据速率数据SDRD4”成为一单倍数据速率寄存数据SDRD4’ ；离线驱动电路3244用以提高单倍数据速率寄存数据SDRD4’的准确性， 并输出第一单倍数据速率数据SDRD4。综上所述，本发明所提供的双倍/单倍数据速率电路共存的电路架构，在写入双倍数据速率数据及单倍数据速率数据时，可共用同一存储器。因此，本发明可解决在现有技术中，双倍数据速率电路和单倍数据速率电路无法共用一存储器的问题。如此，在存储器芯片轻薄短小的趋势下，本发明将具有较现有技术高的竞争优势。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种适用于双倍/单倍数据速率的存储器存取电路，其特征在于，包含一数据写入电路，用以接收一双倍数据速率数据或一单倍数据速率数据，并输出一调整过的双倍数据速率数据的奇数项数据及偶数项数据或一调整过的单倍数据速率数据；以及一第一写入开关电路，用以当该数据写入电路接收该双倍数据速率数据时，输出该调整过的双倍数据速率数据的奇数项数据至一存储器的奇数区块，及输出该调整过的双倍数据速率数据的偶数项数据至该存储器的偶数区块，以及当该数据写入电路接收该单倍数据速率数据时，输出该调整过的单倍数据速率数据至该存储器的奇数区块或该存储器的偶数区块。
2.根据权利要求1所述的存储器存取电路，其特征在于，还包含一第一奇数项输入寄存器，耦接该第一写入开关电路以及连接该存储器的奇数区块的二奇数差动总线，用以寄存该第一写入开关电路输出的该调整过的双倍数据速率数据的奇数项数据及该调整过的单倍数据速率数据；以及一第一偶数项输入寄存器，耦接该第一写入开关电路以及连接该存储器的偶数区块的二偶数差动总线，用以寄存该第一写入开关电路输出的该调整过的双倍数据速率数据的偶数项数据及该调整过的单倍数据速率数据。
3.根据权利要求2所述的存储器存取电路，其特征在于，还包含一掩膜信息电路，用以接收对应于该双倍数据速率数据或该单倍数据速率数据的掩膜阻隔信号，并输出对应于该调整过的双倍数据速率数据的奇数项数据、偶数项数据或该调整过的单倍数据速率数据的掩膜阻隔信号；一第二写入开关电路，用以当该数据写入电路接收该双倍数据速率数据时，输出对应于该调整过的双倍数据速率数据的奇数项数据的掩膜阻隔信号至该第一奇数项输入寄存器，及输出对应于该调整过的双倍数据速率数据的偶数项数据的掩膜阻隔信号至该第一偶数项输入寄存器，以及当该数据写入电路接收该单倍数据速率数据时，输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号至该第一奇数项输入寄存器或该第一偶数项输入寄存器。
4.根据权利要求3所述的存储器存取电路，其特征在于，其中对应于该调整过的双倍数据速率数据的奇数项数据的掩膜阻隔信号用以阻隔该调整过的双倍数据速率数据的奇数项数据的部分数据输出至该存储器的奇数区块；对应于该调整过的双倍数据速率数据的偶数项数据的掩膜阻隔信号用以阻隔该调整过的双倍数据速率数据的偶数项数据的部分数据输出至该存储器的偶数区块；以及对应于该调整过的单倍数据速率数据的掩膜阻隔信号用以阻隔该调整过的单倍数据速率数据的部分数据输出至该存储器的奇数区块或该存储器的偶数区块。
5.根据权利要求3所述的存储器存取电路，其特征在于，还包含一写入开关控制电路，用以根据一双倍数据速率信号、一单倍数据速率信号及该数据写入电路接收的单倍数据速率数据的最后一比特，控制该第一写入开关电路及该第二写入开关电路。
6.根据权利要求5所述的存储器存取电路，其特征在于，其中当该数据写入电路接收的单倍数据速率数据的最后一比特为逻辑0时，该第一写入开关电路输出该调整过的单倍数据速率数据至该第一奇数项输入寄存器，且该第二写入开关电路输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号至该第一奇数项输入寄存器；以及当该数据写入电路接收的单倍数据速率数据的最后一比特为逻辑1时，该第一写入开关电路输出该调整过的单倍数据速率数据至该第一偶数项输入寄存器，且该第二写入开关电路输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号至该第一偶数项输入寄存ο
7.根据权利要求5所述的存储器存取电路，其特征在于，其中当该数据写入电路接收的单倍数据速率数据的最后一比特为逻辑1时，该第一写入开关电路输出该调整过的单倍数据速率数据至该第一奇数项输入寄存器，且该第二写入开关电路输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号至该第一奇数项输入寄存器；以及当该数据写入电路接收的单倍数据速率数据的最后一比特为逻辑0时，该第一写入开关电路输出该调整过的单倍数据速率数据至该第一偶数项输入寄存器，且该第二写入开关电路输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号至该第一偶数项输入寄存ο
8.根据权利要求1所述的存储器存取电路，其特征在于，还包含一读出开关电路，根据一读出控制信号，输出来自该存储器的奇数区块的双倍数据速率数据的奇数项数据及来自该存储器的偶数区块的双倍数据速率数据的偶数项数据，或输出来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据；及一数据读出电路，用以排程并调整该读出开关电路输出的双倍数据速率数据的奇数项数据及双倍数据速率数据的偶数项数据成为一第一双倍数据速率数据，并输出该第一双倍数据速率数据，以及调整该读出开关电路输出的单倍数据速率数据为一第一单倍数据速率数据，并输出该第一单倍数据速率数据。
9.根据权利要求8所述的存储器存取电路，其特征在于，还包含一第一奇数项输出寄存器，耦接该读出开关电路以及连接该存储器的奇数区块的二奇数差动总线；以及一第一偶数项输出寄存器，耦接该读出开关电路以及连接该存储器的偶数区块的二偶数差动总线。
10.根据权利要求8所述的存储器存取电路，其特征在于，还包含一读出开关控制电路，用以根据一双倍数据速率信号、一单倍数据速率信号、来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据的最后一比特及一同步信号，输出该读出控制信号。
11.根据权利要求10所述的存储器存取电路，其特征在于，其中当来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据的最后一比特为逻辑0时，该读出开关电路输出来自该存储器的奇数区块的单倍数据速率数据； 以及当来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据的最后一比特为逻辑1时，该读出开关电路输出来自该存储器的偶数区块的单倍数据速率数据。
12.根据权利要求10所述的存储器存取电路，其特征在于，其中当来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据的最后一比特为逻辑1时，该读出开关电路输出来自该存储器的奇数区块的单倍数据速率数据； 以及当来自该存储器的奇数区块或来自该存储器的偶数区块的单倍数据速率数据的最后一比特为逻辑0时，该读出开关电路输出来自该存储器的偶数区块的单倍数据速率数据。
13.根据权利要求1所述的存储器存取电路，其特征在于，其中该数据写入电路包含 一第一输入缓冲器，具有一第一端，用以接收该双倍数据速率数据及该单倍数据速率数据，及一第二端，用以输出一第二双倍数据速率数据及一第二单倍数据速率数据；一第一多路复用器，具有一第一端，耦接于该第一输入缓冲器的第二端，一第二端，耦接于一地端，及一输出端，其中该第一多路复用器根据一双倍数据速率信号及一单倍数据速率信号，决定输出该第二双倍数据速率数据的偶数项数据或该地端的信号；一第二奇数寄存器，具有一第一端，耦接于该第一输入缓冲器的输出端，用以接收该第二双倍数据速率数据的奇数项数据及该第二单倍数据速率数据，及一第二端，用以输出该调整过的双倍数据速率数据的奇数项数据及该调整过的单倍数据速率数据；一第二偶数寄存器，具有一第一端，耦接于该第一多路复用器的输出端，用以接收该第二双倍数据速率数据的偶数项数据，及一第二端，用以输出该调整过的双倍数据速率数据的偶数项数据；及一第二多路复用器，具有一第一端，耦接于该第二奇数寄存器的输出端，一第二端，耦接于该第二偶数寄存器的输出端，及一输出端，其中该第二多路复用器根据该双倍数据速率信号及该单倍数据速率信号，决定输出该调整过的双倍数据速率数据的偶数项数据或该调整过的单倍数据速率数据。
14.根据权利要求3所述的存储器存取电路，其特征在于，其中该掩膜信息电路包含 一第二输入缓冲器，具有一第一端，用以接收该对应于该双倍数据速率数据及该单倍数据速率数据的掩膜阻隔信号，及一第二端，用以输出对应于该双倍数据速率数据及该单倍数据速率数据的第一掩膜阻隔信号；一第三多路复用器，具有一第一端，耦接于该第二输入缓冲器的第二端，一第二端，耦接于该地端，及一输出端，其中该第三多路复用器根据一单倍数据速率信号及一双倍数据速率信号，决定输出该地端的信号或对应于该第二双倍数据速率数据的偶数项数据的第一掩膜阻隔信号；一第三奇数寄存器，具有一第一端，耦接于该第二输入缓冲器的第二端，用以接收对应于该第二双倍数据速率数据的奇数项数据的第一掩膜阻隔信号及对应于该单倍数据速率数据的第一掩膜阻隔信号，及一第二端，用以输出对应于该调整过的双倍数据速率数据的奇数项数据及该调整过的单倍数据速率数据的掩膜阻隔信号；一第三偶数寄存器，具有一第一端，耦接于该第三多路复用器的输出端，用以接收对应于该第二双倍数据速率数据的偶数项数据的第一掩膜阻隔信号，及一第二端，用以输出对应于该调整过的双倍数据速率数据的偶数项数据的掩膜阻隔信号；及一第四多路复用器，具有一第一端，耦接于该第三奇数寄存器的输出端，一第二端，耦接于该第三偶数寄存器的输出端，及一输出端，其中该第四多路复用器根据该单倍数据速率信号及该双倍数据速率信号，决定输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号或该调整过的双倍数据速率数据的偶数项数据的掩膜阻隔信号。
15.根据权利要求1所述的存储器存取，其特征在于，其中该第一写入开关电路包含 一第一开关，具有一第一端，耦接于该第二奇数寄存器的输出端，一第二端，用以接收一第一写入控制信号，及一第三端，用以根据该第一写入控制信号，输出该调整过的双倍数据速率数据的奇数项数据及该调整过的单倍数据速率数据；及一第二开关，具有一第一端，耦接于该第二多路复用器的输出端，一第二端，用以接收该第一写入控制信号，及一第三端，用以根据该第一写入控制信号，输出该调整过的双倍数据速率数据的偶数项数据及该调整过的单倍数据速率数据。
16.根据权利要求3所述的存储器存取，其特征在于，其中该第二写入开关电路包含 一第三开关，具有一第一端，耦接于该第三奇数寄存器的输出端，一第二端，用以接收一第二写入控制信号，及一第三端，用以根据该第二写入控制信号，输出对应于该调整过的双倍数据速率数据的奇数项数据及该调整过的单倍数据速率数据的掩膜阻隔信号；及一第四开关，具有一第一端，耦接于该第四多路复用器的输出端，一第二端，用以接收该第二写入控制信号，及一第三端，用以根据该第二写入控制信号，输出对应于该调整过的单倍数据速率数据的掩膜阻隔信号及该调整过的双倍数据速率数据的偶数项数据的掩膜阻隔信号。
17.根据权利要求9所述的存储器存取，其特征在于，其中该读出开关电路包含 一第五开关，具有一第一端，耦接于该第一奇数项输出寄存器，一第二端，用以接收该读出控制信号，及一第三端，用以根据该读出控制信号，输出该第一奇数项输出寄存器输出的双倍数据速率数据的奇数项数据及该第一奇数项输出寄存器输出的单倍数据速率数据； 及一第六开关，具有一第一端，耦接于该第一偶数项输出寄存器，一第二端，用以接收该读出控制信号，及一第三端，用以根据该读出控制信号，输出该第一偶数项输出寄存器输出的双倍数据速率数据的偶数项数据及该第一偶数项输出寄存器输出的单倍数据速率数据。
18.根据权利要求9所述的存储器存取，其特征在于，其中该数据读出电路包含一排程缓冲器，耦接于该读出开关电路，用以排程并调整该第一奇数项输出寄存器输出的双倍数据速率数据的奇数项数据及该第一偶数项输出寄存器输出的双倍数据速率数据的偶数项数据成为一双倍数据速率寄存数据，和调整该双倍数据速率寄存数据，以及调整该第一奇数项输出寄存器输出的单倍数据速率数据和该第一偶数项输出寄存器输出的单倍数据速率数据，成为一单倍数据速率寄存数据；及一离线驱动电路，用以提高该双倍数据速率寄存数据的准确性，以产生并输出该第一双倍数据速率数据，及提高该单倍数据速率寄存数据的准确性，以产生并输出该第一单倍数据速率数据。
全文摘要
本发明公开一种适用于双倍/单倍数据速率的存储器存取电路，包含一数据写入电路及一第一写入开关电路。该数据写入电路接收一双倍数据速率数据或一单倍数据速率数据，并输出一调整过的双倍数据速率数据的奇数项数据及偶数项数据或一调整过的单倍数据速率数据。该第一写入开关电路当该数据写入电路接收该双倍数据速率数据时，输出该调整过的双倍数据速率数据的奇数项数据至一存储器的奇数区块，及输出该调整过的双倍数据速率数据的偶数项数据至该存储器的偶数区块，以及当该数据写入电路接收该单倍数据速率数据时，输出该调整过的单倍数据速率数据至该存储器的奇数区块或偶数区块。
文档编号G11C7/22GK102568560SQ20111046116
公开日2012年7月11日 申请日期2011年12月29日 优先权日2011年9月13日
发明者张家玮, 胡致晖, 袁德铭 申请人:钰创科技股份有限公司