专利名称：非易失性存储单元、非易失性存储单元阵列、以及其制造方法
技术领域：
本发明涉及，包括根据被施加的电信号而发生电阻值的可逆变化的电阻变化元件以及具有双向性的整流特性的二极管元件的非易失性存储单元、配置多个该非易失性存储单元而构成的非易失性存储单元阵列、以及该非易失性存储单元阵列的制造方法。
背景技术：
近些年，随着电气化设备的数字技术的进展，越来越提高用于保存音乐、图像、信息等的数据的大容量且非易失性的存储器件的需求。对于满足这样的需求的一个方案，将因被施加的电脉冲而发生电阻值的变化且一直保持其状态的电阻变化层利用于存储单元的、非易失性存储器件(以下，称为ReRAM)被注目。这是因为，具有如下特征的缘故，即，作为存储单元的结构比较简单、容易实现高密度化、以及与以往的半导体过程容易匹配等。对于这样的ReRAM，需要确定即使将存储单元成为细微化也能够稳定且高再现性地产生设计的电阻值的变化的材料、以及其制作过程。这样的材料和制作过程的研究开发非常积极。对于该ReRAM，提出了层叠结构的存储单元阵列，以作为能够实现更高密度的集成化的结构。图16示出专利文献1以及2所记载的以往的层叠结构的存储单元阵列、一个存储单元的放大图、以及该存储单元的等效电路图。该存储单元阵列包括层叠体，多个导电层 (N型多晶硅)1511和多个层间绝缘膜1512交替层叠；圆筒状的电阻变化层1515，被形成为与层叠体垂直交叉；圆筒状的金属层1516，被形成为与电阻抗变化层1515的内周接触；柱状电极1517，被形成为与圆筒状的金属层1516的内周接触；P型多晶硅层1513，介于圆筒状的电阻变化层1515与N型多晶硅层1511之间，且与N型多晶硅层1511接触；以及，金属硅化层1514，与P型多晶硅层1513接触。在构成该存储单元阵列的一个该存储单元中，由金属层1516、电阻变化层1515、 金属硅化层1514的层叠体作为电阻变化元件来发挥功能，由P型多晶硅层1513和N型多晶硅层1511的层叠体作为PN 二极管来发挥功能。并且，图17示出专利文献3所记载的以往的层叠结构的存储单元阵列。该存储单元阵列包括层叠体，多个导电层1611和多个层间绝缘膜1612交替层叠；圆筒状的电阻变化层1613，被形成为与层叠体垂直交叉；圆筒状的第一金属层1614，被形成为与电阻抗变化层1613的内周接触；圆筒状的第二金属层1615，被形成为与电阻抗变化层1614的内周接触；以及，柱状电极1616，被形成为与第二金属层1615的内周接触。现有技术文献专利文献专利文献1 (日本)特开2008-181978号公报专利文献2 (日本)特开2009-135328号公报
专利文献3 (日本)特开2009-135489号公报
发明概要发明要解决的技术问题然而，对于专利文献1、2的结构，需要将向接触孔中埋入各种材料的工序，对金属硅化层1514、电阻变化层1515、金属层1516、以及柱状电极1517进行共四次。对于专利文献 3的结构，需要将向接触孔中埋入各种材料的工序，对金属硅化层1613、电阻变化层1614、 金属层1615、以及柱状电极1616进行共四次，存在过程变得复杂的问题。
发明内容
本发明的目的在于，提供过程简单且具有稳定的存储性能的非易失性存储单元、 非易失性存储单元阵列、以及其制造方法。用于解决技术问题的手段为了解决所述的问题，本发明的实施方案之一涉及的非易失性存储单元，柱状电极，被配置为与衬底主面垂直；第一导电层，被配置为与所述衬底主面平行；半导体层，被配置为在层叠方向上与所述第一导电层接触；第二导电层，被配置为在层叠方向上与所述半导体层接触；电阻变化层，被设置在所述柱状电极与所述第一导电层之间，且根据被施加的电信号而发生电阻值的可逆变化；氧化物绝缘层，被设置在所述柱状电极与所述半导体层之间，且具有与所述半导体层相同的母体元素；以及绝缘层，被设置在所述柱状电极与所述第二导电层之间。在此，也可以是，所述半导体层，被配置在所述第一导电层上，所述第二导电层，被配置在所述半导体层上，所述电阻变化层具有与所述第一导电层相同的母体元素。并且，也可以是，所述电阻变化层的结构为第一电阻变化层和第二电阻变化层被层叠在与所述衬底主面平行的方向上，所述第一电阻变化层具有第一金属氧化物，所述第二电阻变化层具有第二金属氧化物，所述第二金属氧化物的缺氧度比所述第一金属氧化物的缺氧度大。在这样的结构中，由柱状电极、电阻变化层、以及第一导电层，在与衬底的主面平行的方向上构成电阻变化元件，由第一导电层、半导体层、第二导电层，在与衬底的主面垂直的方向上，构成具有双向性的整流特性的二极管元件，从而构成电阻变化元件与所述二极管元件串联连接的非易失性存储单元。本发明的实施方案之一涉及的非易失性存储单元阵列，多个柱状电极，被配置为与衬底主面垂直；多个层叠体与多个层间绝缘膜交替层叠的层叠结构，所述多个层叠体由第一导电层、半导体层以及第二导电层构成，所述第一导电层被配置为与所述衬底主面平行，所述半导体层被配置为在层叠方向上与所述第一导电层接触，所述第二导电层被配置为在层叠方向上与所述半导体层接触；电阻变化层，被设置在所述柱状电极与各个所述第一导电层之间，且根据被施加的电信号而发生电阻值的可逆变化；氧化物绝缘层，被设置在所述柱状电极与各个所述半导体层之间，且具有与所述半导体层相同的母体元素；以及绝缘层，被设置在所述柱状电极与各个所述第二导电层之间。本发明的实施方案之一涉及的非易失性存储单元阵列的制造方法，包括工序a， 在衬底上，将层间绝缘膜、第一导电层、半导体层、以及第二导电层层叠为与所述衬底的主面平行，从而形成层叠结构，进一步，将与所述层叠结构相同的一个以上的层叠结构形成为与所述衬底的主面平行；工序b，形成带状沟槽，该带状沟槽在层叠方向上贯通所述层叠结构；工序c，通过使在所述带状沟槽中暴露的所述层叠结构的表层氧化，在所述第一导电层的表层形成根据被提供的电信号而发生电阻值的可逆变化的电阻变化层的同时，在所述半导体层、所述第二导电层的表层分别形成绝缘膜；工序d，向所述带状沟槽埋入多晶硅，并通过蚀刻来去除所述多晶硅的一部分，从而形成接触孔；工序e，通过向所述接触孔埋入导电性材料，从而在所述接触孔中形成连接于所述电阻变化层的柱状电极；工序f，去除所述带状沟槽内的所述多晶硅的残留部分；以及工序g，使在所述带状沟槽内的所述多晶硅的残留部分被去除而成的空间暴露的所述第一导电层氧化，从而形成绝缘膜。本发明的实施方案之一涉及的非易失性存储单元阵列的制造方法，包括工序a， 在衬底上，将层间绝缘膜、第一导电层、半导体层、以及第二导电层层叠为与所述衬底的主面平行，从而形成层叠结构，进一步，将与所述层叠结构相同的一个以上的层叠结构形成为与所述衬底的主面平行；工序b，形成多个带状沟槽，该多个带状沟槽在层叠方向上贯通多个所述层叠结构；工序h，通过使在所述多个带状沟槽的侧面暴露的所述层叠结构的侧面表层氧化，在所述第一导电层的侧面表层形成第二电阻变化层的同时，在所述半导体层、所述第二导电层的侧面表层分别形成绝缘膜；工序d，向所述带状沟槽埋入多晶硅，并通过蚀刻来去除所述多晶硅的一部分，从而形成接触孔；工序i，在所述接触孔的内壁，形成根据被提供的电信号而发生电阻值的可逆变化的第一电阻变化层；工序j，通过向所述接触孔埋入导电性材料，从而在所述接触孔中形成连接于所述第一电阻变化层的柱状电极；工序 f，去除所述带状沟槽内的所述多晶硅的残留部分；以及工序g，使在所述带状沟槽内的所述多晶硅的残留部分被去除而成的空间暴露的所述第一导电层氧化，从而形成绝缘膜。发明效果本发明涉及的存储单元以及存储单元阵列是，形成接触孔之后，对导电层的一部分进行氧化处理来形成电阻变化层，从而制造的，因此能够实现制造工序的简化。并且，容易控制膜厚的均勻性，非易失性存储单元阵列的可靠性提高。并且，通过串联连接二极管， 能够电分离，以使相邻的存储单元间的串扰抑制。
图IA是本发明的实施例1涉及的非易失性存储单元的截面图。图IB是本发明的实施例1涉及的非易失性存储单元的等效电路图。图IC是本发明的实施例1涉及的非易失性存储单元的斜视图。图ID是本发明的实施例1的变形例涉及的非易失性存储单元的斜视图。图2A是本发明的实施例2涉及的非易失性存储单元阵列的斜视图。图2B是本发明的实施例2涉及的非易失性存储单元阵列的A-A'截面图。图2C是本发明的实施例2涉及的非易失性存储单元阵列的B-B'截面图。图3是本发明的实施例2涉及的非易失性存储单元阵列的等效电路图。图4是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图5是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图6是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。
图7是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的主要部分的分解斜视图。图8是示出本发明的实施例2涉及的用于非易失性存储单元阵列的材料的氧化的进展速度的图表。图9是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图10是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图11是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图12是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图13是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的斜视图。图14是本发明的实施例2涉及的非易失性存储单元阵列的制造工序中的主要部分的分解斜视图。图15A是本发明的实施例2的变形例涉及的非易失性存储单元阵列的斜视图。图15B是本发明的实施例2的变形例涉及的非易失性存储单元阵列的A-A'截面图。图16是以往例涉及的非易失性存储单元阵列的截面图、以及存储单元的放大图和等效电路图。图17是以往例涉及的非易失性存储单元的截面图。
具体实施例方式以下，参照
本发明的实施例。(实施例1)图IA至图IC示出本发明的实施例1涉及的非易失性存储单元10。图IA是非易失性存储单元10的截面图，图IB是非易失性存储单元10的等效电路图，图IC是非易失性存储单元10的斜视图。如图IA以及图IC所示，非易失性存储单元10，由柱状电极12、层间绝缘膜16、电阻变化层14、第一导电层13、半导体层17、第二导电层18构成。在第一导电层13的一部分，形成有第一电阻变化层13a、第二电阻变化层13b、绝缘层13c。电阻变化层14，由第一电阻变化层13a和第二电阻变化层1 构成。在半导体层17以及第二导电层18的一部分， 形成有绝缘层17a、17b、18a、18b。层间绝缘膜16被形成为与衬底的主面(没有图示)平行，在层叠方向上配置与层间绝缘膜16接触的第一导电层13，在层叠方向上配置与第一导电层I3接触的半导体层 17，在层叠方向上配置与半导体层17接触的第二导电层18。对于第一导电层13、半导体层 17、第二导电层18，可以按照图IA以及图IC所示的顺序层叠，并且，也可以按照相反的顺序层置。由柱状电极12、电阻变化层14、以及第一导电层13，在与衬底的主面平行的方向上，构成电阻变化元件15 ；由第一导电层13、半导体层17、第二导电层18，在与衬底的主面垂直的方向上，构成具有双向性的整流特性的MSM(Metal-Semiconductor-Metal 金属-半导体-金属)型的二极管元件19，从而构成如图IB的等效电路图所示的、电阻变化元件15 与所述二极管元件19串联连接的非易失性存储单元10。而且，在图IB中，柱状电极12和第二导电层18分别被描述为布线。在非易失性存储单元10中，电阻变化层14被构成为介于柱状电极12与第一导电层13之间。并且，电阻变化层14，具有根据被施加的电信号而变化为电阻值不同的两个以上的状态的特性，能够从一个状态有选择地变化为其他的状态。因此，非易失性存储单元 10，通过将驱动电压或驱动电流施加到柱状电极12与第一导电层13之间，从而能够使柱状电极12与第一导电层13之间的电阻值有选择地发生变化。典型地说，电阻变化层14，具有电阻值相对高的高电阻状态、以及电阻值相对低的低电阻状态这两个状态。此时，非易失性存储单元10，通过被施加规定的阈值以上的驱动电压或驱动电流，从高电阻状态变化为低电阻状态，或者，从低电阻状态变化为高电阻状态。能够由缺氧型的金属氧化物构成电阻变化层14。该金属氧化物的母体金属，优选的是钽(Ta)、铪(Hf)、钛(Ti)、钨(W)、镍(Ni)、铁(Fe)等的过度金属。在此，缺氧型的金属氧化物是指，含氧量比具有化学量论组成的金属氧化物(通常为绝缘体)的组成少的金属氧化物，通常，许多缺氧型的金属氧化物进行像半导体那样的动作。通过将以所述的例子来示出的母体金属的缺氧型氧化物利用于电阻变化层14，从而能够使二值的电阻值间的电阻变化高再现性且稳定地进行工作。从电阻变化层14与柱状电极12的界面开始，越靠近第一导电层13，电阻变化层 14的含氧量就越低。若通过氧化处理来形成电阻变化层14，则能够如下形成，S卩，随着离柱状电极12远，电阻变化层14的含氧量连续减少。这是因为，在氧化处理工艺中，随着离接触孔远，侵入第一导电层13的内部的氧的量减少的缘故。其中，含氧量相对高的层为第一电阻变化层13a，含氧量相对低的层为第二电阻变化层13b。在此情况下，根据离进行氧化处理的面的距离，含氧量逐渐减少，因此，不成为如图IA示出的明显的层叠结构。但是，由于重要的是第一电阻变化层13a的区域的含氧量比第二电阻变化层1 大，因此，为了便于理解，利用层叠结构来图示。而且，也可以以不同的条件来进行两次氧化处理工艺，来形成为第一电阻变化层 13a的含氧量与第二电阻变化层13b的含氧量的差异更明显。被推测为，第一电阻变化层13a，通过被施加正的驱动电压或驱动电流(电流从第一电阻变化层13a向第二电阻变化层13b的方向流动)，从第二电阻变化层1 接受氧离子，从而成为高电阻化。与此相反，被推测为，通过被施加负的驱动电压或驱动电流，第一电阻变化层13a，将接受到的氧离子向第二电阻变化层1 扩散，从而成为低电阻化。而且，对于第一电阻变化层13a的低电阻化，也可以仅在第一电阻变化层13a的一部分的区域发生。对于以上的第二电阻变化层的作用以及成为其依据的实验数据，由于在本申请的申请人所申请的发明涉及的国际公开第2008/149484号(专利文献4)中有详细说明，因此请参考其详细说明。而且，电阻变化层14，不仅限于两层。也可以为了使由单层构成的电阻变化层14 出现电阻变化现象，而对电阻变化层14进行成型工序(向电阻变化层14施加正或负的、比通常工作时施加的电压高的电压一次或多次，在施加正的电压的界面近旁电气性地形成含氧量大的层的工序)。对于第一导电层13，也可以利用含氧量少的缺氧型的金属氧化物(例如，比电阻在IOm Ω · cm以下)或不含有氧的金属。在前者的情况下，具有根据第一导电层13容易形成电阻变化层14的优点。在后者的情况下，由于第一导电层13的电阻变低，因此具有能够减少消耗功率的优点。例如，半导体层17由SiNy构成。SiNy是所谓氮化硅，y的值表示氮化的程度(组成比)，并且，SiNy的导电特性，因y的值而发生大的变化。具体而言，在所谓化学量论组成上(y = 1.33，即Si3N4)为绝缘体，但是，据此，通过将氮的比率变小(即，将y的值变小)， SiNy逐渐作为半导体来作用。对于半导体层17，也可以利用非晶Si以及其他的半导体材料。第一导电层13以及第二导电层18分别为，与半导体层17接触来形成肖特基结的材料，由第一导电层13、半导体层17、和第二导电层18构成MSM 二极管。第二导电层18，也可以由TiN、TaN等构成。例如，由TaOx的第一导电层13、SiNy的半导体层17、TaN的第二导电层18构成的 MSM 二极管，针对施加电压具有双向性的整流特性，能够提供击穿电流大的电流抑制元件， 并且，能够容易制作组合该二极管元件和电阻变化元件的可靠性高的非易失性存储元件以及非易失性存储装置。在层间绝缘膜16上，依次层叠第一导电层13、半导体层17、第二导电层18，形成在层叠方向上贯通由第一导电层13、半导体层17、第二导电层18构成的层叠体和层间绝缘膜 16的接触孔后，对接触孔中暴露的第一导电层13的一部分进行氧化处理，从而形成电阻变化层14。据此，向接触孔埋入材料的工序，只有埋入柱状电极12的工序，因此能够实现过程的简化。并且，由于通过氧化处理形成电阻变化层14，因此具有能够容易进行电阻变化层 14的膜厚控制的优点。进而，在将第一导电层13氧化的同时，接触孔中暴露的半导体层17的SiNy层的一部分也被氧化，在表面形成由SiO2构成的绝缘层17a，半导体层17与柱状电极12之间被绝缘，并且，第二导电层18的TaN以及TiN等的接触孔中暴露的部分也同时被氧化，形成由 TaON以及TiON等构成的绝缘层18a，第二导电层18与柱状电极12间被绝缘。柱状电极12，由导电性高的材料(例如，比电阻在ΙΟπιΩ 以下)、且柱状电极12 的主要金属材料的标准电极电位比构成电阻变化层14的金属的标准电极电位高的材料构成即可。针对所述的电阻变化材料，作为柱状电极12的材料的具体例，可以举出白金(Pt)、 铱(Ir)、钯(Pd)、铜(Cu)、钨(W)(但是，除了电阻变化层为钨氧化物时以外)等。而且，柱状电极12也可以是，在由钨(W)等构成的导电体的外周面以所述的举例的材料来形成薄的皮膜的结构。优选的是，用于柱状电极12的金属的标准电极电位，比用于第一导电层13以及电阻变化层14的金属的标准电极电位高，这是因为，柱状电极12比电阻变化层14不易氧化， 因此主要发生与柱状电极12的界面近旁的电阻变化层14的氧化还原反应，第一电阻变化层13a的含氧量发生变化，从而电阻变化现象稳定。如上所述，根据本实施例1的结构，通过一个氧化工艺，在形成电阻变化层14的同时，形成用于将半导体层17、第二导电层18分别从柱状电极12电分离的绝缘膜，因此能够实现制造工序的简化。并且，容易控制电阻变化层的膜厚的均勻性，非易失性存储单元阵列的可靠性提高。
(实施例1的变形例)其次，说明本发明的实施例1的变形例涉及的非易失性存储单元。图ID是示出本发明的实施例1的变形例涉及的非易失性存储单元30的一个例子的结构图。如图ID所示，将图IC的非易失性存储单元10中包含的电阻变化元件15，置换为利用了由第一电阻变化层31和第二电阻变化层32构成的电阻变化层34的电阻变化元件 35，从而构成非易失性存储单元30。在非易失性存储单元30中，由柱状电极12、电阻变化层34、第一导电层13，在与衬底的主面平行的方向上，构成电阻变化元件35 ；由第一导电层13、半导体层17、第二导电层 18，在与衬底的主面垂直的方向上，构成具有双向性的整流特性的MSM型的二极管元件19。非易失性存储单元30具有的与非易失性存储单元10共同的特点为电阻变化层 34被设置在柱状电极12与第一导电层13之间；以及，电阻变化元件35被构成在与衬底的主面平行的方向上，二极管元件19被形成在与衬底的主面垂直的方向上。根据该共同的特点，非易失性存储单元30以及非易失性存储单元10具有以下的优点。对于电阻变化元件15、35，如后述，电阻变化层14、34中的细丝(导电路径)发生变化，从而电阻值发生变化。因此，被施加到电阻变化层14、34的电压或电流密度越高，就越容易发生电阻变化。因此，优选的是，电阻变化元件15、35的面积小。在此，面积是指，垂直于电压施加方向的面的面积。另一方面，优选的是，二极管元件19，为了将大电流(例如，lOOOOA/cm2以上)在电阻变化元件15、35流动，而电流容量大。二极管的电流容量的大小，根据二极管的结合面积的大小变大，因此，优选的是，二极管元件19的面积大。因此，本实施例以及其变形例涉及的非易失性存储单元10、30，由于电阻变化元件 15,35的电压施加方向与二极管元件19的电压施加方向不同，因此，一方面，能够将电阻变化元件15、35的面积变小，另一方面，能够将二极管元件19的面积变大。并且，电阻变化元件15、35的面积，由与衬底主面水平层叠的第一导电层13的膜厚规定，因此，也可以将电阻变化元件15、35的面积成为例如最小加工尺寸以下。另一方面，非易失性存储单元30与非易失性存储单元10不同之处为第一电阻变化层31被形成为与柱状电极12的侧面接触并覆盖该侧面；以及仅在第一电阻变化层31与第一导电层13的交叉部分形成第二电阻变化层32。根据与非易失性存储单元10同样的制造工序，形成用于埋入柱状电极12的接触孔后，向该接触孔内依次埋入第一电阻变化层31以及柱状电极12，从而能够制造非易失性存储单元30。因此，向接触孔埋入材料的工序，成为埋入第一电阻变化层31以及柱状电极12的两个工序，能够使形成第一电阻变化层31的工序和形成第二电阻变化层32的工序独立。其结果为，对于非易失性存储单元30，与非易失性存储单元10相比，制造过程的简化、以及电阻变化层34的膜厚控制的容易性略低，但是，能够得到第一电阻变化层31以及第二电阻变化层32的材料选择的自由度提高的优点。因此，例如，能够按照所希望的电阻变化特性、氧化特性等，自由选择第一电阻变化层31以及第二电阻变化层的组合。例如，也可以将从高电阻的钛氧化物(例如，TiO2)、铪氧化物(HfOy)、铝氧化物(AWy)等中选择的至少一个材料利用于第一电阻变化层31，将电阻值比第一电阻变化层31低的钽氧化物(TaOx)利用于第二电阻变化层32。对于非易失性存储单元30，例如，能够对第一电阻变化层31和第二电阻变化层32 利用不同种类的过渡金属氧化物。在此情况下，对于第一电阻变化层31的过渡金属氧化物，利用缺氧度比第二电阻变化层32的过渡金属氧化物小的过渡金属氧化物。缺氧度是指，在各个过渡金属中，针对构成其化学量论组成的氧化物的氧的量，缺乏的氧的比例。例如，在过渡金属为钽(Ta)的情况下，由于化学量论组成的氧化物的组成为 Ta2O5,因此能够表现为Ta02.5。TaO2.5的缺氧度为0%。例如，ΤεΑ.5的组成的缺氧型的钽氧化物的缺氧度成为，缺氧度=(2. 5-1. 5)/2. 5 = 40%。并且，Ta2O5的含氧率为总原子数中所占的氧的比率(0/(1^+0))，成为71.如恤％。因此，缺氧型的钽氧化物的含氧率成为比0 大，比 71. 4atm%小。对于母体金属相同的过渡金属氧化物，含氧率(含氧量)越多，缺氧度就越小，并且，含氧率(含氧量)越少，缺氧度就越大。在以下的说明中，作为用于与母体金属的种类无关而统一比较过渡金属氧化物的氧化的缺乏程度的尺度，替代所述的含氧量而利用缺氧度。由于将缺氧度比第二电阻变化层32的过渡金属氧化物小的过渡金属氧化物利用于第一电阻变化层31，因此，电阻变化时被施加到第一导电层13与柱状电极12之间的电压中的更多的电压被分配到电阻变化层34的第一电阻变化层31，从而能够使电阻变化层34 的第一电阻变化层31中发生的氧化还原反应更容易产生。并且，在对电阻变化层34的第一电阻变化层31和第二电阻变化层32利用相互不同的过渡金属的情况下，优选的是，第一电阻变化层31的过渡金属的标准电极电位，比第二电阻变化层32的过渡金属的标准电极电位低。这是因为，被认为如下的缘故，即，电阻高的第一电阻变化层31的过渡金属氧化物层中形成的微小的细丝(导电路径)中产生氧化还原反应，并其电阻值发生变化，从而发生电阻变化现象。例如，对于第二电阻变化层32的过渡金属氧化物，利用因第一导电层13的氧化而形成的缺氧型的钽氧化物，对于第一电阻变化层31的过渡金属氧化物，利用钛氧化物 (TiO2),从而得到稳定的电阻变化工作。钛(标准电极电位=_1.6;3eV)为，标准电极电位比钽(标准电极电位=_0.6eV)低的材料。标准电极电位，其值越高，就越表示不易氧化的特性。对于第一电阻变化层31的过渡金属氧化物，配置标准电极电位比第二电阻变化层32 的过渡金属氧化物低的过渡金属的氧化物，从而第一电阻变化层31的过渡金属氧化物中更容易发生氧化还原反应。而且，优选的是，非易失性存储单元30的柱状电极12，由主要的金属材料的标准电极电位比构成第一电阻变化层31的金属的标准电极电位高的材料构成。这基于与非易失性存储单元10同样的想法。也就是说，这是因为，这样的柱状电极12比第一电阻变化层 31不易氧化，因此主要发生与柱状电极12的界面近旁的第一电阻变化层31的氧化还原反应，第一电阻变化层31的含氧量发生变化，从而电阻变化现象稳定。(实施例2)图2A至图2C、图3示出本发明的实施例2涉及的非易失性存储单元阵列20的一个例子。图2A是非易失性存储单元阵列20的斜视图。图2B、图2C分别是非易失性存储单元阵列20的斜视图所示的A-A'线、B-B'线的截面图。图3是非易失性存储单元阵列20 的等效电路图。以下，根据图中以箭头线示出的XYZ的方向进行说明。如图2A所示，非易失性存储单元阵列20为如下情况下的存储单元阵列，即，在Z 方向(与衬底垂直的方向)上交替配置三个层间绝缘膜16和三个层叠体21，各个层叠体21 分别包括20个存储单元(X方向的4个X Y方向的5个)，以三维配置总共60个存储单元。 非易失性存储单元阵列20，被构成在具有与XY平面平行的主面的衬底(没有图示)上。在此，各个存储单元，相当于实施例1中的非易失性存储单元10，由柱状电极12、 层间绝缘膜16、第一导电层13、包括第一电阻变化层13a和第二电阻变化层13b的电阻变化层14、半导体层17、以及第二导电层18构成。非易失性存储单元10，被表示在图2B的截面。并且，在图2C的截面，不存在柱状电极12，第一导电层13在X方向的宽度整体被氧化，成为绝缘层13c。因此，图2C中看到的截面结构，发挥将在Y方向相邻的非易失性存储单元10分离的元件分离的功能。在非易失性存储单元阵列20中，也与实施例1同样，形成接触孔之后，对第一导电层13的一部分进行氧化处理，从而形成电阻变化层14，因此，能够实现过程的简化。并且， 仅在柱状电极12与第一导电层13的交叉部分形成电阻变化层14，因此，能够实现按每个存储单元将电阻变化层14分离的存储单元阵列。进而，通过氧化处理而形成的电阻变化层 14，与通过埋入而形成的电阻变化层相比，能够将接触孔中的多个电阻变化层14整体的膜厚控制成均勻。因此，层叠结构的非易失性存储单元阵列20的可靠性提高。如图2A所示，层间绝缘膜16与由第一导电层13、半导体层17、以及第二导电层18 构成的层叠体21，与衬底的主面平行，且交替层叠。在此，柱状电极12为，与衬底的主面垂直的柱状，被配置在衬底主面分布成行列状的位置(即，在X方向和Y方向分布成阵列状)， 作为位线来发挥功能。并且，第二导电层18，作为字线来发挥功能。并且，被形成为，由被配置在图2A的中央部的Y-Z面的面状的绝缘层沈，在非易失性存储单元阵列20的中央，被配置在行(X)方向的各个行的各四个存储单元10被划分为各两个。也就是说，在图2A中，位于被配置在中央的Y-Z面的绝缘层沈的两侧的存储单元 10的柱状电极12，由绝缘层沈相互分离。在非易失性存储单元阵列20中，由于在X方向上反复设置这样的结构，因此能够减少经由非选择的位线、非选择的字线、以及非选择的存储单元的寄生电流(sneak current)。图3是实施例2的非易失性存储单元阵列20的等效电路图。在图3中，在柱状电极 12(位线B00，B01，...，Β 11，…)与第二导电层 18 (字线W00，W01，…，W30，W31，…) 的交点配置有非易失性存储单元10。即，通过选择一个位线(例如B00)以及一个字线(例如W00)，并向位于该交点的非易失性存储单元10施加驱动电压，从而能够使非易失性存储单元10的电阻值的状态发生变化。因此，若向非易失性存储单元10的电阻值的状态分配信息，通过向与非易失性存储单元10连接的位线以及字线施加驱动电压，而能够进行向非易失性存储单元10的信息的写入、或从非易失性存储单元10的信息的读出。其结果为，能够实现具有随机存取性的非易失性存储单元阵列20。并且，如上所述，由位线B00至B04和字线W00至W12构成的存储单元阵列，与由位线BlO至B14和字线W20至W32构成的存储单元阵列，在布线的程度上完全分离，因此能够减少寄生电流。以下，利用图4至图14，说明实施例2的非易失性存储单元阵列的制造方法。最初，在图4示出的工序中，在衬底上(没有图示)，层间绝缘膜16与由第一导电层13、半导体层17、以及第二导电层18构成的多个层叠体21，与衬底的主面平行，且交替层叠。图4示出的层叠结构具有三层的层叠体21，但是，该层叠结构的层叠体21的数量不仅限于该数量。在图4示出的工序中，例如，通过溅射法，将钽(Ta)或缺氧型的钽氧化物TaOx(比电阻在IOm Ω · cm以下)层叠为第一导电层13，通过溅射法，将氮化硅SiNy层叠为半导体层17。并且，通过溅射法，将氮化钽(TaN)层叠为第二导电层18。在各个溅射法中，可以采用在进行溅射时导入氧以及氮的反应溅射法。并且，在最上层的第二导电层18上，还可以形成层间绝缘膜16。其次，在图5示出的工序中，在与层叠结构的主面垂直的Y-Z方向上形成带状沟槽 2 。在图5示出的工序中，首先，通过通常的曝光过程以及显影过程，形成规定的图形形状的掩膜图形。其次，将它作为掩膜，对层叠结构进行蚀刻，形成带状沟槽27。然后，去除掩膜图形。通过以上的工序，在带状沟槽27内，暴露层间绝缘膜16、第一导电层13、半导体层17、以及第二导电层18的侧面。其次，在图6示出的工序中，从带状沟槽27内暴露的表面，对层间绝缘膜16、第一导电层13、半导体层17、以及第二导电层18的侧面进行氧化处理。此时，通过第一导电层 13的侧面被氧化，从而形成电阻变化层14。在图6示出的工序中，例如，在氧气氛中，以施加功率1100W、处理时间30秒钟执行等离子氧化处理。从带状沟槽27内暴露的第一导电层13的表面向第一导电层13的内部， 扩散活性氧、氧离子或氧原子。根据这样的氧种，在第一导电层13中，在从带状沟槽27内暴露的表面向内部的一定的厚度的区域形成具有规定的缺氧度的分布的氧化物。该缺氧度的分布，在表面附近高，越靠近内部就连续降低。在该等离子氧化处理中，从带状沟槽27内暴露的表面开始形成IOnm左右的深度的电阻变化层14。其中，在从表面开始2至3nm左右的区域，形成缺氧度更小的第一电阻变化层13a，在从第一电阻变化层13a开始7至8nm左右为止的区域，形成缺氧度更大的第二电阻变化层13b。在所述的形成电阻变化层14的工序中，在氧气氛中进行等离子氧化处理，但是， 本发明不仅限于此。例如，也可以是，在含氧气氛下的加热处理(以下，称为热氧化处理)。 以下，将这样的热氧化处理、等离子氧化处理，总称为氧化处理。在本制造方法中，由于对第一导电层13的一部分进行氧化处理来形成电阻变化层14，因此，与以往的导电层的埋入工序相比，能够实现过程的简化。进而，氧化处理，比埋入工序容易进行膜厚控制，能够将带状沟槽27中暴露的多个电阻变化层14整体的膜厚形成为均勻。并且，氧化处理工艺，不仅限于一次。也可以，分别进行两次氧化处理工艺，以形成为第一电阻变化层13a的缺氧度与第二电阻变化层13b的缺氧度的差异更明显。例如，通过弱的氧化处理工艺，在广范围内将第一导电层13的一部分弱氧化，然后，通过强的氧化处理工艺，仅将在第一导电层13的带状沟槽27暴露的表面强氧化。据此，更明显地形成电阻值高的第一电阻变化层13a和电阻值低的第二电阻变化层13b的层叠结构。而且，也可以执行氧化处理工艺两次以上的多次，来更高精度地控制电阻变化层14的缺氧度。在对第一导电层13进行氧化处理的同时，半导体层17、第二导电层18的侧壁也被氧化，在带状沟槽27内暴露的表面形成绝缘层17a、17b、18a、18b。图7是示出基于所述的条件的等离子氧化处理后的第一导电层13、半导体层17、 第二导电层18的形状的一个例子的分解斜视图。在该例子中，作为第一导电层13的TaOx，从表面开始IOnm左右被氧化。第一导电层13被氧化的部分，成为第一电阻变化层13a、第二电阻变化层13b。作为半导体层17的SiNy，从表面开始2至3nm左右被氧化，成为作为绝缘体的含有氮的Si02。半导体层17被氧化的部分，成为绝缘层17a、17b。作为第二导电层18的TaN，从表面开始5nm左右被氧化，成为作为绝缘体的TaON。 第二导电层18被氧化的部分，成为绝缘层18a、18b。如此，对于第一导电层13、半导体层17、第二导电层18，由于材料不同，因此，即使执行同一氧化处理，也不同大小的部分被氧化。图8是示出TaO、Ta、TaN的各个材料的氧化的进展速度的图表，示出在400°C的氧气氛中对各个材料进行氧化处理的时间、以及作为氧化处理的结果而被形成在各个材料的表层的氧化膜的厚度(氧化的进展速度)。该图表，基于为了找出适合氧化处理的条件而预备进行的实验的结果。根据图表得知，作为第一导电层13的材料的TaOx，与作为第二导电层18的材料的 TaN相比，氧化以两倍以上的速度来进展。这与图7中看到的形状的一个例子匹配。第一导电层13与第二导电层18的氧化的进展速度的不同，在后述的用于设置元件分离的氧化工艺时，也具有重要的意义。其次，在图9示出的工序中，在预先形成的带状沟槽27中，通过CVD层叠多晶硅 28。然后，通过CMP过程以及其他的平坦化过程等，抛光并去除无用的多晶硅，以残留被形成在带状沟槽27的多晶硅观。其次，在图10示出的工序中，在与衬底的主面垂直的方向上，并且，在衬底的主面以阵列状，去除多晶硅观的一部分，来形成接触孔四。在图10示出的工序中，首先，通过通常的光刻过程，形成规定的图形形状的光刻胶掩膜图形。其次，将它作为掩膜，对层叠结构进行蚀刻，形成接触孔29。然后，去除掩膜图形。并且，也可以利用硬掩膜。通过以上的工序，在接触孔四的内侧面，形成暴露层间绝缘膜16、第一导电层13、半导体层17、以及第二导电层18的接触孔四。其次，在图11示出的工序中，通过溅射、CVD、电镀等，在接触孔四中层叠柱状电极 12。对于柱状电极12的材料，利用例如白金(Pt)、铱(Ir)、钯(Pd)、铜(Cu)、钨(W)等的导电性材料。然后，通过CMP (Chemical Mechanical Polishing 化学机械抛光)过程以及其他的平坦化过程等，抛光并去除无用的电极材料，以残留被形成在接触孔四的内部的柱状电极12。而且，该柱状电极12与第一电阻变化层13a直接接触，并且，该柱状电极12经由绝缘层17a与半导体层17接触，该柱状电极12经由绝缘层18a与第二导电层18接触。其次，在图12示出的工序中，利用HF = HNO3溶液，通过湿法蚀刻，去除带状沟槽27 内的柱状电极12以外的区域的多晶硅观。
其次，在图13示出的工序中，对在带状沟槽27内的柱状电极12被去除而成的空间(为了便于说明，将该空间也称为带状沟槽27)暴露的层间绝缘膜16、第一导电层13、半导体层17、以及第二导电层18进行氧化处理。图14是示出该氧化处理后的第一导电层13、半导体层17、第二导电层18的形状的一个例子的分解斜视图。如图14示出，对于第一导电层13、半导体层17、第二导电层18的与柱状电极12 接触的区域，由于由柱状电极12保护，因此氧化不进展。因此，与柱状电极12相邻的电阻变化层14、绝缘层17a、18a，维持图7示出的形状。在第一导电层13的带状沟槽27内暴露的区域中，第一导电层13的X方向的宽度的一半左右为止完全被氧化(Ta2O5),成为绝缘层13c。特别是，在第一导电层13的宽度的两侧在带状沟槽27内暴露的区间，氧化从两侧进展，因此区间整体成为绝缘层13c。该区域，成为使相邻的电阻变化层14分离的元件分离。同时，对于半导体层17的带状沟槽27内暴露的区域，由于在表面存在作为5102保护膜的绝缘层17a、17b，因此氧化不进展到内部。并且，对于第二导电层18的带状沟槽27 内暴露的区域，TaON的膜厚变厚，但是，如图8的图表所示，由于氧化速度比作为第一导电层13的TaO慢，因此，在内部残留作为第二导电层18的TaN的区域，能够作为字线来发挥功能。在进行这样的氧化处理后，向带状沟槽27内的多晶硅观被去除而成的空间，埋入作为绝缘层26的SiO2,从而图2A示出的非易失性存储单元阵列20完成。而且，在所述说明中，说明作为填充材料利用多晶硅观的例子，但也可以是其他的材料。也就是说，对于填充材料，至少是如下的材料即可，即，暂时埋入到带状沟槽，在此后的工序中以残留层间绝缘膜16和由第一导电层13、半导体层17以及第二导电层18构成的层叠体21的状态下，通过湿法蚀刻等能够有选择地去除。(实施例2的变形例)其次，说明本发明的实施例2的变形例涉及的非易失性存储单元阵列。图15A是示出本发明的实施例2的变形例涉及的非易失性存储单元阵列40的一个例子的斜视图。图15B是非易失性存储单元阵列40的斜视图所示的A-A'线的截面图。 而且，对于非易失性存储单元阵列40的B-B'线的截面图，由于与图2C示出的非易失性存储单元阵列20的B-B'线的截面图相同，因此省略图示。如图15A、图15B示出，通过将图2A、图2B的非易失性存储单元阵列20中包括的非易失性存储单元10，置换为实施例1的变形例涉及的非易失性存储单元30，从而构成非易失性存储单元阵列40。非易失性存储单元阵列40，与非易失性存储单元阵列20不同，被形成为第一电阻变化层31与柱状电极12的侧面接触并覆盖该侧面。如图15A、图15B中看到，在非易失性存储单元阵列40中，不仅在柱状电极12与第二电阻变化层32的交叉部分，还在柱状电极 12与半导体层17的交叉部分、柱状电极12与第二导电层18的交叉部分、以及柱状电极12 与层间绝缘膜16的交叉部分连续设置第一电阻变化层31。这样的形状是，如实施例1的变形例中说明，向接触孔内依次埋入第一电阻变化层31以及柱状电极12来形成的。
具体而言，在图10示出的工序中形成接触孔四后，在图11示出的工序中形成柱状电极12前，通过溅射、CVD、电镀等，在接触孔四的内壁，以薄膜状层叠第一电阻变化层 31的材料。对于第一电阻变化层31的材料，例如，可以利用以钽(Ta)、铪(Hf)、钛(Ti)、钨 (W)、镍(Ni)、铁(Fe)等为母体金属的过渡金属氧化物，尤其可以利用母体金属与第二电阻变化层32不同的过渡金属氧化物。在非易失性存储单元阵列40的制造方法中，向接触孔埋入材料的工序，成为埋入第一电阻变化层31以及柱状电极12的两个工序，能够使形成第一电阻变化层31的工序和形成第二电阻变化层32的工序独立。其结果为，对于非易失性存储单元阵列40，与非易失性存储单元阵列20相比，制造过程的简化、以及电阻变化层34的膜厚控制的容易性略低， 但是，能够得到第一电阻变化层31的材料选择的自由度提高的优点。而且，本发明的制造方法，能够适用于本实施例2中举例示出的非易失性存储单元阵列以外。也就是说，针对包括电阻变化型元件的整个电子设备，通过所述制造方法，或通过组合所述制造方法和公知的方法，从而能够制造。工业实用性本发明涉及的非易失性存储单元阵列，有用于面向低功率、高速写入、高速删除、 大容量化的下一代的非易失性存储器等。符号说明10、30非易失性存储单元12柱状电极13第一导电层13a、31第一电阻变化层13b,32第二电阻变化层13c绝缘层14、34电阻变化层15、35电阻变化元件16层间绝缘膜17半导体层17a、17b 绝缘层18第二导电层18a、18b 绝缘层19 二极管元件20、40非易失性存储单元阵列21层叠体26绝缘层27带状沟槽28多晶硅29接触孔1511 N型多晶硅层1512层间绝缘膜
1513 P型多晶硅层1514金属硅化层1515电阻变化层1516 金属层1517柱状电极1611 导电层1612层间绝缘膜1613电阻变化层1614第一半导体层1615第二半导体层1616柱状电极
权利要求
1.一种非易失性存储单元，包括柱状电极，被配置为与衬底主面垂直； 第一导电层，被配置为与所述衬底主面平行； 半导体层，被配置为在层叠方向上与所述第一导电层接触； 第二导电层，被配置为在层叠方向上与所述半导体层接触；电阻变化层，被设置在所述柱状电极与所述第一导电层之间，且根据被施加的电信号而发生电阻值的可逆变化；氧化物绝缘层，被设置在所述柱状电极与所述半导体层之间，且具有与所述半导体层相同的母体元素；以及绝缘层，被设置在所述柱状电极与所述第二导电层之间。
2.如权利要求1所述的非易失性存储单元， 所述半导体层，被配置在所述第一导电层之上， 所述第二导电层，被配置在所述半导体层之上，所述电阻变化层具有与所述第一导电层相同的母体元素。
3.如权利要求2所述的非易失性存储单元，所述电阻变化层仅在所述柱状电极与所述第一导电层的交叉部分形成。
4.如权利要求2所述的非易失性存储单元，所述电阻变化层，从所述电阻变化层与所述柱状电极的界面开始，越靠近所述第一导电层，所述电阻变化层的缺氧度就越大。
5.如权利要求1所述的非易失性存储单元，所述第二导电层，由与所述电阻变化层相同的母体金属构成。
6.如权利要求1所述的非易失性存储单元，所述电阻变化层的结构为第一电阻变化层和第二电阻变化层被层叠在与所述衬底主面平行的方向上，所述第一电阻变化层具有第一金属氧化物，所述第二电阻变化层具有第二金属氧化物，所述第二金属氧化物的缺氧度比所述第一金属氧化物的缺氧度大。
7.如权利要求6所述的非易失性存储单元，所述第一电阻变化层被形成为，与所述柱状电极的侧面接触并覆盖该侧面， 所述第二电阻变化层仅在所述第一电阻变化层与所述第一导电层的交叉部分形成。
8.一种非易失性存储单元阵列，包括 多个柱状电极，被配置为与衬底主面垂直；多个层叠体与多个层间绝缘膜交替层叠的层叠结构，所述多个层叠体由第一导电层、 半导体层以及第二导电层构成，所述第一导电层被配置为与所述衬底主面平行，所述半导体层被配置为在层叠方向上与所述第一导电层接触，所述第二导电层被配置为在层叠方向上与所述半导体层接触；电阻变化层，被设置在所述柱状电极与各个所述第一导电层之间，且根据被施加的电信号而发生电阻值的可逆变化；氧化物绝缘层，被设置在所述柱状电极与各个所述半导体层之间，且具有与所述半导体层相同的母体元素；以及绝缘层，被设置在所述柱状电极与各个所述第二导电层之间。
9.如权利要求8所述的非易失性存储单元阵列， 所述半导体层，被配置在所述第一导电层之上， 所述第二导电层，被配置在所述半导体层之上，所述电阻变化层具有与所述第一导电层相同的母体元素。
10.如权利要求9所述的非易失性存储单元阵列，所述电阻变化层仅在所述柱状电极与所述第一导电层的交叉部分形成。
11.如权利要求9所述的非易失性存储单元阵列，所述电阻变化层，从所述电阻变化层与所述柱状电极的界面开始，越靠近所述第一导电层，所述电阻变化层的缺氧度就越大。
12.如权利要求8所述的非易失性存储单元阵列，所述第二导电层，由与所述电阻变化层相同的母体金属构成。
13.如权利要求8所述的非易失性存储单元阵列，所述电阻变化层的结构为第一电阻变化层和第二电阻变化层被层叠在与所述衬底主面平行的方向上，所述第一电阻变化层具有第一金属氧化物，所述第二电阻变化层具有第二金属氧化物，所述第二金属氧化物的缺氧度比所述第一金属氧化物的缺氧度大。
14.如权利要求13所述的非易失性存储单元阵列，所述第一电阻变化层被形成为，与所述柱状电极的侧面接触并覆盖该侧面， 所述第二电阻变化层仅在所述第一电阻变化层与所述第一导电层的交叉部分形成。
15.如权利要求8所述的非易失性存储单元阵列，所述多个柱状电极，被配置在所述衬底主面内分布成行列状的位置。
16.如权利要求8所述的非易失性存储单元阵列， 所述电阻变化层，由缺氧型金属氧化物构成。
17.如权利要求8所述的非易失性存储单元阵列，所述第一导电层以及所述电阻变化层的母体金属元素为钽。
18.一种非易失性存储单元阵列的制造方法，包括工序a，在衬底上，将层间绝缘膜、第一导电层、半导体层、以及第二导电层与所述衬底的主面平行地层叠，从而形成层叠结构，进一步，将与所述层叠结构相同的层叠结构与所述衬底的主面平行地形成一个以上；工序b，形成多个带状沟槽，该多个带状沟槽在层叠方向上贯通多个所述层叠结构； 工序c，通过使在所述多个带状沟槽的侧面暴露的所述层叠结构的侧面表层氧化，在所述第一导电层的侧面表层形成根据被提供的电信号而发生电阻值的可逆变化的电阻变化层的同时，在所述半导体层、所述第二导电层的侧面表层分别形成绝缘膜；工序d，向所述带状沟槽埋入填充材料，并通过蚀刻来去除所述填充材料的一部分，从而形成接触孔；工序e，通过向所述接触孔埋入导电性材料，从而在所述接触孔中形成连接于所述电阻变化层的柱状电极；工序f，去除所述带状沟槽内的所述填充材料的残留部分；以及工序g，使在所述带状沟槽内的所述填充材料的残留部分被去除而成的空间暴露的所述第一导电层氧化，从而形成绝缘膜。
19.如权利要求18所述的非易失性存储单元阵列的制造方法，在所述工序c中，进行两次氧化处理，分别形成含氧量大的第一电阻变化层、和含氧量小的第二电阻变化层。
20.一种非易失性存储单元阵列的制造方法，包括工序a，在衬底上，将层间绝缘膜、第一导电层、半导体层、以及第二导电层与所述衬底的主面平行地层叠，从而形成层叠结构，进一步，将与所述层叠结构相同的层叠结构与所述衬底的主面平行地形成一个以上；工序b，形成多个带状沟槽，该多个带状沟槽在层叠方向上贯通多个所述层叠结构；工序h，通过使在所述多个带状沟槽的侧面暴露的所述层叠结构的侧面表层氧化，在所述第一导电层的侧面表层形成第二电阻变化层的同时，在所述半导体层、所述第二导电层的侧面表层分别形成绝缘膜；工序d，向所述带状沟槽埋入填充材料，并通过蚀刻来去除所述填充材料的一部分，从而形成接触孔；工序i，在所述接触孔的内壁，形成根据被提供的电信号而发生电阻值的可逆变化的第一电阻变化层；工序j，通过向所述接触孔埋入导电性材料，从而在所述接触孔中形成连接于所述第一电阻变化层的柱状电极；工序f，去除所述带状沟槽内的所述填充材料的残留部分；以及工序g，使在所述带状沟槽内的所述填充材料的残留部分被去除而成的空间暴露的所述第一导电层氧化，从而形成绝缘膜。
全文摘要
包括以与衬底平行，由第一导电层(13)、半导体层(17)和第二导电层(18)构成的层叠体(21)与层间绝缘膜(16)交替层叠的层叠结构；被配置为在层叠方向上贯通所述层叠结构的多个柱状电极(12)；以及，根据被施加到柱状电极(12)与第一导电层(13)之间的电信号而发生电阻值的可逆变化的电阻变化层(14)，电阻变化层(14)是第一导电层(13)的一部分被氧化而形成的。通过一个氧化工艺，在形成电阻变化层(14)的同时，形成用于使半导体层(17)、第二导电层(18)分别与柱状电极(12)电分离的绝缘膜。
文档编号G11C13/00GK102473707SQ20118000265
公开日2012年5月23日 申请日期2011年6月29日 优先权日2010年7月1日
发明者饭岛光辉, 高木刚, 魏志强 申请人:松下电器产业株式会社