专利名称：半导体器件、半导体组件及制造方法
技术领域：
本发明涉及一种半导体器件、半导体组件、半导体系统以及它们的制造方法，更具体地说，涉及一种具有位线的半导体器件。
背景技术：
半导体器件包括具有电容器和晶体管的多个单位单元(cell，又称为晶胞)。电容器用来存储数据，并且晶体管利用电导性根据条件而改变的半导体特性响应于控制信号(字线)在电容器和位线之间传输信号。晶体管具有三个部分栅极、源极和漏极。电荷根据输入到栅极的控制信号在源极和漏极之间移动。电荷利用半导体特性通过沟道区在源极和漏极之间移动。当在半导体基板上制造常规的晶体管时，在半导体基板上形成栅极，然后通过将杂质注入至半导体基板而形成源极和漏极，从而在栅极下方的源极和漏极之间形成沟道 区。随着数据存储容量和半导体存储器件的集成度增大，需要以更为缩小的尺寸来制造单位单元。也就是说，单位单元中所包括的电容器和晶体管的设计规则缩小，因此单元晶体管的沟道长度缩小。从而，在常规的晶体管中引发短沟道效应和漏极引发势垒降低(DIBL)，因此使可靠性劣化。当维持阈值电压时，可以克服由于沟道长度缩短造成的现象，从而使单元晶体管执行正常操作。传统上，随着沟道长度缩短，在形成有沟道区的区域中杂质的掺杂浓度增大。然而，随着设计规则缩小至小于lOOnm，沟道区中的掺杂浓度的增大导致存储节点接面(junction，又称为结)处的电场增强，从而导致半导体存储器件的刷新特性劣化。为了克服这个问题，使用了具有如下三维(3D)沟道结构的单元晶体管，该结构确保了长沟道从而即使设计规则缩小也能保持沟道长度。也就是说，虽然水平方向上的沟道宽度短，但可以通过确保水平方向上的沟道长度来减小掺杂浓度，并且可以预防刷新特性的劣化。此外，当半导体器件的集成度增大时，位线和与单元晶体管相连的栅极之间的距离缩短。从而，增加了寄生电容并且使用于将经由位线传输的数据放大的读出放大器的操作裕量劣化，这会对半导体器件的可靠性产生有害影响。为了解决这个问题，已提出在沟槽中而不是在半导体基板的表面上形成栅极以减小栅极和位线之间的寄生电容的埋入式栅极。埋入式栅极结构通过如下方法来形成在形成于半导体基板中的凹陷部内形成导电材料并且在导电材料上形成绝缘层使得栅极埋入在半导体基板内。因此，可以更加确保与形成在半导体基板上的位线或位线触点插塞电隔离，其中在半导体基板中形成有源极/漏极。然而，在这种埋入式栅极结构中，位线的临界尺寸(CD)随着器件的集成度高而减小，从而电阻增大。此外，随单元的整体大小(mat size)减小而难以改善每晶片的晶粒数(net die)
发明内容
根据示例性实施例的一方面，一种半导体器件包括埋入式栅极，其埋入在半导体基板的单元区域内；第一位线，其形成在所述半导体基板上；以及第二位线，其形成在所述第一位线上并且与所述第一位线相连。所述第一位线与外围电路区域的外围栅极形成在相同的层中，并且所述第二位线与所述外围电路区域的金属线形成在相同的层中。所述第二位线的线宽可以大于所述第一位线的线宽。所述第二位线的厚度可以大于所述第一位线的厚度。所述第一位线和所述第二位线可以经由位线触点插塞相连,并且所述位线触点插塞可以与外围电路区域的金属触点插塞形成在相同的层中。所述第一位线和所述第二位线可以彼此垂直相交，并且所述位线触点插塞设置在 所述第一位线和栅极的交叉处。形成在所述第二位线的侧壁上的间隔物的厚度大于形成在所述第一位线的侧壁上的间隔物的厚度。所述半导体器件还可以包括存储节点触点插塞，所述存储节点触点插塞设置在有源区的边缘部分。所述半导体器件还可以包括存储节点，所述存储节点与所述存储节点触点插塞相连。根据示例性实施例的另一方面，一种半导体组件包括半导体单元阵列，其包括多个半导体单元，每个半导体单元包括具有栅极和源极漏极区的晶体管以及与所述晶体管相连的存储单元；位线，其具有双层结构并且设置成与所述栅极垂直相交；行译码器，其构造成选择所述半导体单元阵列的一条字线；列译码器，其构造成选择所述半导体单元阵列的一条位线；读出放大器，其构造成读出存储在由所述行译码器和所述列译码器选择的半导体单元中的数据；以及外部输入输出(I/o)线。所述半导体器件还可以包括数据输入缓冲器、指令地址输入缓冲器和电阻单元。所述半导体组件还可以包括内部指令地址总线，其将指令地址信号发送到所述指令地址输入缓冲器。所述外部输入输出线可以与所述半导体器件电连接。根据示例性实施例的另一方面，一种半导体系统包括多个半导体组件，每个半导体组件包括半导体单元阵列、位线、行译码器、列译码器、读出放大器、指令通路和数据通路，所述半导体单元阵列包括多个半导体单元，每个半导体单元包括具有栅极和源极漏极区的晶体管以及与所述晶体管相连的存储单元，所述位线具有双层结构并且设置成与所述栅极垂直相交，所述行译码器设置成选择所述半导体单元阵列的一条字线，所述列译码器设置成选择所述半导体单元阵列的一条位线，所述读出放大器设置成读出存储在由所述行译码器和所述列译码器选择的半导体单元中的数据；以及控制器，其与所述半导体组件交换数据或指令地址信号。根据示例性实施例的另一方面，一种制造半导体器件的方法包括形成埋入在半导体基板中的埋入式栅极；在单元区域的半导体基板上形成第一位线并且在外围电路区域的半导体基板上形成外围栅极；以及在所述单元区域的第一位线上形成第二位线，并且在所述外围电路区域的外围栅极上形成金属线，所述第二位线与所述第一位线相连，所述金属线与所述外围栅极相连。所述方法还可以包括在形成所述第一位线之后，在所述第一位线的表面上形成第一间隔物。
所述方法还可以包括在形成所述第一位线之后，在所述第一位线的两侧处形成第一存储节点触点插塞，所述方法还可以包括在形成所述第二位线之前，在包括所述第一位线在内的半导体基板的整个表面上形成层间绝缘层、通过蚀刻所述层间绝缘层来形成使所述第一位线露出的触点孔以及通过埋入导电材料来形成位线触点插塞。形成所述第二位线的步骤还可以包括在位线触点插塞和层间绝缘层上形成位线导电材料、在位线导电材料上形成限定位线的硬掩模图案以及使用硬掩模图案作为蚀刻掩模来蚀刻位线导电材料。所述方法还可以包括在形成所述第二位线之后，在所述第二位线的表面上形成第二间隔物。形成所述第二位线的步骤可以包括形成线宽比所述第一位线的线宽大并且厚度比所述第一位线的厚度大的第二位线。形成所述第二间隔物的步骤可以包括形成厚度比第一间隔物的厚度大的第二间 隔物，并且所述方法还可以包括在形成所述第二位线之后，在所述第二位线的两侧处形成与第一存储节点触点孔相连的第二存储节点触点插塞。下面描述上述和其它特征、方面以及实施例。
从结合附图的以下详细描述中可以更清楚地理解本发明主题的以上和其它方面、特征以及其它优点，其中图I是示出根据本发明的示例性实施例的半导体单元的示意图，其中图I中的(i)是平面图并且图I中的(ii)是沿着图I中的(i)的线1-1’所截取的剖视图；图2A至图2E是示出根据本发明的示例性实施例的制造半导体单元的方法的示意图，其中图2A至图2E中的(i)是平面图并且图2A至图2E中的(ii)是沿着图2A至图2E中的(i)的线1-1’所截取的剖视图；图3是示出根据本发明示例性实施例的存储单元阵列的示意图；图4是示出根据本发明示例性实施例的存储器件的示意图；图5是示出根据本发明示例性实施例的存储组件的示意图；以及图6是示出根据本发明示例性实施例的存储系统的示意图。
具体实施例方式下面，将参考作为示例性实施例(和中间结构)示意图的剖视图描述各示例性实施例。因此，可以预见到例如因为制造技术和/或公差而可能导致示意图中的形状有所变化。因此，示例性实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应该理解到，当某一层被称为“位于另一层或基板上”时，该层可以直接位于其它层或基板上，或者也可以存在中间层。在下文中，将参考附图详细描述本发明的示例性实施例。图I是示出根据本发明示例性实施例的包括位线的半导体单元的示意图，其中图I中的(i)是单元区域的平面图并且图I中的(ii)是沿着图I中的(i)的线1-1’所截取的半导体器件的单元区域和外围电路区域的剖视图。参考图1，半导体单元包括栅极117、与栅极117垂直相交的位线、和存储单元。下面将更详细地介绍半导体单元的构成元件。首先，在半导体基板100内形成有埋入式栅极117，在该半导体基板100中形成有限定有源区103的器件隔离层105。埋入式栅极117形成为线型，并且两个埋入式栅极117与一个有源区103相交。在埋入式栅极117之间的有源区103上形成有第一位线触点插塞120。第一位线137形成为与第一位线触点插塞120相连。 第一位线137形成为线型以与埋入式栅极117垂直相交。此时，第一位线137可以与外围电路区域的外围栅极138形成在相同的层上。第一位线137可以形成为与以现有技术形成的位线相比具有更小的线宽和更低的高度。在第一位线137上形成有第二位线触点插塞160。第二位线触点插塞160与外围电路区域(外围区域)的金属触点插塞161形成在相同的层上。此外，第二位线173形成为经由第二位线触点插塞160与第一位线137相连。第二位线173与外围电路区域的金属线174形成在相同的层上。第二位线173形成为与第一位线137相比具有更大的线宽。第二位线173形成为与第一位线137相比具有更高的表面水平。在此，第二位线触点插塞160可以设置在第一位线137和第二位线173的叠置部分的任何位置处。优选地，第二位线触点插塞160设置在如图I中的(i)所示埋入式栅极117与第一位线137相交的部分。由于图I中的(ii)是沿图I中的(i)的线1-1’所截取的剖视图，所以在图I中的(ii)中没有示出设置在埋入式栅极117和第一位线137的交叉处的第二位线触点插塞160。在有源区103的两个边缘部分处形成有存储节点触点插塞187。第二位线触点插塞160设置在埋入式栅极117和第一位线137的交叉处，从而与现有技术相比，使存储节点触点插塞187和第二位线触点插塞160之间的距离增大。因此，可以防止自对准触点(SAC)故障。存储节点与存储节点触点插塞187相连。下面，将描述根据本发明的示例性实施例的制造具有上述结构的半导体器件的方法。图2A至图2E是示出根据本示例性实施例的制造半导体器件的方法的示意图，其中图2A至图2E中的(i)是平面图并且图2A至图2E中的(ii)是沿着图2A至图2E中的(i)的线1-1’所截取的单元区域和外围电路区域的剖视图。参考图2A，蚀刻半导体基板100来形成用于隔离器件的沟槽。将氧化物层埋入在用于器件隔离的沟槽内，并且执行用于平坦化的蚀刻工序以形成限定源区103的器件隔离层105。随后，蚀刻器件隔离层105和有源区103以形成凹陷部。因为由硅材料形成的有源区103与由氧化物材料形成的器件隔离层105具有不同的选择性，因此凹陷部的深度会有所不同。在外围电路区域中，由于当在后续工序中形成位线时形成从半导体基板100的表面突起的常规平面栅极，所以优选不形成凹陷部。执行栅极氧化工序以在凹陷部内形成栅极氧化物层(未示出)。接下来，在形成有栅极氧化物层(未示出)的凹陷部的表面上形成阻挡金属层(未示出)。在这里，阻挡
金属层(未示出)可以由氮化钛(TiN)层形成，并且可以具有50A至70A的厚度。在形成
有阻挡金属层(未示出)的凹陷部的下部处形成导电材料110。在这里，导电材料110可以由钨(W)层、TiN层或其组合形成。优选地，导电材料110可以由W层形成。该W层可以用化学气相沉积(CVD)方法来形成。在包括埋入有导电材料110的凹陷部在内的半导体基板100上沉积密封氮化物层115以形成埋入式栅极117。埋入式栅极117形成为与一个有源区103相交。在这里，密封氮化物层115可以形成为将用于埋入式栅极117的导电材料110完全地埋入。接着，在密封氮化物层115上形成限定位线触点区域的掩模图案(未示出)。在这里，掩模图案(未示出)可以由碳、氮氧化硅(SiON)或其组合形成。使用该掩模图案作为阻挡物蚀刻密封氮化物层115以形成位线触点孔(未示出)，然后移除掩模图案。在这里，形成位线触点孔(未示出)以使半导体基板100的形成在有源区103中的埋入式栅极117之间的一部分露出。此时，使形成在有源区103上的埋入式栅极117的密封层115部分地露出。接着，在包括位线触点孔(未示出)在内的半导体基板100的整个表面上形成多晶硅层、位线导电层130和硬掩模层。在这里，位线导电层130可以包括钨(W)、氮化钨(WN)、硅化钨(WSi)或其组合。位线导电层130可以用CVD方法来沉积。硬掩模层由包括氮化物层的材料来形成。随后，将硬掩模层蚀刻成限定位线和位线触点插塞的硬掩模图案135。使用该硬掩 模图案作为蚀刻掩模蚀刻多晶硅层和位线导电层130以形成第一位线触点插塞120和包括多晶硅层125、位线导电层130和硬掩模图案135的第一位线137。同时，第一位线触点插塞120形成在位线触点孔的内表面上。此外，第一位线137可以形成为与埋入式栅极117垂直相交。第一位线137可以形成为与现有技术的位线相比具有更低的高度。此时，当在单元区域中形成第一位线137时，同时在外围电路区域中形成外围栅极138，使得外围栅极138与第一位线137具有相同的叠层结构。当第一位线137的高度降低时，与第一位线137 —起同时形成的外围栅极138的高度也降低。由于外围栅极138的高度降低，因此使得用于在外围电路区域中形成轻掺杂漏极(LDD)区域和源极/漏极区的离子注入工序中的倾斜角的工序裕量增加。接着，在密封氮化物层115、第一位线触点插塞120和第一位线137的表面上形成间隔物层140。间隔物层140可以由包括氮化物层的材料形成。参考图2B，在包括形成有间隔物层140的第一位线137在内的半导体基板100上形成将外围电路区域敞开的掩模图案(未示出)，然后在外围电路区域对间隔物层140进行曝光。于是，在栅极138两侧形成间隔物143。在包括第一位线137在内的半导体基板100的整个表面上形成第一层间绝缘层145，其中在第一位线137上形成有间隔物层140。在第一层间绝缘层145上形成限定存储节点触点区域的掩模图案(未示出)。使用该掩模图案(未示出)作为蚀刻掩模蚀刻层间绝缘层145、间隔物层140和密封氮化物层115来形成将半导体基板100露出的第一存储节点触点孔。第一存储节点触点孔可以在有源区103的边缘部分形成在第一位线137的两侧处。接下来，在第一存储节点触点孔内形成导电材料并且执行平坦化工序，直到达到第一层间绝缘层145的部分为止，从而形成第一存储节点触点插塞150。第一存储节点触点插塞150可以由包括多晶娃层的材料来形成。参考图2C，在第一层间绝缘层145和第一存储节点触点插塞150上形成第二层间绝缘层155。蚀刻第二层间绝缘层155、间隔物层140和硬掩模图案135以形成使第一位线的金属层(位线导电层)130露出的触点孔。与此同时，在外围电路区域中形成使外围栅极138的金属层130露出的触点孔。随后，在单元区域和外围区域的触点孔内形成导电材料以形成第二位线触点插塞160和金属触点插塞161。第二位线触点插塞160可以设置在第一位线137与在后续工序中形成的第二位线173的连接部分的任何位置中。优选地，如图2C中的(i)所示，第二位线173设置在埋入式栅极117和第一位线137的交叉处。由于图2C中的(ii)是沿着图2C中的(i)的线1-1’所截取的剖视图，所以在图2C中的(ii)中没有示出设置在埋入式栅极117和第一位线137的交叉处的第二位线触点插塞160。接着，在包括第二位线触点插塞160的第二层间绝缘层155上形成位线导电层165并且在位线导电层165上形成限定位线的硬掩模图案170。位线导电层165可以包括W层，并且用物理气相沉积(PVD)方法来形成。随后，使用硬掩模图案170作为蚀刻掩模蚀刻位线导电层165来形成与第二位线触点插塞160相连的第二位线173。同时，将金属线174形成为与外围电路区域中的金属触点插塞161相连。此时，第二位线173可以形成为与第一 位线137 (wl)相比具有更大的线宽(w2)，且与第一位线137 (hi)相比具有更高的高度(厚度)(h2)。因此，由于第二位线173形成为与第一位线137相比具有更大的尺寸，因此第二位线173可以增强形成为尺寸比现有技术的位线的尺寸更小的第一位线137。此外，当第二位线173形成为具有较大尺寸时，可以确保位线与形成于位线两侧的存储节点触点插塞之间具有足够空间以防止SAC。参考图2D，在包括第二位线173在内的第二层间绝缘层155上形成间隔物层，并且执行回蚀工序以在第二位线173的侧壁上形成间隔物180。间隔物180可以形成为比形成于第一位线137的侧壁上的间隔物层140具有更大的线宽。当形成在第二位线173的侧壁上的间隔物180形成为具有更厚的厚度时，可以减小寄生电容。在包括侧壁上形成有间隔物180的第二位线173在内的半导体基板的整个表面上形成第三层间绝缘层175。蚀刻第三层间绝缘层175以形成使第一存储节点触点插塞150露出的第二存储节点触点孔。接着，在第二存储节点触点孔中埋入导电材料，并且执行平坦化工序直到第二位线173露出为止，从而形成第二存储节点触点插塞185。此时，如图2D中的(i)所示，由于第二位线触点插塞160形成为与存储节点触点插塞187间隔开，所以可以抑制SAC故障。参考图2E，在第二存储节点触点插塞185上形成与第二存储节点触点插塞185相连的存储节点(未示出)。存储节点(未示出)可以形成圆柱型，但本发明并不仅限于此，存储节点(未示出)可以形成凹型或柱型。如上所述，因为位线形成为双层结构，所以可以降低位线电阻，从而使单元阵列的尺寸增大并且可以使晶粒的数量增加。图3是示出包括本发明的上述示例性实施例在内的存储单元阵列的电路图。通常，存储单元阵列包括多个存储单元，并且各存储单元均包括一个晶体管和一个电容器。这种存储单元设置在位线BLl、……、BLn与字线WL1、……、WLm的交叉处。存储单元基于施加在列译码器和行译码器所选择的位线BL1、……、BLn和字线WL1、……、WLm上的电压，存储并输出数据。如图3所示，在存储单元阵列中，位线BL1、……、BLn形成为沿作为长度方向的第一方向(或“位线方向”)延伸，而字线WLl、……、WLm形成为沿作为长度方向的第二方向(或“字线方向”)延伸，从而位线BL1、……、BLn和字线WL1、……、WLm设置为彼此相交。晶体管的第一端子(例如，漏极端子)与位线BL1、……、BLn相连，第二端子(例如，源极端子)与电容器相连，并且第三端子(例如，栅极端子)可以是字线WL1、……、WLm。这里，位线形成为如图I所示，并且具有第一位线和第二位线的叠层结构。如上所述，根据本示例性实施例的存储单元阵列能够减小位线之间的寄生电容，从而改善器件的性能。图4是示出根据本发明示例性实施例的存储器件的框图。参考图4，存储器件可以包括存储单元阵列、行译码器、列译码器和读出放大器(SA)。行译码器选择与要执行读出或写入操作的存储单元相对应的字线，并且将字线选择信号(RS)输出至存储单元阵列。列译码器选择与要执行读出或写入操作的存储单元相对应的位线，并且将位线选择信号(CS)输出至存储单元阵列。此外，读出放大器读取存储在 行译码器和列译码器所选择的存储单元中的数据。这里，位线形成为如图I所示并且可以具有第一位线和第二位线的叠层结构。如上所述，根据本示例性实施例的存储器件能够减小位线电阻并防止SAC故障，从而改善器件的性能。根据本发明实施例的存储器件可以应用于动态随机存取存储器(DRAM)，但不限于此，而且可以应用于静态随机存取存储器(SRAM)、闪速存储器、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)或相变随机存取存储器(PRAM)。随着技术的不断发展，可以将根据本发明实施例的存储器件用于例如台式计算机、便携式计算机、在服务器中使用的计算存储器、具有各种规格的图形存储器、和移动电子器件。此外，上述半导体器件可以提供给例如包括存储棒、多媒体卡(MMC)、安全数码卡(SD卡)、袖珍闪存卡(CF卡)、极端数码(xD)图像卡和通用串行总线(USB)闪存器件等在内的移动记录介质等各种数码应用，以及例如MP3P、便携式多媒体播放器(PMP)、数码相机、便携式摄像机和移动电话等各种应用。半导体器件可以应用于例如多芯片封装(MCP)、芯片上的磁盘(DOC)、或嵌入式器件等技术。半导体器件可以应用于例如相机电话、网络相机和应用于医学的小型摄像装置等各种领域中要设置的CMOS图像传感器。图5是示出根据本发明示例性实施例的存储组件的示意图。参考图5，存储组件包括多个半导体器件，其安装在组件基板上；指令通道，其允许半导体器件从外部控制器(未示出)接收控制信号(地址信号(ADDR)、指令信号(CMD)、时钟信号(CLK));以及数据通道，其与半导体器件相连并向半导体器件发送数据。本发明实施例所使用的指令通道和数据通道可以与常规半导体组件中所使用的指令通道和数据通道相同或类似。尽管图5示出了安装在半导体组件的正面上的八个半导体器件，但也可以以相同的方式将额外的半导体器件安装在组件基板的背面。也就是说，可以将半导体器件安装在组件基板的一侧或两侧，并且半导体器件的数量不限于每侧八个的情况。另外，组件基板的材料和构造不具体限于本发明的特定方式。这种存储组件中的位线形成为如图I所示，并且可以具有第一位线和第二位线的
叠层结构。
如上所述，根据本示例性实施例的存储组件能够减小位线电阻并防止SAC故障，从而改善器件的性能。图6是示出根据本发明示例性实施例的存储系统的示意图。参考图6，存储系统包括半导体组件，半导体组件包括一个或多个存储器件。存储系统包括存储控制器，存储控制器经由存储组件和系统总线来交换数据和指令/地址信号。由这种存储系统形成的位线形成为如图I所示，并且可以具有第一位线和第二位
线的叠层结构。如上所述，根据本示例性实施例的半导体系统能够减小位线电阻并防止SAC故障，从而改善器件的性能。更具体地说，根据上述示例性实施例的半导体存储器件能够提供 如下效果。第一，单元位线以双层结构来形成，从而可以减小单元位线的电阻。第二，随着单元位线的电阻减小，可以增大单元阵列的尺寸，从而可以增加每晶片的晶粒数。第三，单元位线以双层结构来形成，从而可以降低形成于下方的位线的高度。从而，可以增加工序裕量并且可以提高用于形成外围栅极的源极/漏极的倾斜离子注入工序的工序裕量。第四，增加了单元位线的触点插塞和存储节点触点插塞之间的距离，从而可以防止SAC故障。第五，在上单元位线的侧壁上厚厚地形成间隔物以减小单元位线的寄生电容并增大读出裕量。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所描述的实施例。也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。本申请要求2011年5月2日提交的韩国专利申请No. 10-2011-0041590的优先权，该韩国专利申请的全部内容通过引用并入本文。
权利要求
1.一种半导体器件，包括 埋入式栅极，其埋入在半导体基板的单元区域内； 第一位线，其形成在所述半导体基板上；以及 第二位线，其形成在所述第一位线上并且与所述第一位线相连， 其中，所述第一位线与外围电路区域的外围栅极形成在相同的层中，并且所述第二位线与所述外围电路区域的金属线形成在相同的层中。
2.根据权利要求I所述的半导体器件，其中， 所述第二位线的线宽大于所述第一位线的线宽。
3.根据权利要求I所述的半导体器件，其中， 所述第二位线的厚度大于所述第一位线的厚度。
4.根据权利要求I所述的半导体器件，其中， 所述第一位线和所述第二位线经由位线触点插塞相连。
5.根据权利要求4所述的半导体器件，其中， 所述位线触点插塞与外围电路区域的金属触点插塞形成在相同的层中。
6.根据权利要求5所述的半导体器件，其中， 所述第一位线和所述第二位线彼此垂直相交。
7.根据权利要求6所述的半导体器件，其中， 所述位线触点插塞设置在所述第一位线和栅极的交叉处。
8.根据权利要求I所述的半导体器件，其中， 形成在所述第二位线的侧壁上的间隔物的厚度大于形成在所述第一位线的侧壁上的间隔物的厚度。
9.根据权利要求I所述的半导体器件，还包括 存储节点触点插塞，其设置在有源区的边缘部分。
10.根据权利要求9所述的半导体器件，还包括 存储节点，其与所述存储节点触点插塞相连。
11.一种半导体组件，包括 半导体单元阵列，其包括多个半导体单元，每个半导体单元包括具有栅极和源极漏极区的晶体管以及与所述晶体管相连的存储单元； 位线，其具有双层结构并且设置成与所述栅极垂直相交； 行译码器，其构造成选择所述半导体单元阵列的一条字线； 列译码器，其构造成选择所述半导体单元阵列的位线； 读出放大器，其构造成读出存储在由所述行译码器和所述列译码器选择的半导体单元中的数据；以及 外部输入输出线。
12.根据权利要求11所述的半导体组件,其中， 所述半导体器件还包括数据输入缓冲器和指令地址输入缓冲器。
13.根据权利要求12所述的半导体组件，还包括 内部指令地址总线，其将指令地址信号发送到所述指令地址输入缓冲器；以及 电阻单元。
14.根据权利要求11所述的半导体组件,其中， 所述外部输入输出线与所述半导体器件电连接。
15.一种半导体系统，包括 多个半导体组件，每个半导体组件包括半导体单元阵列、位线、行译码器、列译码器、读出放大器、指令通路和数据通路，所述半导体单元阵列包括多个半导体单元，每个半导体单元包括具有栅极和源极漏极区的晶体管以及与所述晶体管相连的存储单元，所述位线具有双层结构并且设置成与所述栅极垂直相交，所述行译码器设置成选择所述半导体单元阵列的一条字线，所述列译码器设置成选择所述半导体单元阵列的一条位线，所述读出放大器设置成读出存储在由所述行译码器和所述列译码器选择的半导体单元中的数据；以及 控制器，其设置成将数据或指令地址信号发送至所述半导体组件或从所述半导体组件发送数据或指令地址信号。
16.一种制造半导体器件的方法，包括 形成埋入在半导体基板中的埋入式栅极； 在单元区域的半导体基板上形成第一位线并且在外围电路区域的半导体基板上形成外围栅极；以及 在所述单元区域的第一位线上形成第二位线，并且在所述外围电路区域的外围栅极上形成金属线，所述第二位线与所述第一位线相连，所述金属线与所述外围栅极相连。
全文摘要
本发明公开一种半导体器件、半导体组件及制造方法。提供一种技术能通过以双层结构形成单元位线来改善形成位线的工序裕量并降低位线电阻以改善半导体器件的特性。该半导体器件包括埋入式栅极，其埋入在半导体基板的单元区域中；第一位线，其形成在半导体基板上；第二位线，其形成在第一位线上并且与第一位线相连。第一位线与外围电路区域的外围栅极形成在相同的层中并且第二位线与外围电路区域的金属线形成在相同的层中。
文档编号G11C7/12GK102768848SQ20121002083
公开日2012年11月7日 申请日期2012年1月30日 优先权日2011年5月2日
发明者曹永万 申请人:海力士半导体有限公司