存储阵列的编程方法与流程

本发明涉及一种存储器的操作方法，且特别是有关于一种存储阵列的编程方法。

背景技术：

闪存可采用与非门(NAND)架构的存储阵列。其中，NAND存储阵列包括多个存储单元串，且存储单元串中的存储单元的存储状态可通过编程操作来予以改变。就存储阵列的编程而言，可将存储单元串的状态切换至遮蔽状态或是选定状态，以停止或是执行存储单元串中的存储单元的编程。此外，存储阵列的编程可采用递增步阶脉冲编程(incremental step pulse program，简称ISPP)方式，来反复地施加编程电压至存储单元，并在每次的循环操作中增加编程电压的电平。

然而，随着存储单元的尺寸的缩减，采用ISPP方式的存储阵列的编程往往很容易受到寄生电容的影响。举例来说，在编程存储阵列的过程中，每一存储单元串会各自形成一信道，且存储单元的浮置栅与其相邻存储单元串的信道之间可产生寄生电容。此外，当两相邻存储单元串的状态不相同时，存储单元的浮置栅与其相邻通道之间的寄生电容将会导致存储单元的存储状态所对应的临界电压分布的增加，进而导致采用ISPP方式的存储阵列的编程方法往往无法满足多阶存储单元(Multi-Level Cell，简称MLC)的应用。因此，如何避免存储单元的浮置栅与其相邻通道之间的寄生电容对存储阵列的编程所造成的影响，已是目前业界所致力解决的一大课题。

技术实现要素：

本发明提供一种存储阵列的编程方法，可避免目标存储单元的浮置栅与其相邻通道之间的寄生电容对存储阵列的编程所造成的影响。

本发明的存储阵列的编程方法包括下列步骤，且所述存储阵列包括电性连接第一字线的目标存储单元、电性连接第一字线并相邻于目标存储单元的两周边存储单元以及与目标存储单元相互串联的多个非目标存储单元、第一晶体管与第二晶体管。对目标存储单元执行第一编程操作，其中对目标存储单元执行第一编程操作的步骤包括：导通第一晶体管并关闭第二晶体管；以及，利用传递电压开启所述多个非目标存储单元，并提升第一字线所传送的编程电压的电平。在执行目标存储单元的第一编程操作后，通过至少一验证操作验证目标存储单元与两周边存储单元以取得第一验证结果。依据第一验证结果而决定是否对目标存储单元执行第二编程操作或是第三编程操作，其中对目标存储单元执行第二编程操作或是第三编程操作的步骤包括：关闭第一晶体管与第二晶体管；以及，提升用以导通所述多个非目标存储单元的传递电压的电平以及第一字线所传送的编程电压的电平。

基于上述，本发明在执行目标存储单元的第一编程操作后，依据目标存储单元与两周边存储单元的第一验证结果，而决定是否对目标存储单元执行第二编程操作或是第三编程操作。由此，将可抑制目标存储单元的浮置栅与其相邻通道之间的寄生电容对存储阵列的编程所造成的影响。

附图说明

图1为依据本发明一实施例的存储阵列的示意图；

图2为依据本发明一实施例的存储阵列的编程方法流程图；

图3为依据本发明一实施例的用以说明编程操作的波形示意图；

图4为依据本发明一实施例的用以说明第二编程操作的流程图；

图5为依据本发明一实施例的用以说明第三编程操作的流程图；

图6为依据本发明一实施例的编程电压与目标存储单元的临界电压的变动量的曲线图；

图7A与7B为依据本发明另一实施例的存储阵列的编程方法流程图。

【附图标记说明】

100：存储阵列

10～30：存储单元串

101～107：存储单元

SW11～SW13：第一晶体管

SW21～SW23：第二晶体管

SSL：串选择线

GSL：接地选择线

WL1～WL5：字线

BL1～BL3：位线

CSL：共源极线

VSL、VGL：选择电压

VPS：传递电压

VPM：编程电压

VBL1～VBL3：位线电压

S210、S211、S212、S220、S231、S232、S240～S280：图2中的步骤

T31：第一期间

T32：第二期间

t0～t4：时间

V31：第一电平

V32：第二电平

V33：第三电平

V34：第四电平

ΔVPS：第一修正量

ΔVPM：第二修正量

S410～S430：图4中的步骤

S510～S530：图5中的步骤

610、620：曲线

S710～S730：图7A中的步骤

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

图1为依据本发明一实施例的存储阵列的示意图。参照图1，存储阵列100可例如是一与非门存储阵列(NAND memory array)，并包括多个第一晶体管SW11～SW13、多个存储单元串10～30与多个第二晶体管SW21～SW23。其中，第一晶体管SW11～SW13电性连接至串选择线SSL。第二晶体管SW21～SW23电性连接至接地选择线GSL。存储单元串10～30电性连接字线WL1～WL5。此外，每一存储单元串包括多个存储单元，并通过第一晶体管与第二晶体管串联在对应的位线与共源极线CSL之间。

举例来说，存储单元串10包括存储单元101～105，且存储单元101～105、第一晶体管SW11与第二晶体管SW21串联在位线BL1与共源极线CSL之间。以此类推，存储单元串20、第一晶体管SW12与第二晶体管SW22串联在位线BL2与共源极线CSL之间，且存储单元串30、第一晶体管SW13与第二晶体管SW23串联在位线BL3与共源极线CSL之间。此外，存储阵列100中的存储单元可为具有多个存储状态的多阶存储单元(Multi-Level Cell，简称MLC)。

在操作上，存储器控制电路(未绘出)可依据地址数据提供对应的电压至存储阵列100，以编程存储阵列100。举例来说，存储器控制电路中的列译码器(未绘出)可提供选择电压VSL、传递电压VPS、编程电压VPM以及选择电压VGL至存储阵列100，且存储器控制电路中的行译码器(未绘出)可提供位线电压VBL1～VBL3至存储阵列100，以针对存储阵列100中的存储单元(例如，存储单元103)进行编程。在对存储单元103进行编程操作的过程中，存储单元103将相当于目标存储单元，且存储单元101、102、104、105将相当于非目标存储单元。此外，电性连接字线WL3并相邻于存储单元103的两存储单元106与107将相当于两周边存储单元。

为了致使本领域的普通技术人员能更加了解本实施利，图2为依据本发明一实施例的存储阵列的编程方法流程图，且以下将参照图1与图2来进一步地说明目标存储单元103的编程操作。

如步骤S210所示，可对目标存储单元103执行第一编程操作。具体而言，就步骤S210的细部步骤来看，如步骤S211所示，在第一编程操作中，第一晶体管SW11将被导通(turn on)，且第二晶体管SW21将被关闭(turn off)。举例来说，图3为依据本发明一实施例的用以说明编程操作的 波形示意图。如图3所示，可在第一期间T31内对目标存储单元103执行第一编程操作。具体而言，在时间t0至t1内，由串选择线SSL所传送的选择电压VSL会逐渐上升至第一电平V31，且在时间t1至t2内，选择电压VSL会维持在第一电平V31。

在时间t0至t2内，由位线BL1所传送的位线电压VBL1将维持在第二电平V32(例如，接地电压)。由此，存储单元串10将可被设定在选定状态，以此执行存储单元串10中的目标存储单元103的编程。此外，在时间t1至t2内，选择电压VSL与位线电压VBL1的电压差大于第一晶体管SW11的临界电压，进而可导通第一晶体管SW11。另一方面，由接地选择线GSL所传送的选择电压VGL将维持在接地电压，以此关闭第二晶体管SW21。

如步骤S212所示，在第一编程操作中，将利用传递电压VPS开启非目标存储单元101、102、104、105，并提升供应至位线WL3的编程电压VPM的电平。举例来说，如图3所示，由字线WL1、WL2、WL4与WL5所传送的传递电压VPS会从时间t1开始逐渐上升至一预设电平，以此开启非目标存储单元101、102、104、105。编程电压VPM会通过字线WL3传送至目标存储单元103。此外，所述存储阵列的编程方法是采用递增步阶脉冲编程(incremental step pulse program，简称ISPP)方式来提升编程电压VPM的电平。例如，在每次的第一编程操作中，会将供应至位线WL3的编程电压VPM的电平提升一个预设量(例如，1伏特)。

如此一来，存储单元串10将可形成一信道，亦即目标存储单元103的半导体主体将可形成一通道。此外，编程电压VPM将可耦合至目标存储单元103的浮置栅。由此，将可产生一大电场横跨目标存储单元103的氧化层，进而引发半导体主体的信道中的电子以Fowler-Nordheim(简称FN)隧穿的方式注入到目标存储单元103的浮置栅，从而编程目标存储单元103。

如步骤S220所示，可对目标存储单元103执行第一验证操作，以利用第一验证电压来判别目标存储单元103是否通过第一验证操作。举例来说，倘若目标存储单元103的临界电压大于第一验证电压时，则可判定目标存储单元103通过第一验证操作，故可结束目标存储单元103的编程。 另一方面，当目标存储单元103的临界电压不大于第一验证电压时，则将进行步骤S231。

在步骤S231中，将分别对两周边存储单元106与107执行第一验证操作，以利用第一验证电压分别判别两周边存储单元106与107是否通过第一验证操作。此外，依据两周边存储单元106与107的第一验证操作的结果，可进一步地判别是有周边存储单元通过第一验证操作。倘若有周边存储单元通过第一验证操作，则如步骤S232所示，还可进一步地判别是否仅有一个周边存储单元通过第一验证操作。换言之，通过步骤S231与步骤S232，可判别出两周边存储单元106与107皆未通过第一验证操作、两周边存储单元106与107皆通过第一验证操作、或是两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作。

当两周边存储单元106与107皆未通过第一验证操作时，则代表两周边存储单元106与107的编程操作皆尚未结束。亦即，存储单元串10以及两存储单元串20与30皆会维持在相同的状态(亦即，选定状态)下。因此，此时将回到步骤S210，以持续地利用第一编程操作来编程目标存储单元103。另一方面，倘若有周边存储单元通过第一验证操作，则代表两存储单元串20与30中的至少一存储单元串将会被设定在遮蔽状态。亦即，位线电压VBL2与VBL3中的至少一位线电压将被设定在电源电压下。此时，存储单元串10与相邻的存储单元串的状态将不相同，故此时将采用第二编程操作或是第三编程操作来编程目标存储单元103，以此避免由目标存储单元103的浮置栅与其相邻通道之间的寄生电容所造成的影响。举例来说，当两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作，则如步骤S240所示，将对目标存储单元103执行第二编程操作。另一方面，当两周边存储单元106与107皆通过第一验证操作时，将对目标存储单元103执行第三编程操作。

换言之，在执行目标存储单元103的第一编程操作后，可通过第一验证操作来验证目标存储单元103以及两周边存储单元106与107，并据以取得第一验证结果。此外，可依据第一验证结果而决定是否对目标存储单元103执行第二编程操作或是第三编程操作。亦即，可依据第一验证结果 而决定是否对目标存储单元103执行第二编程操作，并可依据第一验证结果而决定是否对目标存储单元103执行第三编程操作。

值得注意的是，在第二编程操作或是第三编程操作中，将关闭第一晶体管SW11与第二晶体管SW21，并提升传递电压VPS的电平以及编程电压VPM的电平。由此，在第二编程操作或是第三编程操作中的ISPP斜率将可小于在第一编程操作中的ISPP斜率，进而可避免由目标存储单元103的浮置栅与其相邻通道之间的寄生电容所造成的影响。

具体而言，图4为依据本发明一实施例的用以说明第二编程操作的流程图，且图5为依据本发明一实施例的用以说明第三编程操作的流程图。同时参照图1、3与4来看，在第二编程操作中，如步骤S410所示，将关闭第一晶体管SW11与第二晶体管SW21。举例来说，如图3所示，可在第二期间T32内对目标存储单元103执行第二编程操作。具体而言，在时间t2至t3内，选择电压VSL会逐渐下降至第三电平V33，且位线电压VBL1会逐渐上升至第四电平V34。

由此，在时间t3至t4内，选择电压VSL与位线电压VBL1的电压差将小于第一晶体管SW11的临界电压，进而可关闭第一晶体管SW11。另一方面，在时间t2至t4内，由接地选择线GSL所传送的选择电压VGL将维持在接地电压，以由此关闭第二晶体管SW21。再者，如步骤S420所示，传递电压VPS的电平会从时间t3开始上升，并时间t3至t4内上升一第一修正量AVPS。此外，如步骤S430所示，编程电压VPM的电平会从时间t3开始上升，并时间t3至t4内上升一第二修正量AVPM。

换言之，在时间t3至t4内，第一晶体管SW11与第二晶体管SW21将维持在不导通的状态。此外，可通过调整第一修正量AVPS与第二修正量AVPM来改变横跨目标存储单元103的氧化层的电压差，进而可在继续编程目标存储单元103的情况下，减缓目标存储单元103的FN隧穿电流，从而可降低ISPP斜率。相似地，在第三编程操作中，如步骤S510所示，将关闭第一晶体管SW11与第二晶体管SW21。再者，如步骤S520与步骤S530所示，传递电压VPS的电平会被提升一第三修正量，且编程电压VPS的电平会被提升一第二修正量。此外，所述第三修正量大于第二修正量，以借此较大幅度地降低ISPP斜率。换言之，在第一编程操作中的ISPP斜 率大于在第二编程操作中的ISPP斜率，且在第二编程操作中的ISPP斜率大于在第三编程操作中的ISPP斜率。

举例来说，图6为依据本发明一实施例的编程电压与目标存储单元的临界电压的变动量的曲线图。参照图6，当编程电压VPM大于18.5V以后，两周边存储单元106与107中可能仅有一个周边存储单元通过第一验证操作。倘若两周边存储单元106与107皆未通过第一验证操作时，则如曲线610所示，可持续利用第一编程操作来编程目标存储单元103，且曲线610的ISPP斜率可例如是1。倘若两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作时，则如曲线620，可改用第二编程操作来编程目标存储单元103，且曲线620的ISPP斜率可例如是0.8。

值得一提的是，当存储单元串10与相邻的存储单元串的状态不相同时，亦即有周边存储单元通过第一验证操作时，目标存储单元103的浮置栅与其相邻通道之间的寄生电容将会导致栅极耦合率(gate-coupling ratio，简称GCR)的提升。因此，本实施例所述的存储阵列的编程方法通过ISPP斜率的降低，来减缓目标存储单元103的FN隧穿电流，从而可避免目标存储单元103的浮置栅与其相邻通道之间的寄生电容所造成的影响。此外，当两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作时，则代表存储单元串10与相邻的一个存储单元串的状态不相同，故此时可利用第二编程操作来较小幅度地降低ISPP斜率。再者，当两周边存储单元106与107皆通过第一验证操作时，则代表存储单元串10分别与相邻的两个存储单元串的状态皆不相同，故此时可利用第三编程操作来较大幅度地降低ISPP斜率。

请继续参照图1与图2。在对目标存储单元103执行第二编程操作后，如步骤S260与步骤S270所示，可对通过第一验证操作验证目标存储单元103与两周边存储单元106与107以取得第二验证结果，并可依据第二验证结果而决定是否再次对目标存储单元执行103第二编程操作或是第三编程操作。举例来说，当目标存储单元103尚未通过第一验证操作，且两周边存储单元106与107尚未皆通过第一验证操作时，将回到步骤S240，以持续利用第二编程操作来编程目标存储单元103。

另一方面，在对目标存储单元103执行第三编程操作后，如步骤S280所示，将通过第一验证操作验证目标存储单元103以取得第三验证结果，并依据第三验证结果决定是否再次对目标存储单元103执行第三编程操作。举例来说，当目标存储单元103尚未通过第一验证操作时，持续利用第三编程操作来编程目标存储单元103，直到目标存储单元103通过第一验证操作为止。

值得一提的是，图2实施例是先利用第一验证操作来判别目标存储单元103是否已被编程至所需的存储状态，并在目标存储单元103尚未达到所需的存储状态下，参照两周边存储单元106与107的验证结果利用第二编程操作或是第三编程操作来编程目标存储单元103。然而，在另一实施例中，也可在目标存储单元103尚未达到所需的存储状态下，先利用第二验证操作来判别目标存储单元103是否已接近所需的存储状态，并在目标存储单元103接近所需的存储状态的情况下，再参照两周边存储单元106与107的验证结果利用第二编程操作或是第三编程操作来编程目标存储单元103。

举例来说，图7A与7B为依据本发明另一实施例的存储阵列的编程方法流程图。如图7A所示，当目标存储单元103尚未通过第一验证操作，且两周边存储单元106与107之一通过第一验证操作(亦即，有周边存储单元通过第一验证操作)时，如步骤S710所示，将对目标存储单元103执行第二验证操作，以利用第二验证电压判别目标存储单元103是否通过第二验证操作，其中第二验证电压小于第一验证电压。举例来说，第一验证电压可例如是1V，且第二验证电压可例如是0.8V。

换言之，在图7A与7B的实施例中，可先利用第二验证操作来判别目标存储单元103是否已接近所需的存储状态。此外，当目标存储单元103尚未通过第二验证操作时，如步骤S720与步骤S730所示，将对目标存储单元103再次执行第一编程操作与第一验证操作，以决定是否要回到步骤S710。另一方面，当有周边存储单元通过第一验证操作，且目标存储单元103已通过第二验证操作时，如步骤S232所示，可参照两周边存储单元106与107在第一验证操作下的验证结果，判别出两周边存储单元106与 107皆通过第一验证操作、或是两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作。

换言之，在执行目标存储单元103的第一编程操作后，可通过第一验证操作与第二验证操作，来验证目标存储单元103与两周边存储单元106与107以取得第一验证结果。此外，可依据第一验证结果而决定是否对目标存储单元103执行第二编程操作或是第三编程操作。亦即，可依据第一验证结果而决定是否对目标存储单元103执行第二编程操作，并可依据第一验证结果而决定是否对目标存储单元103执行第三编程操作。

之后，与图2实施例相似地，当两周边存储单元106与107中仅有一个周边存储单元通过第一验证操作，则如步骤S240所示，将对目标存储单元103执行第二编程操作。此外，在对目标存储单元103执行第二编程操作后，如步骤S260与步骤S270所示，可对通过第一验证操作验证目标存储单元103与两周边存储单元106与107以取得第二验证结果，并可依据第二验证结果而决定是否再次对目标存储单元执行103第二编程操作或是第三编程操作。

再者，当两周边存储单元106与107皆通过第一验证操作时，将对目标存储单元103执行第三编程操作。此外，在对目标存储单元103执行第三编程操作后，如步骤S280所示，将通过第一验证操作验证目标存储单元103以取得第三验证结果，并依据第三验证结果决定是否再次对目标存储单元103执行第三编程操作。此外，图7A与7B中的步骤S210、S220、S231、S232以及S240～S280的详细说明已包含在上述各实施例中，故在此不予赘述。

综上所述，本发明是利用目标存储单元与其两周边存储单元的验证结果，对目标存储单元执行第一编程操作、第二编程操作或是第三编程操作。此外，在第二编程操作或是第三编程操作中，可通过第一晶体管与第二晶体管的不导通以及传递电压与编程电压的电平的调整，来减缓目标存储单元的FN隧穿电流，以借此避免目标存储单元的浮置栅与其相邻通道之间的寄生电容所造成的影响。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。