一种基于FinFET器件的存储单元的制作方法

本发明涉及一种存储单元，尤其是涉及一种基于FinFET器件的存储单元。

背景技术：

随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元直接决定静态随机存取存储器的性能。

延时、功耗和功耗延时积是体现存储单元性能的主要三个因素，优化这三个因素可以优化存储单元的性能从而提高静态随机存取存储器整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时积基本不变的情况下，面积也是制约电路性能的一个重要因素。

FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的读写分离存储单元具有重要意义。

技术实现要素：

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的存储单元。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的存储单元，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第六FinFET管均为P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第七FinFET管均为N型FinFET管；所述的第一FinFET管和所述的第二FinFET管的鳍的数量均为2，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的数量均为1；所述的第一FinFET管的源极和所述的第二FinFET管的源极均接入电源，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第五FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的存储单元的输出端，所述的第一FinFET管的前栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极和所述的第七FinFET管的前栅连接且其连接端为所述的存储单元的反相输出端，所述的第一FinFET管的背栅、所述的第五FinFET管的前栅和所述的第五FinFET管的背栅连接且其连接线为所述的存储单元的写字线；所述的第三FinFET管的背栅、所述的第六FinFET管的前栅和所述的第六FinFET管的背栅连接且其连接端为所述的存储单元的写字线反向控制端；所述的第三FinFET管的源极、所述的第四FinFET管的源极、所述的第四FinFET管的背栅和所述的第七FinFET管的源极均接地，所述的第五FinFET管的源极和所述的第六FinFET管的源极连接且其连接线为所述的存储单元的写位线；所述的第七FinFET管的漏极为所述的存储单元的读位线；所述的第七FinFET管的背栅为所述的存储单元的读字线。

所述的第一FinFET管、所述的第三FinFET管和所述的第七FinFET管均为高阈值FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管均为低阈值FinFET管。

所述的第一FinFET管、所述的第三FinFET管和所述的第七FinFET管的阈值电压均为0.6v，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管和所述的第六FinFET管的阈值电压均为0.1v。

与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管这七个晶体管构成存储单元，第一FinFET管、第二FinFET管和第六FinFET管均为P型FinFET管，第三FinFET管、第四FinFET管、第五FinFET管和第七FinFET管均为N型FinFET管；第一FinFET管和第二FinFET管的鳍的数量均为2，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鳍的数量均为1；第一FinFET管的源极和第二FinFET管的源极均接入电源，第一FinFET管的漏极、第二FinFET管的前栅、第二FinFET管的背栅、第三FinFET管的漏极、第四FinFET管的前栅、第五FinFET管的漏极和第六FinFET管的漏极连接且其连接端为存储单元的输出端，第一FinFET管的前栅、第二FinFET管的漏极、第三FinFET管的前栅、第四FinFET管的漏极和第七FinFET管的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管的背栅、第五FinFET管的前栅和第五FinFET管的背栅连接且其连接线为存储单元的写字线；第三FinFET管的背栅、第六FinFET管的前栅和第六FinFET管的背栅连接且其连接端为存储单元的写字线反向控制端；第三FinFET管的源极、第四FinFET管的源极、第四FinFET管的背栅和第七FinFET管的源极均接地，第五FinFET管的源极和第六FinFET管的源极连接且其连接线为存储单元的写位线；第七FinFET管的漏极为存储单元的读位线；第七FinFET管的背栅为存储单元的读字线，本发明的存储单元读写操作采用分离方式，写字线WRWL为高电平，写字线反向控制端为低电平，第五FinFET管和第六FinFET管导通，写位线WRBL进行读操作，写位线WRBL和写字线反向控制端之间形成电位差，读字线RDWL为高电平时，第七FinFET管作为分栅管用于读操作，读操作完成通过写操作控制进行写操作，写操作采用类似钟控锁存器的结构，在写操作时分栅配置高阈值反相器关闭，切断反馈回路，使写操作不受工艺和器件参数偏差的影响，FinFET管的背栅接至高电压/低电压，或者接为同栅，调整各FinFET管的性能，从而改善存储单元的噪声容限，电路结构简单，采用数量较少的晶体管来实现存储单元功能，并且读操作和写操作分开，读写互不干扰，延时、功耗和功耗延时积均较小；

当第一FinFET管、第三FinFET管和第七FinFET管均为高阈值FinFET管，第二FinFET管、第四FinFET管、第五FinFET管和第六FinFET管均为低阈值FinFET管时，第一FinFET管、第三FinFET管和第七FinFET管均为高阈值FinFET管保证电路功能正确，降低电路功耗；第二FinFET管、第五FinFET管和第六FinFET管均为低阈值FinFET管且共栅连接模型，保证电路速度；第四FinFET管背栅接地用于降低电路功耗；

当第一FinFET管、第三FinFET管和第七FinFET管的阈值电压均为0.6v，第二FinFET管、第四FinFET管、第五FinFET管和第六FinFET管的阈值电压均为0.1v时，阈值电压为0.1v时，FinFET管运行速度快；阈值电压为0.6v时，FinFET管功耗较低。

附图说明

图1为BSIMIMG工艺库中存储单元的电路图；

图2为本发明的基于FinFET器件的存储单元的电路图；

图3为标准电压(1v)下，本发明的基于FinFET器件的存储单元在BSIMIMG标准工艺下的仿真波形图；

图4为超阈值电压(0.8v)，本发明的基于FinFET器件的存储单元在BSIMIMG标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管的漏极为存储单元的读位线RDBL；第七FinFET管的背栅为存储单元的读字线RDWL。

实施例二：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管的漏极为存储单元的读位线RDBL；第七FinFET管的背栅为存储单元的读字线RDWL。

本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管均为高阈值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为低阈值FinFET管。

实施例三：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管的漏极为存储单元的读位线RDBL；第七FinFET管的背栅为存储单元的读字线RDWL。

本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管均为高阈值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为低阈值FinFET管。

本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管的阈值电压均为0.6v，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1v。

为了验证本发明的基于FinFET器件的存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为400MHz、800MHz、1GHz、2G的条件下，使用电路仿真工具HSPICE对本发明的基于FinFET器件的无比存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件的存储单元基于BSIMIMG标准工艺仿真波形图如图3所示；超阈值电压下(标准电压为0.8v)。本发明的基于FinFET器件的存储单元基于BSIMIMG标准工艺仿真波形图如图4所示。分析图3和图4可知，本发明的基于FinFET器件的存储单元具有正确的工作逻辑。

表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。

表1

从表1中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了30.8％，功耗延时积降低了86.2％。

表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的存储单元2和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。

表2

从表2中可以得出：本发明的基于FinFET器件的存储单元2和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了40.7％，功耗延时积降低了88.2％。

表3为在BSIMIMG标准工艺下，输入频率为1GHz时，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。

表3

从表3中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了44％，功耗延时积降低了88.9％。

表4为在BSIMIMG标准工艺下，输入频率为2GHz时，本发明的基于FinFET器件的存储单元(B1、B2、B3接前栅，B4接地)和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。

表4

从表4中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了53.8％，功耗延时积降低了90.8％。

由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比较，延时得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化。