存储系统、存储器模块及其控制方法与流程

本发明涉及存储器领域，尤其是涉及具有改进的片内端接(on-dietermination，odt)结构的存储系统、存储器模块以及该存储器模块的控制方法。

背景技术：

传统的动态随机存取存储器(dynamicrandomaccessmemory，dram)模块通常包括片内端接(on-dietermination，odt)用于信号线路的阻抗匹配，通过使用片内端接可以减少信号失真。传统的片内端接通常连接到诸如接地电压的参考电压，然而，这种设计不能优化信号质量。

技术实现要素：

有鉴于此，本发明提供一种存储系统、存储器模块及其控制方法以解决上述问题。

根据至少一个实施方式，提供了一种存储系统，包括：存储器控制器，用于选择性地生成至少时钟信号和反向时钟信号；以及存储器模块，耦接到所述存储器控制器，其中所述存储器模块从所述存储器控制器接收至少所述时钟信号和所述反向时钟信号，所述存储器模块包括：第一终端电阻，所述第一终端电阻的第一节点用于接收所述时钟信号；第二终端电阻，所述第二终端电阻的第一节点用于接收所述反向时钟信号；以及开关模块，耦接在所述第一终端电阻和所述第二终端电阻之间，用于将所述第二终端电阻的第二节点与所述第一终端电阻的第二节点选择性地连接或断开。

根据至少一个实施方式，提供了一种存储器模块，包括：存储器接口电路，用于从存储器控制器接收至少时钟信号和反向时钟信号，所述存储器接口电路包括：第一终端电阻，所述第一终端电阻的第一节点用于接收所述时钟信号；第二终端电阻，所述第二终端电阻的第一节点用于接收所述反向时钟信号；以及开关模块，耦接在所述第一终端电阻和所述第二终端电阻之间，用于将所述第二终端电阻的第二节点与所述第一终端电阻的第二节点选择性地连接或断开。

根据至少一个实施方式，提供了一种存储器模块的控制方法，其中存储器模块包括第一终端电阻和第二终端电阻，所述控制方法包括如下步骤：在所述第一终端电阻的第一节点接收所述时钟信号；在所述第二终端电阻的第一节点接收所述反向时钟信号；以及将所述第二终端电阻的第二节点与所述第一终端电阻的第二节点选择性地连接或断开。

通过本发明，允许时钟信号经由开关模块连接片内的反向时钟信号，使得阻抗匹配可以更准确，信号反射可以降低从而提高信号的完整性。

在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。

附图说明

图1是根据本发明的实施方式例示存储系统的图示。

图2是根据本发明的实施方式例示存储系统的片内端接设计的图示。

图3示出了两个终端电阻通过开关模块彼此连接的图示。

图4示出了两个终端电阻处于开放状态的图示。

图5是根据本发明的实施方式的存储系统的信号时序图。

图6是根据本发明的另一实施方式的存储系统的信号时序图。

具体实施方式

请参考图1，图1是根据本发明的实施方式例示存储系统100的图示。如图1所示，存储系统100包括存储器控制器110和由电源电压vdd供电的存储器模块120，存储器模块120包括存储器接口电路122、控制电路124和存储器阵列(memoryarray)126。在这个实施方式中，存储器控制器110和存储器模块120通过多个连接线(connectionline)连接，连接线用于传输多个双向数据信号dq、写时钟信号wck、反向写时钟信号(invertedwriteclocksignal)wckb、多个指令信号cmd、时钟信号clk、反向时钟信号ckb。在其他实施方式中，写时钟信号wck和时钟信号clk可以统称为时钟信号，例如可称为第一时钟信号和第二时钟信号等，反向写时钟信号wckb和反向时钟信号ckb可以统称为反向时钟信号，例如可称为第一反向时钟信号和第二反向时钟信号等。在这个实施方式中，存储系统100是例如dram系统的易失性存储系统，存储器控制器110是dram存储器控制器，存储器模块120是dram存储器模块。

存储系统100由dram系统实现，指令信号cmd可以包括至少一个行地址选通信号(rowaddressstrobe)、列地址选通信号(columnaddressstrobe)和写使能信号。此外，写时钟信号wck和反向写时钟信号wckb被设置为用于在存储器模块120中锁存数据信号dq，时钟信号clk和反向时钟信号clkb被设置为用于在存储器模块120中锁存指令信号cmd，写时钟信号wck的频率大于或等于时钟信号clk的频率。例如，存储器模块120可以使用写时钟信号wck和反向写时钟信号wckb，来采样和存储数据信号dq用于后续的信号处理，存储器模块120可以使用时钟信号clk和反向时钟信号clkb来采样和存储指令信号cmd用于后续的信号处理。

在存储系统100的操作中，存储器控制器110被设置为从主机或处理器接收请求，并传输数据信号dq、指令信号cmd、写时钟信号wck、反向写时钟信号wckb、时钟信号clk、反向时钟信号ckb的至少一部分以存取存储器模块120。此外，存储器控制器110可以包括相关电路，例如地址译码器、处理电路、写/读缓冲器、控制逻辑和仲裁器(arbiter)，以执行相关操作。存储器接口电路122包括多个焊垫/引脚以及相关接收电路，存储器接口电路122被设置为从存储器控制器110接收数据信号dq、指令信号cmd、写时钟信号wck、反向写时钟信号wckb、时钟信号clk、反向时钟信号ckb，并选择性地输出接收的信号至控制电路124。控制电路124可以包括读/写控制器、行译码器和列译码器，控制电路124被设置为从存储器接口电路122接收信号以存取存储器阵列126。

由于本发明的实施方式着重于片内端接(on-dietermination，odt)的连接，因而省略了其他元件的详细描述。

请参考图2，图2是根据本发明的实施方式例示存储系统100的片内端接设计的图示。如图2所示，存储器模块120内的存储器接口电路122包括两个终端电阻(terminationresistor)odt1和odt2(也称为第一终端电阻和第二终端电阻)，还包括开关模块(switchmodule)222，两个终端电阻odt1和odt2用于连接线的阻抗匹配，开关模块222将终端电阻odt1和终端电阻odt2选择性地连接或断开。终端电阻odt1的第一节点(或者焊垫n1)接收写时钟信号wck，终端电阻odt2的第一节点接收(或者焊垫n2)反向写时钟信号wckb，开关模块222耦接在终端电阻odt1的第二节点和终端电阻odt2的第二节点之间。在这个实施方式中，当存储器控制器110发送在指令操作期间需要使用写时钟信号wck和反向写时钟信号wckb的指令信号，如读取指令、写指令或伪写(maskedwrite)指令，存储器模块120的控制电路124参照接收到的指令信号以开启的片内端接的操作，开关模块222由诸如控制电路124的电路控制，使得终端电阻odt1连接到终端电阻odt2，如图3所示，并且写时钟信号wck通过终端电阻odt1和odt2连接到反向写时钟信号wckb，即在焊垫n1和n2之间通过两个终端电阻odt1和odt2以及开关模块形成电流路径。其中图3示出了两个终端电阻通过开关模块彼此连接的图示。在这个实施方式中，两个终端电阻odt1和odt2可以由金属氧化物半导体(metal-oxidesemiconductor，mos)、金属导线、多晶硅或者其电阻值可以被校准/调整的其他合适电阻实现，此时两个终端电阻odt1和odt2并不直接连接到任何偏置电压(例如接地电压或电源电压)。详细地，当写时钟信号wck为高电压电平并且反向写时钟信号wckb为低电压电平时，电流从驱动器201、通道(channel)210_1(也称为第一通道)、焊垫n1、两个终端电阻odt1和odt2、焊垫n2、通道210_2(也称为第二通道)流向驱动器202；当写时钟信号wck为低电压电平并且反向写时钟信号wckb为高电压电平时，电流从驱动器202、通道210_2、焊垫n2、两个终端电阻odt1和odt2、焊垫n1、通道210_1流向驱动器201。在这个实施方式中，通道210_1和210_2可以是封装或印刷电路板(printedcircuitboard，pcb)上的传输线。

通过利用图3所示的片内端接连接，阻抗匹配可以更加准确，并且可以降低信号反射来提高信号的完整性。

当存储器控制器110不发送指令信号至存储器模块120，或者存储器控制器110发送在指令操作期间不需要使用写时钟信号wck和反向写时钟信号wckb的指令信号时，存储器模块120的控制电路124可以关闭片内端接的操作，开关模块122由诸如控制电路124的电路控制，以断开终端电阻odt1和odt2的连接，使得每个终端电阻odt1和odt2的第二节点如图4所示处于开放状态(openstate)。图4示出了两个终端电阻处于开放状态的图示。

此外，图1所示的存储器接口电路122通常包括多个缓冲器(图中未显示)以从存储器控制器110接收信号，其中缓冲器可以被控制为将接收到的信号输出至控制电路124或者不将接收到的信号输出至控制电路124。一般来说，当缓冲器被控制为从关闭状态到开启状态时，会产生毛刺或假信号(glitch)并且缓冲器会输出不稳定的信号或不恰当的信号。为了解决这个问题，当存储器控制器110不发送指令信号至存储器模块120或者存储器控制器110发送在指令操作期间不需要使用写时钟信号wck和反向写时钟信号wckb的指令信号时，通道210_1和通道210_2(或焊垫n1和n2)被控制为具有固定的差分电压电平，以节省功耗和改善信号质量/准确性。例如，驱动器201可以拉升通道210_1和焊垫n1的电压电平，而驱动器202可拉低通道210_2和焊垫n2的电压电平；或者驱动器201可以拉低通道210_1和焊垫n1的电压电平，而驱动器202可拉升通道210_2和焊垫n2的电压电平。

此外，图2所示的终端电阻的数量仅为例示之用，不用于限制本发明。只要存储器模块120具有至少一个终端电阻以允许写时钟信号wck经由开关模块222连接到反向写时钟信号wckb，可以根据设计需求的考虑来确定存储器模块120内终端电阻的数量。

请参考图5，图5是根据本发明的实施方式的存储系统100的信号时序图。如图5所示，最初当存储器控制器110不发送指令信号至存储器模块120或者存储器控制器110发送在指令操作期间(即图5所示的“nop”)不需要使用写时钟信号wck和反向写时钟信号wckb的指令信号时，片内端接的操作被关闭并且开关模块222切断，对应于写时钟信号wck的通道210_1和焊垫n1处于低电压电平，对应于反向写时钟信号wckb的通道210_2和焊垫n2处于高电压电平。接着，当存储器控制器110从主机或处理器接收到请求将数据写入存储器模块120时，存储器控制器110发送写指令至存储器模块120。接收到写指令(write)后，存储器模块120开启片内端接的操作，并且开关模块222接通以将终端电阻odt1和odt2彼此连接。然后，存储器控制器110使能写时钟信号wck和反向写时钟信号wckb(即，写时钟信号wck以及反向写时钟信号wckb开始高低电平切换)，并且来自存储器控制器110的数据(data)通过写时钟信号wck和反向写时钟信号wckb被写入至存储器模块120。在数据被成功写入至存储器模块120后，存储器控制器110停止输出写时钟信号wck和反向写时钟信号wckb，存储器控制器110控制对应于写时钟信号wck的通道210_1和焊垫n1位于低电压电平，存储器控制器110控制对应于反向写时钟信号wckb的通道210_2和焊垫n2位于高电压电平。然后，存储器模块120关闭片内端接的操作，并且开关模块222切断以断开终端电阻odt1和odt2的连接。

请参考图6，图6是根据本发明的另一实施方式的存储系统100的信号时序图。如图6所示，最初当存储器控制器110不发送指令信号至存储器模块120或者存储器控制器110发送在指令操作期间(即图6所示的“nop”)不需要使用写时钟信号wck和反向写时钟信号wckb的指令信号时，片内端接的操作被关闭并且开关模块222切断，对应于写时钟信号wck的通道210_1和焊垫n1处于低电压电平，对应于反向写时钟信号wckb的通道210_2和焊垫n2处于高电压电平。接着，当存储器控制器110从主机或处理器接收到请求从存储器模块120读取数据时，存储器控制器110发送读取指令(read)至存储器模块120。接收到读取指令后，存储器模块120开启片内端接的操作，并且开关模块222接通以将终端电阻odt1和odt2彼此连接。然后，存储器控制器110使能写时钟信号wck和反向写时钟信号wckb(即，写时钟信号wck以及反向写时钟信号wckb开始高低电平切换)，并且通过写时钟信号wck和反向写时钟信号wckb从存储器阵列126中读取数据。在存储器控制器110成功读取数据后，存储器控制器110停止输出写时钟信号wck和反向写时钟信号wckb，存储器控制器110控制对应于写时钟信号wck的通道210_1和焊垫n1位于低电压电平，存储器控制器110控制对应于反向写时钟信号wckb的通道210_2和焊垫n2位于高电压电平。然后，存储器模块120关闭片内端接的操作，并且开关模块222切断以断开终端电阻odt1和odt2的连接。

简言之，在本发明的片内端接的结构中，允许时钟信号经由开关模块连接片内的反向时钟信号。因此，阻抗匹配可以更准确，信号反射可以降低从而提高信号的完整性。

本领域技术人员将可以明白，在不背离本发明的教导的情况下，可以对本发明的实施方式进行各种修改和变形。说明书和示例仅仅被视为示例性的，本发明的范围由所附权利要求和其等同物限定。